KR19980084706A

KR19980084706A - 비동기 전송 모드(atm) 교환기의 제어보드의 이중화 제어방법

Info

Publication number: KR19980084706A
Application number: KR1019970020557A
Authority: KR
Inventors: 이종우
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-05-24
Filing date: 1997-05-24
Publication date: 1998-12-05

Abstract

본 발명은 비동기 전송 모드(ATM) 교환기내의 제어보드를 이중화하고 이를 제어하기 위한 ATM 교환기의 이중화 제어방법에 관한 것으로, 액티브 상태인 제어보드에 의해 처리 및 변경되는 데이터를 자신의 제어보드는 물론 스탠바이 상태인 제어보드에 동시에 저장하고, 상기 액티브 상태인 제어보드로부터 장애가 발생하는 경우 스탠바이 상태인 제어보드를 액티브 상태롤 절환시키며, 이 액티브 상태로 절환된 제어보드가 상기 저장된 데이터를 리드하여 정상 동작을 수행하게 됨에 따라 장애 발생시 대기중인 보드로의 절체가 빠른 시간내에 이루어질 수 있어 데이터 손실을 최대한 줄이면서 하드웨어 자원을 효율적으로 사용할 수 있게 되는 효과가 있다.

Description

비동기 전송 모드(ATM) 교환기의 제어보드의 이중화 제어방법

본 발명은 비동기 전송 모드(Asynchronous Transfer Mode ; 이하, ATM 이라칭함) 교환기내의 제어보드를 이중화하고, 이를 비동기 방식을 이용하여 이중화 제어하기 위한 ATM 교환기의 제어보드의 이중화 제어방법에 관한 것이다.

일반적으로 ATM 교환기내에는 SCP CCA(Switch Control Processor Circuit Card Assembly)라는 제어보드(Controller Board)가 장착되어 있으며, 이러한 제어보드는 78MHz의 고속의 ATM 셀 데이터를 처리하도록 되어 있다.

한편, 현재 많은 교환기내에서 응용하고 있는 이중화 제어 방법으로는 동기 방식과 비동기 방식이 있는데, 동기 방식은 마이크로-레벨(Micro-Level) 단위나 인스트럭션(Instruction) 단위 또는 프로그램 수행 단위(Procedure Instance)로 동기를 맞추어 양쪽 프로세서를 구동하는 방식이고, 비동기 방식은 어느 한쪽 프로세서는 실질적으로 동작하고 있지 않다가 동작중인 프로세서의 장애시 이어지는 방식이다.

위와 같은 이중화 방식에서 가장 문제가 되는 것은 어떻게 양쪽의 데이터 내용을 동일하게 유지하는 가와 얼마나 빨리 절체되어 정상 동작을 할 수 있는 가에 달려있다.

한편, 최근 대두되고 있는 ATM 기술에 의한 ATM 교환기 내에는 동작중인 보드의 이중화 절체에 대한 부분이 구현되어 있지 않다.

특히, 상기 고속의 ATM 셀 데이터를 처리하는 제어보드는 이중화가 구성되어 있지 않으며, 이에 따른 이중화 제어 방법이 아직까지 구현되고 있지 않은 실정이다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 비동기 방식에 근거하여 ATM 교환기내의 제어보드를 이중화하고, 액티브(Active) 상태의 제어보드와 스탠바이(Standby) 상태인 제어보드를 적절하게 이중화 제어함으로써 최대한의 데이터 손실을 줄이고 하드웨어 자원을 효율적으로 사용할 수 있도록 한 ATM 교환기의 제어보드의 이중화 제어방법을 제공하는 데에 있다.

이러한 목적을 달성하기 위한 본 발명의 ATM 교환기의 제어보드의 이중화 제어방법은, 액티브 상태인 제어보드에 의해 처리 및 변경되는 데이터를 자신의 제어보드는 물론 스탠바이 상태인 제어보드에 동시에 저장하고, 상기 액티브 상태인 제어보드로부터 장애가 발생하는 경우 스탠바이 상태인 제어보드를 액티브 상태로 절환시키며, 이 액티브 상태로 절환된 제어보드가 상기 저장된 데이터를 리드하여 정상 동작을 수행하게 됨을 특징으로 한다.

도 1은 본 발명에 의한 비동기 전송 모드(ATM) 교환기의 제어보드의 이중화 구성을 보인 도면.

도 2는 본 발명에 의한 비동기 전송 모드(ATM) 교환기의 제어보드의 이중화 제어 흐름도.

*도면의 주요 부분에 대한 부호의 설명*

10 : 제1 제어보드20 : FPGA

30 : 제2 제어보드

이하, 첨부된 도면을 참고하여 본 발명에 의한 ATM 교환기의 제어보드의 이중화 구성 및 이중화 제어방법을 상세히 설명한다.

도 1은 본 발명에 의한 ATM 교환기의 제어보드의 이중화 구성을 보인 도면으로서, ATM 교환기내에 구성되어 고속의 데이터 처리를 위한 제1 제어보드(10)와, 상기 제1 제어보드(10)와 이 제1 제어보드(10)와 동일한 구성으로 이루어진 제2 제어보드(30)가 처리하는 데이터를 동시에 라이트(Write)하도록 제어하고, 상기 제1 제어보드(10) 및 제2 제어보드(30)로부터 장애가 발생하는 경우 이를 검지하여 상기 제1 제어보드(10) 및 제2 제어보드(30)의 상태가 서로 절체되도록 제어하는 FPGA(Field Programmable Gate Array)(20)로 구성된다.

상기와 같이 구성된 본 발명의 제어보드의 이중화 제어방법을 도 2의 흐름도를 참고하여 설명하면 다음과 같다.

먼저, 제1 제어보드(10)를 액티브 상태로, 제2 제어보드(30)를 스탠바이 상태로 각각 초기화시켜 놓으면, 상기 제1 제어보드(10)는 액티브 상태로 동작하면서 자신이 처리해야할 동작을 수행하게 된다(S1).

이때, 상기 FPGA(20)는 액티브 상태인 제1 제어보드(10)는 물론 스탠바이 상태인 제2 제어보드(30)의 상태를 항상 감시하고 있고, 상기 제1 제어보드(10)에서 처리 및 변경되는 데이터를 제1 제어보드(10)와 동시에 스탠바이 상태인 제2 제어보드(30)에 라이트(Write)되도록 제어한다(S2).

이어, 상기 FPGA(20)가 액티브 상태인 제1 제어보드(10)로부터 오류 및 장애가 발생하는 지를 계속 감지하고 있다가 제1 제어보드(10)로부터 장애 발생을 검지하게 되면(S3), 상기 FPGA(20)는 스탠바이 상태였던 제2 제어보드(30)를 액티브 상태로 절체하도록 제어한다.

그러면, 상기 제2 제어보드(30)는 액티브 상태로 절환되면서(S4), 그동안 제1 제어보드(10)에서 발생되어 저장된 데이터를 리드하여(S5) 빠른 시간내에 정상동작을 회복하여 동작하게 된다.

즉, 동일한 데이터가 동작중인 액티브 상태의 보드와 대기중인 스탠바이 상태의 보드에 동시에 저장됨에 따라 장애복구 시간이 단축되게 되는 것이다.

상기 액티브 상태로 절환된 제2 제어보드(30) 역시 상기 제1 제어보드(30)에서의 과정을 동일하게 수행하면서 제1 제어보드(10)의 장애가 복구되는 데로 본 발명에 의한 이중화 제어를 수행하게 된다.

이상, 상기 설명에서와 같이 본 발명은 동작중인 보드와 대기중인 보드가 동시에 처리 데이터를 저장할 수 있는 메모리를 구성함에 따라 장애 발생시 대기중인 보드로의 절체가 빠른 시간내에 이루어질 수 있어 데이터 손실을 최대한 줄이면서 하드웨어 자원을 효율적으로 사용할 수 있게 되는 효과가 있다.

Claims

ATM 교환기내에 이중화로 구성된 제1, 제2 제어보드(10, 30)와 이를 제어하는 FPGA(20)에 의해 수행되는 이중화 제어방법에 있어서,

임의의 제어보드가 액티브 상태로 동작하는 제1단계와, 상기 제1단계에서 액티브 상태로 동작중인 제어보드에 의해 처리 및 변경되는 데이터를 액티브 상태의 제어보드와 스탠바이 상태의 제어보드에 동시에 저장하는 제2단계와, 상기 제1단계에서 액티브 상태의 제어보드로부터 장애가 발생하는 지를 판단하는 제3단계와, 상기 제3단계에서 액티브 상태의 제어보드로부터 장애가 발생한 경우 스탠바이 상태의 제어보드를 액티브 상태로 절환시키는 제4단계와, 상기 제4단계에서 액티브 상태로 절환된 제어보드가 상기 제2단계에서 저장된 데이터를 리드하여 정상 동작을 수행하는 제5단계로 이루어지는 것을 특징으로 하는 비동기 전송 모드(ATM) 교환기의 제어보드의 이중화 제어방법.