JP2606107B2 - プロセッサ冗長化方式 - Google Patents
プロセッサ冗長化方式Info
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- JP2606107B2 JP2606107B2 JP5308092A JP30809293A JP2606107B2 JP 2606107 B2 JP2606107 B2 JP 2606107B2 JP 5308092 A JP5308092 A JP 5308092A JP 30809293 A JP30809293 A JP 30809293A JP 2606107 B2 JP2606107 B2 JP 2606107B2
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- processor
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Description
【０００１】
【産業上の利用分野】本発明は、大規模な通信制御を行
う制御装置その他きわめて高い信頼性を必要とする制御
装置に利用する。本発明は、プロセッサを二重化して同
期運転する冗長化方式の信頼性をさらに向上させる方式
に関する。
う制御装置その他きわめて高い信頼性を必要とする制御
装置に利用する。本発明は、プロセッサを二重化して同
期運転する冗長化方式の信頼性をさらに向上させる方式
に関する。
【０００２】
【従来の技術】従来、プロセッサの冗長化方式は、同期
動作を行う一対のプロセッサで構成されるのが一般的で
あった。図２はこのような従来の二重化冗長方式により
構成されたマルチプロセッサシステムの一例を示す。同
図において１、２、３、４はプロセッサ、６、７はプロ
セッサバス、８、９、は一対のプロセッサ相互を接続す
る同期用バスを示す。プロセッサ１と２は同期用バス８
を介して処理データの比較照合および相手プロセッサの
状態確認を相互に行うことにより二重化同期運転を行っ
ている。同様にプロセッサ３と４も同期用バス９を介し
て二重化同期運転を行っている。これにより、プロセッ
サ１が故障してもプロセッサ２が処理を継続することに
よりシステムの機能を損なうことはない。しかし、この
状態でプロセッサ２が故障した場合、処理が中断してシ
ステムの機能は減退する。また、シングルプロセッサシ
ステムではシステムダウンに至る。
動作を行う一対のプロセッサで構成されるのが一般的で
あった。図２はこのような従来の二重化冗長方式により
構成されたマルチプロセッサシステムの一例を示す。同
図において１、２、３、４はプロセッサ、６、７はプロ
セッサバス、８、９、は一対のプロセッサ相互を接続す
る同期用バスを示す。プロセッサ１と２は同期用バス８
を介して処理データの比較照合および相手プロセッサの
状態確認を相互に行うことにより二重化同期運転を行っ
ている。同様にプロセッサ３と４も同期用バス９を介し
て二重化同期運転を行っている。これにより、プロセッ
サ１が故障してもプロセッサ２が処理を継続することに
よりシステムの機能を損なうことはない。しかし、この
状態でプロセッサ２が故障した場合、処理が中断してシ
ステムの機能は減退する。また、シングルプロセッサシ
ステムではシステムダウンに至る。
【０００３】一方、一対のプロセッサへの電源は異なる
系統から供給される。つまり、プロセッサ１およびプロ
セッサ３への供給は同一系統であり、プロセッサ２およ
びプロセッサ４への供給は他の同一系統により供給され
る。従って、いずれか片系の電源故障により同期運転し
ていたプロセッサは全てシングル動作となる。このよう
な状態で、プロセッサの故障が併発しても前記同様にシ
ステムの機能の減退およびシステムダウンが発生する。
系統から供給される。つまり、プロセッサ１およびプロ
セッサ３への供給は同一系統であり、プロセッサ２およ
びプロセッサ４への供給は他の同一系統により供給され
る。従って、いずれか片系の電源故障により同期運転し
ていたプロセッサは全てシングル動作となる。このよう
な状態で、プロセッサの故障が併発しても前記同様にシ
ステムの機能の減退およびシステムダウンが発生する。
【０００４】また、この種の方式として特開昭５８−９
７７５１号公報に開示されたものがある。この方式は一
部が同期運転されるＮ個のプロセッサに対して、１個の
予備プロセッサを設けるＮ＋１予備方式であるが、この
予備プロセッサは共通バスに接続されているものであっ
て同期バスに接続するとの着想はない。また共通バスに
接続された監視プロセッサにより障害を検出し、他の正
常なプロセッサを障害プロセッサに切り替えるようにな
っている。したがって切替に際して、一時的な瞬断が生
じることは避けられない。
７７５１号公報に開示されたものがある。この方式は一
部が同期運転されるＮ個のプロセッサに対して、１個の
予備プロセッサを設けるＮ＋１予備方式であるが、この
予備プロセッサは共通バスに接続されているものであっ
て同期バスに接続するとの着想はない。また共通バスに
接続された監視プロセッサにより障害を検出し、他の正
常なプロセッサを障害プロセッサに切り替えるようにな
っている。したがって切替に際して、一時的な瞬断が生
じることは避けられない。
【０００５】
【発明が解決しようとする課題】このような従来の冗長
化方式では、対のプロセッサのみで構成されているた
め、二重故障の発生によりシステムの機能を損ねるばか
りでなく、単一故障時でもシステムの信頼性を低下させ
てしまう問題がある。
化方式では、対のプロセッサのみで構成されているた
め、二重故障の発生によりシステムの機能を損ねるばか
りでなく、単一故障時でもシステムの信頼性を低下させ
てしまう問題がある。
【０００６】上記公報開示の冗長化技術を用いても、Ｎ
＋１番目の予備用プロセッサは予備用として待機中は同
期運転状態ではないから、予備用プロセッサが接続され
同期運転状態に入るまでの時間は処理能力が低下するこ
とになる。
＋１番目の予備用プロセッサは予備用として待機中は同
期運転状態ではないから、予備用プロセッサが接続され
同期運転状態に入るまでの時間は処理能力が低下するこ
とになる。
【０００７】本発明は、このような問題を解決するもの
で、従来のプロセッサの二重化冗長方式における欠点を
なくし、二重故障に対してもシステムの機能を損ねるこ
とのないように耐故障性を考慮し、切替に際して一時的
な瞬断または処理能力の低下のない冗長化方式を提供す
ることを目的とする。
で、従来のプロセッサの二重化冗長方式における欠点を
なくし、二重故障に対してもシステムの機能を損ねるこ
とのないように耐故障性を考慮し、切替に際して一時的
な瞬断または処理能力の低下のない冗長化方式を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、共通のプロセ
ッサバス（６、７）に接続され互いに同期用一次バス
（１３、１４）により結合されそれぞれ現用および予備
用として同期運転される一対のプロセッサ（１、２）
と、前記共通のプロセッサバス（６、７）に接続され互
いに同期用一次バス（１５、１６）により結合されそれ
ぞれ現用および予備用として同期運転されるさらに一対
のプロセッサ（３、４）とを備え、両一対のプロセッサ
（１、２および３、４）はそれぞれ前記共通のプロセッ
サバス（６、７）を介してジョブを分担して実行するプ
ロセッサ冗長化方式において、前記共通のプロセッサバ
ス（６、７）に接続された一つの予備用プロセッサ
（５）を備え、この予備用プロセッサ（５）の同期用一
次バス（１７）はセレクタ回路（１２）に接続され、前
記両同期用一次バス（１３、１４および１５、１６）は
それぞれ現用・予備切替用のスイッチ回路（１０、１
１）を介して接続され、このスイッチ回路（１０、１
１）の一方が予備用を切離したときに、その予備用の回
路を前記セレクタ回路（１２）を介して前記一つの予備
用プロセッサ（５）の同期用一次バス（１７）に接続し
てその予備用プロセッサ（５）を対をなす予備用として
同期運転する切替制御手段を備えたことを特徴とする。
ッサバス（６、７）に接続され互いに同期用一次バス
（１３、１４）により結合されそれぞれ現用および予備
用として同期運転される一対のプロセッサ（１、２）
と、前記共通のプロセッサバス（６、７）に接続され互
いに同期用一次バス（１５、１６）により結合されそれ
ぞれ現用および予備用として同期運転されるさらに一対
のプロセッサ（３、４）とを備え、両一対のプロセッサ
（１、２および３、４）はそれぞれ前記共通のプロセッ
サバス（６、７）を介してジョブを分担して実行するプ
ロセッサ冗長化方式において、前記共通のプロセッサバ
ス（６、７）に接続された一つの予備用プロセッサ
（５）を備え、この予備用プロセッサ（５）の同期用一
次バス（１７）はセレクタ回路（１２）に接続され、前
記両同期用一次バス（１３、１４および１５、１６）は
それぞれ現用・予備切替用のスイッチ回路（１０、１
１）を介して接続され、このスイッチ回路（１０、１
１）の一方が予備用を切離したときに、その予備用の回
路を前記セレクタ回路（１２）を介して前記一つの予備
用プロセッサ（５）の同期用一次バス（１７）に接続し
てその予備用プロセッサ（５）を対をなす予備用として
同期運転する切替制御手段を備えたことを特徴とする。
【０００９】各プロセッサ（１、２、３、４、５）はそ
れぞれ同一のハードウエアにより構成され、前記切替制
御手段は各プロセッサ（１、２、３、４、５）にそれぞ
れ配置されることが望ましい。
れぞれ同一のハードウエアにより構成され、前記切替制
御手段は各プロセッサ（１、２、３、４、５）にそれぞ
れ配置されることが望ましい。
【００１０】
【作用】対となるプロセッサの一つに故障が発生し故障
情報が送出されると、スイッチ回路がその故障プロセッ
サの切り離しを直ちに行い、セレクタ回路に予備系とな
るプロセッサを接続させる接続信号を送出する。セレク
タ回路はこの接続信号により故障プロセッサとそのスイ
ッチ回路とを接続する同期用二次バスを選択し、予備用
となるプロセッサを直ちに同期用一次バスに接続して起
動信号を出力し二重化同期を開始する。
情報が送出されると、スイッチ回路がその故障プロセッ
サの切り離しを直ちに行い、セレクタ回路に予備系とな
るプロセッサを接続させる接続信号を送出する。セレク
タ回路はこの接続信号により故障プロセッサとそのスイ
ッチ回路とを接続する同期用二次バスを選択し、予備用
となるプロセッサを直ちに同期用一次バスに接続して起
動信号を出力し二重化同期を開始する。
【００１１】これにより、二重化同期運転を行う一対の
プロセッサのうちの片側のプロセッサが故障した場合に
も、予備用となる別のプロセッサとの二重化同期運転を
行うことができ、そのために、シングルプロセッサシス
テムにおいて二重故障が発生してもシステムダウンを生
じることを防止することができる。また、マルチプロセ
ッサシステムにおいてはシステムの機能を損ねることな
く運用を継続するこができる。
プロセッサのうちの片側のプロセッサが故障した場合に
も、予備用となる別のプロセッサとの二重化同期運転を
行うことができ、そのために、シングルプロセッサシス
テムにおいて二重故障が発生してもシステムダウンを生
じることを防止することができる。また、マルチプロセ
ッサシステムにおいてはシステムの機能を損ねることな
く運用を継続するこができる。
【００１２】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１３】本発明実施例は、共通のプロセッサバス
６、７に接続され互いに同期用一次バス１３、１４によ
り結合されそれぞれ現用および予備用として同期運転さ
れる一対のプロセッサ１、２と、共通のプロセッサバス
６、７に接続され互いに同期用一次バス１５、１６によ
り結合されそれぞれ現用および予備用として同期運転さ
れるさらに一対のプロセッサ３、４とを備え、両一対の
プロセッサ１、２および３、４はそれぞれ共通のプロセ
ッサバス６、７を介してジョブを分担して実行する。
６、７に接続され互いに同期用一次バス１３、１４によ
り結合されそれぞれ現用および予備用として同期運転さ
れる一対のプロセッサ１、２と、共通のプロセッサバス
６、７に接続され互いに同期用一次バス１５、１６によ
り結合されそれぞれ現用および予備用として同期運転さ
れるさらに一対のプロセッサ３、４とを備え、両一対の
プロセッサ１、２および３、４はそれぞれ共通のプロセ
ッサバス６、７を介してジョブを分担して実行する。
【００１４】さらに、共通のプロセッサバス６、７に接
続された一つの予備用プロセッサ５を備え、この予備用
プロセッサ５の同期用一次バス１７はセレクタ回路１２
に接続され、両同期用一次バス１３、１４および１５、
１６はそれぞれ現用・予備切替用のスイッチ回路１０、
１１を介して接続され、このスイッチ回路１０、１１の
一方が予備用を切離したときに、その予備用の回路をセ
レクタ回路１２を介して一つの予備用プロセッサ５の同
期用一次バス１７に接続してその予備用プロセッサ５を
対をなす予備用として同期運転する切替制御手段を備え
る。
続された一つの予備用プロセッサ５を備え、この予備用
プロセッサ５の同期用一次バス１７はセレクタ回路１２
に接続され、両同期用一次バス１３、１４および１５、
１６はそれぞれ現用・予備切替用のスイッチ回路１０、
１１を介して接続され、このスイッチ回路１０、１１の
一方が予備用を切離したときに、その予備用の回路をセ
レクタ回路１２を介して一つの予備用プロセッサ５の同
期用一次バス１７に接続してその予備用プロセッサ５を
対をなす予備用として同期運転する切替制御手段を備え
る。
【００１５】各プロセッサ１、２、３、４、５はそれぞ
れ同一のハードウエアにより構成され、切替制御手段は
各プロセッサ１、２、３、４、５にそれぞれ配置され
る。
れ同一のハードウエアにより構成され、切替制御手段は
各プロセッサ１、２、３、４、５にそれぞれ配置され
る。
【００１６】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１７】電源投入時、スイッチ回路１０は同期用一
次バス１３と同期用一次バス１４とを接続し、スイッチ
回路１１は同期用一次バス１５と同期用一次バス１６と
を接続する。この結果プロセッサ１とプロセッサ２、プ
ロセッサ３とプロセッサ４とがそれぞれ二重化同期運転
を開始する。また、スイッチ回路１０およびスイッチ回
路１１は各プロセッサ１、２、３、４からの状態情報を
受信し、正常であれば、同期用二次バス１８および１９
を介してセレクタ回路１２に対してプロセッサ５との非
接続の信号を出力する。これによりセレクタ回路１２
は、選択機能を禁止しプロセッサ５を待機状態にする。
次バス１３と同期用一次バス１４とを接続し、スイッチ
回路１１は同期用一次バス１５と同期用一次バス１６と
を接続する。この結果プロセッサ１とプロセッサ２、プ
ロセッサ３とプロセッサ４とがそれぞれ二重化同期運転
を開始する。また、スイッチ回路１０およびスイッチ回
路１１は各プロセッサ１、２、３、４からの状態情報を
受信し、正常であれば、同期用二次バス１８および１９
を介してセレクタ回路１２に対してプロセッサ５との非
接続の信号を出力する。これによりセレクタ回路１２
は、選択機能を禁止しプロセッサ５を待機状態にする。
【００１８】ここでプロセッサ１が故障情報を同期用一
次バス１３を介してスイッチ回路１０を送出すると、ス
イッチ回路１０は直ちに同期用一次バス１３を切り離
し、同期用二次バス１８を介してセレクタ回路１２にプ
ロセッサ５との接続信号を出力する。セレクタ回路１２
は同期用二次バス１８からのプロセッサ５との接続信号
を受信すると、この同期用二次バス１８を選択し同期用
一次バス１７に接続する。セレクタ回路１２は、更にプ
ロセッサ５に対し起動信号を出力する。プロセッサ５
は、シングル動作しているプロセッサ２に対し同期用一
次バス１４、スイッチ回路１０、同期用二次バス１８、
セレクタ回路１２、同期用一次バス１７を介して二重化
同期を開始する。セレクタ回路１２は、プロセッサ２と
プロセッサ５との二重化同期が完了すると同期用二次バ
ス１９を閉塞し、以降、同期用二次バス１９からプロセ
ッサ５に接続の信号が到来しても現在の接続を変更しな
い。
次バス１３を介してスイッチ回路１０を送出すると、ス
イッチ回路１０は直ちに同期用一次バス１３を切り離
し、同期用二次バス１８を介してセレクタ回路１２にプ
ロセッサ５との接続信号を出力する。セレクタ回路１２
は同期用二次バス１８からのプロセッサ５との接続信号
を受信すると、この同期用二次バス１８を選択し同期用
一次バス１７に接続する。セレクタ回路１２は、更にプ
ロセッサ５に対し起動信号を出力する。プロセッサ５
は、シングル動作しているプロセッサ２に対し同期用一
次バス１４、スイッチ回路１０、同期用二次バス１８、
セレクタ回路１２、同期用一次バス１７を介して二重化
同期を開始する。セレクタ回路１２は、プロセッサ２と
プロセッサ５との二重化同期が完了すると同期用二次バ
ス１９を閉塞し、以降、同期用二次バス１９からプロセ
ッサ５に接続の信号が到来しても現在の接続を変更しな
い。
【００１９】プロセッサ１が修復すると、スイッチ回路
１０がこれを検出し、同期用二次バス１８を介してセレ
クタ回路１２にプロセッサ５との非接続の信号を出力す
る。セレクタ回路１２は、選択機能を禁止してプロセッ
サ５を待機状態にする。さらにスイッチ回路１０は、同
期用一次バス１３を同期用二次バス１８から同期用一次
バス１４に接続を切り替える。以降は、上述の電源投入
時と同様の動作を行い、プロセッサ１とプロセッサ２と
が二重化同期する。
１０がこれを検出し、同期用二次バス１８を介してセレ
クタ回路１２にプロセッサ５との非接続の信号を出力す
る。セレクタ回路１２は、選択機能を禁止してプロセッ
サ５を待機状態にする。さらにスイッチ回路１０は、同
期用一次バス１３を同期用二次バス１８から同期用一次
バス１４に接続を切り替える。以降は、上述の電源投入
時と同様の動作を行い、プロセッサ１とプロセッサ２と
が二重化同期する。
【００２０】本実施例では、二つのプロセッサのマルチ
システムとしたが、シングルプロセッサの場合は、セレ
クタ回路１２の内部スイッチの設定により同期用二次バ
ス１９からの入力を禁止することが可能である。また、
プロセッサ５の電源はダイオードマルチによる２系統か
らの供給が可能であり、電源供給系統の一方が故障して
も上述の動作には影響を与えない。
システムとしたが、シングルプロセッサの場合は、セレ
クタ回路１２の内部スイッチの設定により同期用二次バ
ス１９からの入力を禁止することが可能である。また、
プロセッサ５の電源はダイオードマルチによる２系統か
らの供給が可能であり、電源供給系統の一方が故障して
も上述の動作には影響を与えない。
【００２１】
【発明の効果】以上説明したように本発明によれば、二
重化同期運転を行う一対のプロセッサのうち片側のプロ
セッサが故障した場合、予備プロセッサとの二重化同期
により運転継続が可能なため、シングルプロセッサシス
テムにおいて二重故障が発生してもシステムダウンを生
じることをなくし、また、マルチプロセッサシステムに
おいてはシステムの機能を損ねることなく運用を継続す
ることができる効果がある。本発明では予備用プロセッ
サが一つ故障した場合には、二重に予備用となっている
予備用プロセッサが同期運転状態となるから、二重故障
に際しても一時的な瞬断や処理能力の低下はない。
重化同期運転を行う一対のプロセッサのうち片側のプロ
セッサが故障した場合、予備プロセッサとの二重化同期
により運転継続が可能なため、シングルプロセッサシス
テムにおいて二重故障が発生してもシステムダウンを生
じることをなくし、また、マルチプロセッサシステムに
おいてはシステムの機能を損ねることなく運用を継続す
ることができる効果がある。本発明では予備用プロセッ
サが一つ故障した場合には、二重に予備用となっている
予備用プロセッサが同期運転状態となるから、二重故障
に際しても一時的な瞬断や処理能力の低下はない。
【図１】本発明実施例の構成を示すブロック図。
【図２】従来例の構成を示すブロック図。
１、２、３、４、５ プロセッサ ６、７ プロセッサバス １０、１１ スイッチ回路 １２ セレクタ回路 ８、９、１３、１４、１５、１６、１７ 同期用一次バ
ス １８、１９ 同期用二次バス
ス １８、１９ 同期用二次バス
Claims (3)
- 【請求項１】 共通のプロセッサバスに接続され互いに
同期用一次バスにより結合されそれぞれ現用および予備
用として同期運転される一対のプロセッサと、前記共通
のプロセッサバスに接続され互いに同期用一次バスによ
り結合されそれぞれ現用および予備用として同期運転さ
れるさらに一対のプロセッサとを備え、両一対のプロセ
ッサはそれぞれ前記共通のプロセッサバスを介してジョ
ブを分担して実行するプロセッサ冗長化方式において、 前記共通のプロセッサバスに接続された一つの予備用プ
ロセッサを備え、この予備用プロセッサの同期用一次バ
スはセレクタ回路に接続され、前記両同期用一次バスは
それぞれ現用・予備切替用のスイッチ回路を介して接続
され、 このスイッチ回路の一方がその１対のプロセッサのうち
障害の発生したプロセッサを切離したときに、残りのプ
ロセッサの同期用一次バスを前記セレクタ回路を介して
前記一つの予備用プロセッサの同期用一次バスに接続し
て前記一つの予備用プロセッサを対をなすプロセッサと
して同期運転する切替制御手段を備えた ことを特徴とするプロセッサ冗長化方式。 - 【請求項２】 各プロセッサ（１、２、３、４、５）は
それぞれ同一のハードウエアにより構成された請求項１
記載のプロセッサ冗長化方式。 - 【請求項３】 前記切替制御手段は各プロセッサ（１、
２、３、４、５）にそれぞれ配置された請求項１または
２記載のプロセッサ冗長化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308092A JP2606107B2 (ja) | 1993-12-08 | 1993-12-08 | プロセッサ冗長化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308092A JP2606107B2 (ja) | 1993-12-08 | 1993-12-08 | プロセッサ冗長化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160522A JPH07160522A (ja) | 1995-06-23 |
| JP2606107B2 true JP2606107B2 (ja) | 1997-04-30 |
Family
ID=17976775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308092A Expired - Fee Related JP2606107B2 (ja) | 1993-12-08 | 1993-12-08 | プロセッサ冗長化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606107B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6931568B2 (en) | 2002-03-29 | 2005-08-16 | International Business Machines Corporation | Fail-over control in a computer system having redundant service processors |
| JP4318211B2 (ja) | 2004-03-08 | 2009-08-19 | 富士通株式会社 | 高信頼システム、冗長構成制御方法及びプログラム |
| JP6200387B2 (ja) * | 2014-08-12 | 2017-09-20 | 日本電信電話株式会社 | 冗長化システム、およびレプリケーション方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2514643B2 (ja) * | 1987-01-16 | 1996-07-10 | 日本電信電話株式会社 | ２重化方式 |
-
1993
- 1993-12-08 JP JP5308092A patent/JP2606107B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07160522A (ja) | 1995-06-23 |
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