KR20000045789A

KR20000045789A - 통신 시스템에서 이중화 구현 방법

Info

Publication number: KR20000045789A
Application number: KR1019980062383A
Authority: KR
Inventors: 배승환; 이창재
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2000-07-25
Also published as: KR100296403B1

Abstract

본 발명은 통신 시스템의 이중화 구현 방법에 관한 것으로, 특히 범용 하드웨어 시스템을 이중화하여 이중화된 네트워크로 연결시키고 범용 소프트웨어로 처리하도록 한 통신 시스템에서 이중화 구현 방법에 관한 것이다.

본 발명은 범용성 시스템을 이중화로 구성시켜 해당 이중화 간에 이중화된 네트워크 연결을 설정하는 과정과; 상기 이중화를 FSM으로 수행시키고 발신 하트 비트를 전송하는 과정을 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 발신 하트 비트는 상기 이중화된 네트워크 연결을 통해 전송될 두 개의 하트 비트로 나누어 각각 동일한 번호를 매겨 주는 것을 특징으로 한다. 그리고, 상기 이중화는 외부로부터 입력 신호를 동시에 수신하여 각각 독립적으로 처리하며, 상기 활성 상태 구조에서만 결과를 출력하는 것을 특징으로 한다.

다르게는, 본 발명은 착신 하트 비트로부터 상기 이중화가 동시에 시동이 이루어지지 않은 경우에 동기화 메카니즘을 이용해 상기 이중화 간을 동기화시키는 과정을 더 포함하여 이루어진 것을 특징으로 한다. 또한 다르게는, 상기 착신 하트 비트로부터 상기 이중화가 동시에 시동이 이루어진 경우에 상기 이중화 중 활성화 측 및 대기 측을 결정하는 과정을 더 포함하여 이루어진 것을 특징으로 한다.

바람직하게는, 본 발명은 이전에 착신 하트 비트가 연속적으로 유실되는지를 확인해 트윈 다운 상태로 인식하는 과정과; 상기 이중화 중 활성화 측이 다운된 경우에 상기 이중화 중 대기 측을 활성화 상태로 전이시켜 주는 과정을 더 포함하여 이루어진 것을 특징으로 한다. 또한 바람직하게는, 상기 착신 하트 비트가 연속적으로 유실되지 않은 경우에 상기 착신 하트 비트를 선택하는 과정과; 상기 착신 하트 비트로부터 상기 이중화 중 활성화 측의 상태에 이상이 있는지를 확인해 상기 이중화 중 대기 측을 활성화 상태로 전이시켜 주는 과정을 더 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 착신 하트 비트 선택 과정은 상기 동일한 번호에 대해 먼저 수신되고 큰 번호를 택하는 것을 특징으로 한다.

Description

통신 시스템에서 이중화 구현 방법

일반적으로, 통신 시스템에서는 이중 기록(Dual Write) 형태의 이중화 방식으로 구현되어 있는데, 해당 구성은 도 1에 도시된 바와 같이, 활성화(Active State) 측의 제1CPU(11-1) 및 제1메모리(12-1)와, 대기(Stand-by State) 측의 제2CPU(11-2) 및 제2메모리(12-2)를 포함하여 이루어져 있다.

상술한 바와 같이 구성된 통신 시스템에서 활성화 측의 제1메모리(12-1)에 기록하는 내용은 그대로 대기 측의 제2메모리(12-2)에도 기록되어지는데, 만약 활성화 측에서 하드웨어 오류(Hardware Fault), 예로 전원 단절, 통신선 불량 등이 발생하는 경우에도 대기 측에 활성화 측과 동일한 데이터가 그대로 남아 있어 서비스의 단절이 전혀 일어나지 않고 서비스를 계속할 수 있다.

그러면, 상기 하드웨어 오류가 발생하는 경우에 동작을 간략하게 살펴보면, 먼저 인터럽트(Interrupt)가 발생하게 되고 이때 해당 인터럽트 발생 이전의 상태로 되돌리기 위하여 머신 컨텍스트(Machine Context)를 저장하게 된다.

그리고, 활성화 측의 동작 수행을 대기 측으로 절체하는 것은 세트 점프(Set-jump), 롱 점프(Long-jump) 등과 유사한 형태로 일어나는데, 대기 측이 활성화 측과 동일한 IP(Instruction Pointer)와 레지스터 값을 가지고 수행하게 되면 활성화 측이 수행을 멈춘 상태에서 다시 수행하는 것과 동일하게 수행할 수 있다.

이 때, 해당 절체 시에 상기 머신 컨텍스트에 저장되어 있는 정보를 활성화 측에서 대기 측으로 인가해 줌으로써, 활성화 측과 동일하게 동작을 수행할 수 있게 된다. 이와 같은 경우에는 서비스의 단절이 일어나지 않는다.

그런데, 기존의 하드웨어 이중화는 상술한 바와 같이 활성화 측과 대기 측의 하드웨어를 직접 연결하므로써 제공되었는데, 즉 이중화를 위한 새로운 하드웨어 구조를 설계하여야 하며, 이에 따른 개발 비용과 시간이 많이 소요되었다.

다시 말해서, 이중화를 구성하기 위해서, 별도의 하드웨어 시스템을 이중화를 위한 목적으로 개발해야 하며, 또한 별도의 운영 체제를 개발해야 하며, 해당 운영 체제에 기반으로 하는 별도의 프로그래밍 언어가 개발되어야 한다. 이 것뿐만 아니라, 해당 시스템을 사용하기 위하여 개발자에게 새로운 교육을 제공해야 하는 불편한 점이 많았었다.

전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 이중 기록 형태의 이중화 방식을 취하는 통신 시스템에 있어서 범용성이 제공되는 하드웨어 시스템을 이중화하여 이중화된 네트워크로 연결시켜 데이터 동기를 제공하고 주기적인 신호인 하트 비트(Heartbeat)라는 메카니즘을 제공하고 범용성의 소프트웨어로 이중화를 처리함으로써, 지속적인 데이터를 보존할 수 있고 안정성이 구현된 오류 허용 시스템(Fault Tolerant System)을 구현하도록 하는데, 그 목적이 있다.

도 1은 종래 통신 시스템의 이중화 방식을 설명하기 위한 구성을 예로 나타낸 블록도.

도 2는 본 발명의 실시예에 따른 통신 시스템의 이중화 구현을 설명하기 위한 구성 블록도.

도 3은 본 발명의 실시예에 따른 통신 시스템에서 이중화 구현 방법을 나타낸 플로우챠트.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 통신 시스템

11 : 활성화 측 시스템

12 : 대기 측 시스템

상술한 바와 같은 목적을 달성하기 위한 본 발명은 범용성 시스템을 이중화로 구성시켜 해당 이중화 간에 이중화된 네트워크 연결을 설정하는 과정과; 상기 이중화를 FSM으로 수행시키고 발신 하트 비트를 전송하는 과정을 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 발신 하트 비트는 상기 이중화된 네트워크 연결을 통해 전송될 두 개의 하트 비트로 나누어 각각 동일한 번호를 매겨 주는 것을 특징으로 한다. 그리고, 상기 이중화는 외부로부터 입력 신호를 동시에 수신하여 각각 독립적으로 처리하며, 상기 활성 상태 구조에서만 결과를 출력하는 것을 특징으로 한다.

본 발명은 이중화를 위한 별도의 시스템의 개발을 지양하기 위하여 범용 하드웨어 시스템을 사용하고 범용 운영 체제와 프로그래밍 언어를 사용하고 하드웨어 이중화를 순전히 소프트웨어로 처리하도록 한다.

즉, 종래에는 활성화 측과 대기 측의 하드웨어를 직접 연결하여 이중화를 제공하였으나, 본 발명은 활성화 측과 대기 측의 하드웨어를 그대로 두고 해당 두 하드웨어를 네트워크로 연결하여 이중화를 제공해 준다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다. 도 2는 본 발명의 실시예에 따른 통신 시스템의 이중화 구현을 설명하기 위한 구성 블록도이며, 도 3은 본 발명의 실시예에 따른 통신 시스템에서 이중화 구현 방법을 나타낸 플로우챠트이다.

도 2는 본 발명의 실시예에 따른 통신 시스템의 이중화 구현을 나타낸 도면으로, 해당 시스템(10)은 네트워크 상에서 하나의 클라이언트(Client) 또는 서버(Server)로 동작을 수행하며, 내부적으로 활성화 측(11)과 대기 측(12)으로 이중화되어 있으며, 해당 활성화 측(11)과 대기 측(12)의 동시 시동 시에 동기화 메카니즘을 이용하여 데이터를 동기시켜 주도록 한다. 이때, '11'을 활성화 측으로 설명하고 있지만, 본 발명은 이에 국한되어 있지 않고 '12'를 활성화 측으로 보면 '11'를 대기 측으로 볼 수도 있다.

여기서, 상기 활성화 측(11)과 대기 측(12)은 각각 FSM(Finite State Machine)으로 동작을 수행하며, 안정화 상태에서는 상기 활성화 측(11)은 활성 상태 구조를 가지고 상기 대기 측(12)은 대기 상태 구조를 가지는데, 해당 활성화 상태의 구조를 가지는 상기 활성화 측(11)에서만 출력 동작을 수행하도록 하는 출력 제어기(설명의 편의상, 도면에는 도시하지 않았지만)를 상기 활성화 측(11)과 대기 측(12) 내에 각각 구비하여 이루어진다.

그리고, 상기 활성화 측(11)과 대기 측(12) 간에 이중화를 위한 이중화된 네트워크 연결이 설정되어 있으며, 해당 이중화된 네트워크 연결을 통하여 하트 비트에 의해 자기 자신의 상태를 상대방 측으로 전달시켜 주며, 트윈 상태(Twin State)를 확인한다.

본 발명의 실시예에 따른 통신 시스템에서 이중화 구현 방법을 도 3의 플로우챠트를 참고하여 설명하면 다음과 같다.

먼저, 통신 시스템(10)을 두 개의 측(11, 12)으로 나누어 이중화를 구성시키며(단계 S1), 해당 두 개의 측(11, 12) 간에 이중화를 위한 이중화된 네트워크 연결을 설정해 준다(단계 S2).

이에, 상기 두 개의 측(11, 12)은 각각 FSM으로 동작을 수행하며(단계 S3), 이 시점에서부터 자기 자신(셀프)의 상태를 상대방(트윈) 측으로 전달시켜 주기 위한 하트 비트를 생성시켜 주는데, 즉 상대방 측으로 전달되는 발신 하트 비트는 상기 이중화된 네트워크 연결을 통하여 전송될 두 개의 하트 비트로 나누어 각각 동일한 번호를 매겨 준다(단계 S4).

그리고, 상기 상대방 측으로부터 수신된 착신 하트 비트로부터 상기 두 개의 측(11, 12)이 동시에 시동하였는지를 확인하는데(단계 S5), 해당 제5단계(S5)에서 동시에 시동이 이루어지지 않았다면 동기화 메카니즘을 사용하여 상기 두 개의 측(11, 12) 간의 데이터를 동기화시켜 준다(단계 S6).

만약에, 상기 제5단계(S5)에서 동시에 시동이 이루어졌다면 활성화 측 및 대기 측을 결정할 수 있게 된다(단계 S7). 예를 들어, '11'을 활성화 측으로 그리고 '12'를 대기 측으로 결정된다.

한편, 이전에 상기 상대방 측으로부터 수신한 착신 하트 비트가 연속적으로 유실되는지를 확인하는데(단계 S8), 해당 제8단계(S8)에서 상기 상대방 측으로부터 수신한 착신 하트 비트의 번호가 연속적으로 일정 횟수 동안 유실될 경우에 트윈 다운 상태(Twin Down State)로 인식하게 된다. 즉, 상기 두 개의 측(11, 12) 중 활성화 측이 다운되었을 경우에 상기 두 개의 측(11, 12) 중 대기 측이 즉시 활성화 상태로 전이되어 활성화 측과 동일한 기능을 수행하도록 해 준다(단계 S9).

예를 들어, '11'을 활성화 측이라고 하고 '12'를 대기 측이라고 하면, 해당 활성화 측(11)이 다운되었을 경우에 해당 대기 측(12)을 즉시 활성화 상태로 전이시켜 활성화 측(11)과 동일한 기능을 수행하도록 해 준다.

반면에, 상기 제8단계(S8)에서 상기 상대방 측으로부터 수신한 착신 하트 비트의 번호가 연속적으로 일정 횟수 동안 유실되지 않은 경우, 즉 트윈 다운 상태로 인식되지 않은 경우, 상기 상대방 측으로부터 수신한 착신 하트 비트를 동일한 번호에 대해서는 시간적으로 먼저 수신된 것을 택하고 상이한 번호에 대해서는 나중에 발신된 큰 번호를 택하고 작은 번호는 무시한다(단계 S10).

이 때, 상기 착신 하트 비트로부터 수신된 상대방의 상태가 정상적인 상태가 아닌지를 확인하는데, 즉 활성화 측의 상태에 이상이 있는지를 확인한다(단계 S11). 이때, 해당 제11단계(S11)에서 활성화 측의 상태에 이상이 있으면 상기 제9단계(S9)의 대기 측이 활성화 상태로 전이되게 하는 동작을 수행하도록 해 준다.

이에 따라, 이중화가 완성되어 정상적인 상태에서 작동하면, 상기 두 개의 측(11, 12)은 외부로부터 인가되는 입력 신호를 동시에 수신하며(단계 S12), 동일한 입력 신호에 대해서 상기 두 개의 측(11, 12)에서 독립적으로 처리를 수행한다(단계 S13).

그리고, 상기 두 개의 측(11, 12)은 각각 출력 제어기를 가지고 있어 상기 두 개의 측(11, 12) 중에서 활성화 상태로 동작을 수행하는 측에서만 결과가 출력되도록 한다(단계 S14).

이상과 같이, 본 발명에 의해 통신 시스템에서 범용성이 제공되는 하드웨어 시스템을 이중화하여 이중화된 네트워크로 연결시켜 데이터 동기를 제공하고 주기적인 신호인 하트 비트라는 메카니즘을 제공하고 범용성의 소프트웨어로 이중화를 처리함으로써, 지속적인 데이터를 보존할 수 있고 안정성이 구현된 오류 허용 시스템을 구현할 수 있다.

Claims

범용성 시스템을 이중화로 구성시켜 해당 이중화 간에 이중화된 네트워크 연결을 설정하는 과정과;

상기 이중화를 FSM으로 수행시키고 발신 하트 비트를 전송하는 과정을 포함하여 이루어진 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제1항에 있어서,

상기 발신 하트 비트는 상기 이중화된 네트워크 연결을 통해 전송될 두 개의 하트 비트로 나누어 각각 동일한 번호를 매겨 주는 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제1항에 있어서,

착신 하트 비트로부터 상기 이중화가 동시에 시동이 이루어지지 않은 경우에 동기화 메카니즘을 이용해 상기 이중화 간을 동기화시키는 과정을 더 포함하여 이루어진 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제1항 또는 제3항에 있어서,

상기 착신 하트 비트로부터 상기 이중화가 동시에 시동이 이루어진 경우에 상기 이중화 중 활성화 측 및 대기 측을 결정하는 과정을 더 포함하여 이루어진 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제1항에 있어서,

이전에 착신 하트 비트가 연속적으로 유실되는지를 확인해 트윈 다운 상태로 인식하는 과정과;

상기 이중화 중 활성화 측이 다운된 경우에 상기 이중화 중 대기 측을 활성화 상태로 전이시켜 주는 과정을 더 포함하여 이루어진 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제1항 또는 제4항에 있어서,

상기 착신 하트 비트가 연속적으로 유실되지 않은 경우에 상기 착신 하트 비트를 선택하는 과정과;

상기 착신 하트 비트로부터 상기 이중화 중 활성화 측의 상태에 이상이 있는지를 확인해 상기 이중화 중 대기 측을 활성화 상태로 전이시켜 주는 과정을 더 포함하여 이루어진 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제5항에 있어서,

상기 착신 하트 비트 선택 과정은 상기 동일한 번호에 대해 먼저 수신되고 큰 번호를 택하는 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.
제1항에 있어서,

상기 이중화는 외부로부터 입력 신호를 동시에 수신하여 각각 독립적으로 처리하며, 상기 활성 상태 구조에서만 결과를 출력하는 것을 특징으로 하는 통신 시스템에서 이중화 구현 방법.