KR19980074437A - 리스크/디에스피 원칩 프로세서 - Google Patents
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- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
Abstract
본 발명은 리스크/디에스피 원칩 프로세서에 관한 것으로, 외부 메모리에서 출력되는 리스크 구동 프로그램이 제 1 메모리 제어 장치를 통하여 제 1 내부 메모리에 입력되고 상기 제 1 내부 메모리에 입력된 상기 리스크 구동 프로그램을 제 1 버스 라인을 통하여 전달받아 동작하는 축약 명령어 처리 프로세서와, 상기 외부 메모리에서 출력되는 디에스피 구동 프로그램이 제 2 메모리 제어 장치를 통하여 제 2 내부 메모리에서 입력되고 상기 제 2 내부 메모리에 입력된 상기 디에스피 구동 프로그램을 제 2 버스 라인을 통하여 전달받아 동작하는 디에스피 프로세서를 포함하여 이루어지는 리스크/디에스피 원칩 프로세서에 있어서, 상기 리스크 프로세서에서 출력되는 소정의 제어 신호에 따라 온·오프 동작하여 턴 온되는 경우에는 상기 제 1 버스 라인과 상기 제 2 버스 라인 사이의 신호 전달 경로를 형성하고, 턴오프되는 경우에는 상기 제 1 버스 라인과 상기 제 2 버스 라인 사이의 신호 전달 경로를 차단하는 스위칭 수단과; 상기 외부 메모리에 저장된 리스크 구동 프로그램과 디에스피 구동 프로그램이 순차적으로 출력되도록 하여 상기 제 1 램과 상기 제 2 램에 순차적으로 다운 로드하는 단일화된 메모리 제어 장치를 포함하여 이루어져서, 단일의 메모리 제어 블록을 통하여 리스크 프로세서의 구동 프로그램과 디에스피 프로세서의 구동 프로그램이 입출력되도록 함으로써 칩의 레이 아웃 면적을 크게 감소시키는 효과를 제공한다.
Description
본 발명은 리스크/디에스피 원칩 프로세서(RISC/DSP one chip processor)에 관한 것으로, 특히 리스크 프로세서와 디에스피 프로세서 및 외부 메모리 사이의 데이타 입출력이 하나의 메모리 제어 블록을 통하여 이루어지는 리스크/디에스피 원칩 회로에 관한 것이다.
반도체 기술이 향상됨에 따라 서로 다른 기능을 수행하는 두 개의 프로세서를 하나의 칩 상에 구현한 원칩 프로세서가 산업 분야에 널리 사용되고 있다.
이와 같은 원칩 회로에는 리스크(RISC : Reduced Instruction Set Computer) 프로세서와 디에스피(DSP : Digital Signal Processing) 프로세서를 하나의 칩에 구현하여 사용하는 경우가 있다.
리스크 프로세서는 컴퓨터 시스템의 명령어 처리 기술의 하나로서, 축약된 명령어 세트를 사용하여 컴퓨터 시스템을 제어함으로써 좀 더 효과적으로 시스템 제어가 가능하도록 한 것이며, 디에스피 프로세서는 시스템 제어 과정에서 발생하는 여러 가지 디지탈 신호를 일괄 처리함으로써 시스템 동작 속도를 향상시키기 위한 프로세서이다.
이와 같은 리스크/디에스피 원칩 프로세서를 도 1에 나타내었다.
리스크/디에스피 원칩 프로세서는 리스크 프로세서(100)와 디에스피 프로세서(200) 및 인터페이스 블록(300)이 단일 칩(600) 상에 구현된다.
또 칩(600)의 외부에 형성된 외부 메모리(400)(500)가 리스크 프로세서(100)와 디에스피 프로세서(200)에 각각 연결된다.
리스크 프로세서(100)에는 명령어 처리를 통하여 시스템을 제어하는 부분인 리스크 코어(120)와 기억 장치인 램(130)이 구비되어 있다.
이와 같은 리스크 코어(120)와 램(130) 사이의 신호 전달은 리스크 프로세서(100) 내에 형성된 버스 라인(140)을 통하여 이루어진다.
메모리 제어 블록(110)은 외부 메모리(400)에 어드레스를 출력하거나, 외부 메모리(400)와 데이타 및 제어 신호를 교환하며, 외부 메모리(400)에서 출력된 데이타를 버스 라인(140)에 전달하는 기능도 수행한다.
디에스피 프로세서(200) 또한 상술한 리스크 프로세서(100)와 유사한 구조를 갖는다.
즉, 디에스피 프로세서(200)에는 디지탈 신호를 처리하는 부분인 디에스피 코어(220)와 기억 장치인 램(230)이 구비되어 있다.
이와 같은 디에스피 코어(220)와 램(230) 사이의 신호 전달은 디에스피 프로세서(200) 내에 형성된 버스 라인(240)을 통하여 이루어진다.
메모리 제어 블록(210)은 외부 메모리(500)에 어드레스를 출력하거나, 외부 메모리(500)와 데이타 및 제어 신호를 교환하며, 외부 메모리(500)에서 출력된 데이타를 버스 라인(240)에 전달하는 기능도 수행한다.
상술한 리스크 프로세서(100)와 디에스피 프로세서(200) 사이의 신호 전달은 리스크 코어(120)와 디에스피 코어(220)를 연결하는 별도의 인터페이스 블록(300)을 통하여 이루어진다.
이와 같이 구성된 종래의 리스크/디에스피 원칩 프로세서의 동작은, 리스크 프로세서(100)와 디에스피 프로세서(200)의 각각의 프로세서에 부여된 고유의 동작을 독립적으로 수행한다.
즉, 리스크 프로세서(100)는 시스템 제어 동작을 수행하고, 디에스피 프로세서(200)는 디지탈 신호 처리 동작을 수행하는 것이다.
먼저 리스크 프로세서(100)의 동작을 설명하면 다음과 같다.
외부 메모리(400)에는 리스크 프로세서(100)가 동작하는데 필요한 구동 프로그램이 저장되어 있으므로 회로 동작의 초기 상태에서 메모리 제어 블록(110)을 통하여 구동 프로그램을 다운 로드(down load)하여 리스크 프로세서(100)내의 기억 장치인 램(130)에 저장한다.
구동 프로그램이 램(130)에 저장된 다음 회로가 동작을 시작하면 리스크 코어(120)는 버스 라인(140)을 통하여 램(130)으로부터 필요한 프로그램 데이타를 제공받아 소정의 시스템 제어 동작을 수행하는 것이다.
다음으로 디에스피 프로세서(200)의 동작을 설명하면 다음과 같다.
디에스피 프로세서(200)의 동작도 상술한 리스크 프로세서(100)의 동작과 유사하게 이루어진다.
즉, 외부 메모리(500)는 디에스피 프로세서(200)가 동작하는데 필요한 구동 프로그램이 저장되어 있으므로 회로 동작의 초기 상태에서 메모리 제어 블록(210)을 통하여 구동 프로그램을 다운 로드하여 디에스피 프로세서(200) 내의 기억 장치인 램(230)에 저장한다.
구동 프로그램이 램(203)에 저장된 다음 회로가 동작을 시작하면 디에스프 코어(220)는 버스 라인(240)을 통하여 램(230)으로부터 필요한 프로그램 데이타를 제공받아 소정의 신호 처리 동작을 수행하는 것이다.
그러나 이와 같은 종래의 리스크/디에스피 원칩 프로세서는 리스크 프로세서를 위한 메모리 제어 블록과 디에스피 프로세서를 위한 또 다른 메모리 블록이 필요하므로, 이에 따른 전체적인 칩의 레이 아웃 면적이 커지는 문제가 있다.
따라서 본 발명은 단일의 메모리 제어 블록을 통하여 리스크 프로세서의 구동 프로그램과 디에스피 프로세서의 구동 프로그램이 입출력되도록 함으로써 칩의 레이 아웃 면적을 크게 감소시키는데 그 목적이 있다.
도 1 은 종래의 리스크/디에스피 원칩 회로의 블록도.
도 2 는 본 발명의 리스크/디에스피 원칩 회로의 블록도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 리스크 프로세서110, 210, 800 : 메모리 제어 블록
120 : 리스크 코어130, 230 : 램
140 : 버스 라인200 : 디에스피 프로세서
220 : 디에스피 코어400, 500, 700 : 외부 메모리
600 : 칩
이와 같은 목적의 본 발명은 외부 메모리에서 출력되는 리스크 구동 프로그램이 제 1 메모리 제어 장치를 통하여 제 1 내부 메모리에 입력되고 상기 제 1 내부 메모리에 입력된 상기 리스크 구동 프로그램을 제 1 버스 라인을 통하여 전달받아 동작하는 축약 명령어 처리 프로세서와, 상기 외부 메모리에서 출력되는 디에스피 구동 프로그램이 제 2 메모리 제어 장치를 통하여 제 2 내부 메모리에서 입력되고 상기 제 2 내부 메모리에 입력된 상기 디에스피 구동 프로그램을 제 2 버스 라인을 통하여 전달받아 동작하는 디에스피 프로세서를 포함하여 이루어지는 리스크/디에스피 원칩 프로세서에 있어서, 상기 리스크 프로세서에서 출력되는 소정의 제어 신호에 따라 온·오프 동작하여 턴 온되는 경우에는 상기 제 1 버스 라인과 상기 제 2 버스 라인 사이의 신호 전달 경로를 형성하고, 턴오프되는 경우에는 상기 제 1 버스 라인과 상기 제 2 버스 라인 사이의 신호 전달 경로를 차단하는 스위칭 수단과; 상기 외부 메모리에 저장된 리스크 구동 프로그램과 디에스피 구동 프로그램이 순차적으로 출력되도록 하여 상기 제 1 램과 상기 제 2 램에 순차적으로 다운 로드하는 단일화된 메모리 제어 장치를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 도 2를 참조하여 설명하면 다음과 같다.
도 2 는 본 발명의 리스크/디에스피 원칩 회로의 블록도이다.
칩(600)의 외부에 형성된 외부 메모리(700)가 리스크 프로세서(100)에 연결된다.
리스크 프로세서(100)에는 명령어 처리를 통하여 시스템을 제어하는 부분인 리스크 코어(120)와 기억 장치인 램(130)이 구비되어 있다.
이와 같은 리스크 코어(120)와 램(130) 사이의 신호 전달은 리스크 프로세서(100) 내에 형성된 버스 라인(140)을 통하여 이루어진다.
메모리 제어 블록(800)은 외부 메모리(700)에 어드레스를 출력하거나, 외부 메모리(700)와 데이타 및 제어 신호를 교환하며, 외부 메모리(700)에서 출력된 데이타를 버스 라인(140)에 전달하는 기능도 수행한다.
디에스피 프로세서(200)는 디지탈 신호를 처리하는 부분인 디에스피 코어(220)와 기억 장치인 램(230)이 구비되어 있다.
이와 같은 디에스피 코어(220)와 램(230) 사이의 신호 전달은 디에스피 프로세서(200) 내에 형성된 버스 라인(240)을 통하여 이루어진다.
상술한 리스크 프로세서(100)와 디에스피 프로세서(200) 사이의 신호 전달은 리스크 코어(120)와 디에스피 코어(220)를 연결하는 별도의 인터페이스 블록(300)을 통하여 이루어진다.
이와 같이 리스크 프로세서(100)와 디에스피 프로세서(200)에 각각 구비되어 있는 버스 라인(140)(240)은 스위칭 블록(310)을 통하여 상호 연결되며, 스위칭 블록(310)의 온·오프 동작은 리스크 코어(120)에서 출력되는 소정의 제어 신호에 따른다.
이와 같이 구성된 본 발명의 리스크/디에스피 원칩 프로세서의 동작은, 리스크 프로세서(100)와 디에스피 프로세서(200)에 부여된 고유의 동작을 독립적으로 수행한다.
외부 메모리(700)에는 리스크 프로세서(100)와 디에스피 프로세서(200)가 동작하는데 필요한 구동 프로그램이 모두 저장되어 있으므로, 회로 동작의 초기 상태에서 메모리 제어 블록(800)을 통하여 리스크 프로세서(100) 구동 프로그램을 다운 로드하여 리스크 프로세서(100)내의 기억 장치인 램(130)에 저장한다.
이때 리스크 프로세서(100)의 버스 라인(140)과 디에스피 프로세서(200)의 버스 라인(240)을 연결하는 스위칭 블록(310)은 리스크 코어(120)에서 출력되는 제어 신호에 의하여 턴 오프된다.
따라서 메모리 제어 블록(800)을 통하여 리스크 프로세서(100)의 버스 라인(140)에 전달된 구동 프로그램이 디에스피 프로세서(200)로 입력되지 않도록 한다.
구동 프로그램이 램(130)에 저장된 다음 회로가 동작을 시작하면 리스크 코어(120)는 버스 라인(140)을 통하여 램(130)으로부터 필요한 프로그램 데이타를 제공받아 소정의 시스템 제어 동작을 수행한다.
다음으로 리스크 코어(120)에서는 스위칭 블록(310)을 턴 온시켜서 리스크 프로세서(100)의 버스 라인(140)과 디에스피 프로세서(200)의 버스 라인(240)을 상호 연결한다.
이와 같은 상태에서 디에스피 코어(220)는 메모리 제어 블록(800)을 통하여 외부 메모리(700)에 저장되어 있는 디에스피 프로세서(200) 구동 프로그램을 다운로드 하여 램(230)에 저장한다.
디에스피 프로세서(200) 구동 프로그램의 다운 로드가 완료되면 리스크 코어(120)에서는 소정의 제어 신호를 출력하여 스위칭 블록(310)을 턴 오프시키고, 디에스피 코어(220)는 버스 라인(240)을 통하여 램(230)으로부터 필요한 프로그램 데이타를 제공받아 소정의 신호 처리 동작을 수행하는 것이다.
따라서 본 발명은 단일의 메모리 제어 블록을 통하여 리스크 프로세서의 구동 프로그램과 디에스피 프로세서의 구동 프로그램이 입출력되도록 함으로써 칩의 레이 아웃 면적을 크게 감소시키는 효과가 있다.
Claims (2)
- 외부 메모리에서 출력되는 리스크 구동 프로그램이 제 1 메모리 제어 장치를 통하여 제 1 내부 메모리에 입력되고 상기 제 1 내부 메모리에 입력된 상기 리스크(RISC) 구동 프로그램을 제 1 버스 라인을 통하여 전달받아 동작하는 축약 명령어 처리 프로세서와, 상기 외부 메모리에서 출력되는 디에스피(DSP) 구동 프로그램이 제 2 메모리 제어 장치를 통하여 제 2 내부 메모리에서 입력되고 상기 제 2 내부 메모리에 입력된 상기 디에스피 구동 프로그램을 제 2 버스 라인을 통하여 전달받아 동작하는 디에스피 프로세서를 포함하여 이루어지는 리스크/디에스피 원칩 프로세서에 있어서,상기 리스크 프로세서에서 출력되는 소정의 제어 신호에 따라 온·오프 동작하여 턴 온되는 경우에는 상기 제 1 버스 라인과 상기 제 2 버스 라인 사이의 신호 전달 경로를 형성하고, 턴오프되는 경우에는 상기 제 1 버스 라인과 상기 제 2 버스 라인 사이의 신호 전달 경로를 차단하는 스위칭 수단과;상기 외부 메모리에 저장된 리스크 구동 프로그램과 디에스피 구동 프로그램이 순차적으로 출력되도록 하여 상기 제 1 램과 상기 제 2 램에 순차적으로 다운 로드하는 단일화된 메모리 제어 장치를 포함하는 것이 특징인 리스크/디에스피 원칩 프로세서.
- 청구항 1 에 있어서,상기 스위칭 수단이, 리스크 구동 프로그램이 다운 로드될 때 턴 오프되어 상기 리스크 구동 프로그램이 디에스피 프로세서에 입력되지 않도록 하고, 디에스피 구동 프로그램이 다운 로드될 때 턴 온되어 다운 로드되는 상기 디에스피 구동 프로그램이 상기 제 2 램에 입력되도록 제어되는 것이 특징인 리스크/디에스피 원칩 프로세서.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970010260A KR19980074437A (ko) | 1997-03-25 | 1997-03-25 | 리스크/디에스피 원칩 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970010260A KR19980074437A (ko) | 1997-03-25 | 1997-03-25 | 리스크/디에스피 원칩 프로세서 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980074437A true KR19980074437A (ko) | 1998-11-05 |
Family
ID=65951371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970010260A KR19980074437A (ko) | 1997-03-25 | 1997-03-25 | 리스크/디에스피 원칩 프로세서 |
Country Status (1)
| Country | Link |
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| KR (1) | KR19980074437A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010079326A (ko) * | 2001-07-06 | 2001-08-22 | 한제섭 | 리스크 코아의 집적회로 |
-
1997
- 1997-03-25 KR KR1019970010260A patent/KR19980074437A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010079326A (ko) * | 2001-07-06 | 2001-08-22 | 한제섭 | 리스크 코아의 집적회로 |
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