KR19980071201A - 티타늄 실리사이드막을 가진 반도체 장치 제조 방법 - Google Patents

티타늄 실리사이드막을 가진 반도체 장치 제조 방법 Download PDF

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Abstract

실리콘 기판 상에 게이트 산화막과 인이 도핑된(doped) 다결정 실리콘막을 연속적으로 형성한다. 다결정 실리콘막 상에 비정질 티타늄 실리사이드막을 스퍼터링법에 의해서 형성한다. 급속 열 처리(RTP)를 이용하여 10초 내지 2분 범위 내의 기간 동안 700 내지 900℃ 범위 온도의 진공이나 비활성 가스 분위기에서 열 처리를 수행한다. 이 열 처리에 의해서, 비정질 티타늄 실리사이드에서 상전이가 일어나 결정화된 티타늄 실리사이드막을 얻을 수 있다. 이 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 포토리소그래피와 드라이 에칭을 사용하여 패턴화하여, 게이트 전극을 형성한다.

Description

티타늄 실리사이드막을 가진 반도체 장치 제조 방법
본 발명은 저저항 배선과 전극 등의 전기적 특성을 개선하는 티타늄 실리사이드막을 가진 반도체 장치의 제조 방법에 관한 것이다.
종래에는, 전극과 배선 등의 전기적 특성을 개선하기 위해서, 전극과 배선 등에 티타늄 실리사이드막을 형성하였고, 이에 의해서 저저항을 갖도록 제조하였다. 도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법의 공정 단계를 순차적으로 도시한 단면도이다. 보다 상세하게는, 도 1a 내지 도 1c는 MOS 트랜지스터의 게이트 전극의 제조 공정 단계를 도시한다.
먼저, 도 1a에 도시된 바와 같이, 300㎚ 두께를 가진 소자 분리 산화막(402)을 실리콘 기판(401)의 표면에 선택적으로 형성하여 소자 형성 영역(device fabricating region)을 결정한다. 8㎚ 두께를 가진 게이트 산화막(403)을 소자 형성 영역의 표면 상에 형성한 다음에, 인이 주입된 다결정 실리콘막(404)을 게이트 산화막(403)과 소자 분리 산화막(402)의 전면 상에 형성한다.
도 1b에 도시된 바와 같이, 티타늄 실리사이드 합금 타깃(target)을 이용한 스퍼터링법을 사용하여 티타늄 실리사이드막(405)을 다결정 실리콘막(404) 상에 형성한다.
도 1c에서는, 다결정 실리콘막(404)과 티타늄 실리사이드막(405)을 포토리소그래피(photolithography) 및 드라이 에칭(dry etching)에 의해서 패턴화하여 게이트 전극(406)을 선택적으로 형성한다.
그 다음에는, 절연막(도시 생략)을 게이트 전극(406)의 측면에 형성한 다음, 실리콘 기판(401)의 표면에 불순물을 선택적으로 주입시켜 불순물 주입층(도시 생략)을 형성한다. 이 불순물 주입층을 활성화시키기 위한 열 처리를 수행하고 소자 형성 영역 상의 절연막의 안정화를 위한 열 처리를 수행한다. 이들 열 처리는 고온에서 수행된다.
비정질막을 디실리사이드화하여 다결정 실리콘막과 티타늄 실리사이드막으로 구성되는 티타늄 폴리사이드막(polyside film)을 형성하는 경우, 실리콘 함유량이 많은 실리콘막을 사용한다. 이에 따라서, 실리사이드막의 수축을 억제할 수 있으므로 전극의 부피 수축을 억제할 수 있다. 그러나, 실리콘 함유량이 많은 이러한 실리사이드막을 사용할 때, 실리콘이 실리사이드막의 결정화 시에 과도하게 피착되어 전극의 저항을 변화시킨다.
즉, 티타늄 폴리사이드막을 원하는 형태로 패턴화한 후에 이 막을 결정화하면, 전극의 가장자리에서 실리콘이 석출되기 쉽고 다음 열 처리 공정에서 이 석출물이 더욱 커지게 된다. 이렇게 되면, 커진 석출물에 의해서 실리사이드막이 여러 부분들로 분단되어, 그 저항이 증가하게 된다.
종래의 반도체 장치의 제조 방법에서는, 게이트 전극을 형성하기 위해서 패턴화하는 단계 이후에, 절연막을 형성하는 단계, 열 처리를 수행하여 실리콘 기판의 표면에서 불순물 주입층을 활성화시키는 단계, 또는 열 처리를 수행하여 소자 형성 영역 상의 절연막을 안정화시키는 단계가 이어지게 되기 때문에, 열처리 전에 비정질이었던 티타늄 실리사이드막이 결정화된다.
패턴화한 후에 티타늄 실리사이드막을 결정화시킨다면, 게이트 전극의 폭이 변화되어, 결정화된 티타늄 실리사이드의 입자 직경이나 실리콘 석출물의 분포에 따라서 게이트 전극의 저항이 분산되게 된다. 특히, 반도체 장치의 집적화를 높이기 위해서 보다 전극의 폭을 좁히는 경우에는, 안정된 동작이 보장되는 반도체 장치를 높은 수율로 제조하는 것이 불가능하다. 따라서, 게이트 전극의 제조 후에 티타늄 실리사이드막을 결정화시키는 것은 반도체 장치의 제조 공정에서 매우 문제가 된다.
본 발명의 목적은 안정된 전기적 특성을 가진 반도체 장치를 높은 수율로 얻을 수 있는, 티타늄 실리사이드막을 가진 반도체 장치 제조 방법을 제공하는데 있다.
본 발명에 따른 티타늄 실리사이드막을 가진 반도체 장치 제조 방법은 반도체 기판 상에 절연막을 형성하는 단계를 포함한다. 다음에는, 이 절연막 상에 소정의 불순물이 도핑된 다결정 실리콘막을 형성한다. 그 다음, 이 다결정 실리콘막 상에 비정질 티타늄 실리사이드막을 형성한다. 그 후, 이 비정질 티타늄 실리사이드막에 열 처리를 수행하여 결정화된 티타늄 실리사이드막을 얻는다. 이 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 패턴화한다.
본 발명에서는, 비정질 티타늄 실리사이드막을 결정화하기 위한 열 처리 온도는 700 내지 900℃ 범위 내에 있고, 그 기간은 10초 내지 2분 범위 내에 있다. 비정질 티타늄 실리사이드막에 대한 열 처리는 급속 열 처리(rapid thermal process)나 노 어닐링법(furnace annealing method)에 의해서 수행될 수 있다.
본 발명에 따른 반도체 장치를 제조하는 다른 방법은, 400℃ 또는 그 보다 높은 기판 온도에서 다결정 실리콘막 상에 결정화된 티타늄 실리사이드막을 형성하는 단계와 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 패턴화하는 단계를 포함한다.
본 발명에 따른 반도체 장치를 제조하는 또 다른 방법은, 400℃ 또는 그 이상의 기판 온도에서 다결정 실리콘막 상에 결정화된 티타늄 실리사이드막을 형성하는 단계, 결정화된 티타늄 실리사이드막에 대해서 열 처리를 수행하는 단계; 및 열 처리가 수행된 결정화된 티타늄 실리사이드막과 다결정 실리콘막을 패턴화하는 단계를 포함한다.
비정질 티타늄 실리사이드막이나 결정화된 티타늄 실리사이드막을 형성하는 단계에서는, 이들 티타늄 실리사이드막들은 티타늄 실리사이드 합금으로 만들어진 타깃을 이용하는 스퍼터링에 의해서 형성될 수 있으며 이 타깃은 1 : 2.1 내지 1 : 2.5 범위의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 구성될 수 있다. 따라서, 1 : 2.1 내지 1 : 2.5 범위의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 구성된 티타늄 실리사이드막을 얻을 수 있다.
결정화된 티타늄 실리사이드막에 대한 열 처리 온도는 700 내지 900℃ 범위에서 설정될 수 있고, 열 처리 기간은 10초 내지 2분 범위 내에서 설정될 수 있다. 또한, 결정화된 티타늄막에 대한 열 처리는 급속 열 처리나 노 어닐닝법에 의해서 수행될 수 있다.
본 발명에서는, 티타늄 실리사이드막과 다결정 실리콘막을 패턴화하기 전에, 티타늄 실리사이드막을 결정화하기 때문에, 패턴화에 의해 게이트 전극 등을 형성한 후 기판 상에서 수행된 열 처리 단계에서 폴리실리콘 막 상의 Si 석출물이 더 크게 성장하는 것을 억제할 수 있어, 티타늄 실리사이드막의 저항 증가를 억제할 수 있다. 본 발명에서는, 이러한 방식으로, 다결정 실리콘막과 티타늄 실리사이드막으로 형성된 전극이나 배선의 패턴화 단계 후에, 티타늄 실리사이드막의 구조 변화로 인해 생기는 전극이나 배선의 폭 변화를 충분히 억제할 수 있으므로, 안정된 전기적 특성을 가진 전극이나 배선 등을 얻을 수 있고, 따라서 반도체 장치에서 보다 고속화된 동작을 실현할 수 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도.
도 3은 시트 저항과 TiSi2.4막 두께 사이의 관계를 도시한 그래프로, 세로 좌표 축은 시트 저항의 값을 나타내고 가로 좌표 축은 TiSi2.4막 두께의 값을 나타내는 도면.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
101, 201 : P형 실리콘 기판
102, 202 : 소자 분리 산화막
103, 203 : 게이트 산화막
104, 204 : 다결정 실리콘막
105a : 비정질 티타늄 실리사이드막
105b : 결정화된 티타늄 실리사이드막
106, 206 : 게이트 전극
이제, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
제1 실시예
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도이다. 도 2a에 도시된 바와 같이, 300㎚ 두께를 가진 소자 분리 산화막(102)을 P형 실리콘 기판(101)의 표면 상에 선택적으로 형성하는데, 이에 의해서 소자 형성 영역이 정해진다. 이 소자 형성 영역 상에 8㎚ 두께의 게이트 산화막(103)을 형성한 후에는, 게이트 산화막(103)과 소자 분리 산화막(102)의 전면 상에 약 50㎚ 두께로 인이 도핑된 다결정 실리콘막(104)을 형성한다.
도 2b에 도시된 바와 같이, 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 다결정 실리콘막(104) 상에 100㎚ 두께의 비정질 티타늄 실리사이드막(105a)을 형성한다. 이 스퍼터링의 조건은, 예를 들면, 스퍼터링 전력이 1 내지 5㎾의 범위 내에 있고 압력이 1 내지 20 mTorr의 범위 내에 있다.
그 후에는, 도 2c에 도시된 바와 같이, 급속 열 처리(RTP)를 이용하여 10초 내지 2 분 범위의 기간동안 700 내지 900℃ 범위의 온도로 진공이나 비활성 가스 분위기에서 열 처리를 수행한다. 이에 의해서, 비정질 티타늄 실리사이드막(105a)이 상전이(phase transition)를 일으켜 결정화된 티타늄 실리사이드막(105b)을 얻을 수 있다.
결정화된 티타늄 실리사이드막(105b)의 상은 C49나 C54 상이 될 수 있다. 열 처리로서는 노 어닐링법이 이용될 수 있다. 그 외에 열 처리 단계는 두개의 단계로 나누어질 수 있으며, C49 상을 형성한 후에 C54 상을 형성할 수도 있다.
도 2d에 도시된 바와 같이, 포토리소그래피와 드라이 에칭을 이용하여 결정화된 티타늄 실리사이드막(105b)과 다결정 실리콘막(104)을 원하는 형태로 패턴화하므로써 게이트 전극(106)을 제조한다.
본 예에서는, 티타늄 실리사이드막과 다결정 실리콘막을 게이트 전극의 형태로 패턴화하기 전에 티타늄 실리사이드막을 결정화하는 방법으로서 급속 열 처리법을 이용한다. 도 3은 시트 저항과 TiSi2.4막의 두께 사이의 관계를 도시한 그래프로서, 세로 좌표 축은 시트 저항의 값을 나타내고 가로 좌표 축은 TiSi2.4막의 두께의 값을 나타낸다. 도 3은 급속 열 처리가 수행되는 경우와 급속 열처리가 수행되지 않는 또 다른 경우의 두 경우에, 게이트 전극층으로서 0.3㎛의 폭을 가진 TiSi2.4막의 시트 저항을 측정하여 얻어진 결과이다. 실선으로 연결된 마크 ○은 RTP를 수행하지 않고 30분간 850℃에서 열 처리를 수행했을 때의 결과를 나타내고, 점선으로 마크 □은 RTP를 수행하지 않고 30분간 900℃에서 열 처리를 수행했을 때의 결과를 나타낸 것이다. 실선으로 연결된 마크 ●은 10초 동안 850℃에서 RTP를 수행한 후에 30분간 850℃에서 열 처리를 수행했을 때의 결과를 나타내고, 점선으로 연결된 ■은 10초 동안 850℃에서 RTP를 수행한 후에 30분간 900℃에서 열 처리를 수행했을 때의 결과를 나타낸 것이다.
도 3에 도시된 바와 같이, 티타늄 실리사이드막을 RTP로 결정화한 후에 열처리를 수행하는 경우에, 시트 저항은 그 열 처리 동안 온도의 영향을 거의 받지 않는다. 반면에, 티타늄 실리사이드막을 결정화하는 단계를 이용하지 않고 열처리를 수행하는 경우에는, 열 처리의 온도 변화에 따라서 시트 저항이 크게 변화한다.
따라서, 티타늄 실리사이드막을 결정화한 후 패턴화에 의해서 게이트 전극을 형성하는 경우, 다결정 실리콘막 상의 실리콘 석출물이 게이트 전극 형성 후에 수행되는 열 처리 단계에서 더 크게 성장되는 것을 억제할 수 있다. 이 경우, 전극 패턴의 치수는 실리콘의 결정 입자의 직경이나 실리콘 석출물의 분포 형태 어느 것에도 영향을 받지 않기 때문에, 전극을 형성한 후에 고온 열 처리 단계에서 티타늄 실리사이드막의 어떠한 구조적 변형도 거의 관찰되지 않으며, 안정된 전기적 특징을 가진 전극을 얻을 수 있다.
제2 실시예
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도이다. 도 4a에 도시된 바와 같이, P형 실리콘 기판(201)의 표면에 300㎚ 두께를 가진 소자 분리 산화막(202)을 선택적으로 형성하므로써 소자 형성 영역이 정해진다. 소자 형성 영역 상에 8㎚ 두께의 게이트 산화막(203)을 형성한 후, 게이트 산화막(203)과 소자 분리 산화막(202)의 전체 표면 상에 인이 도핑된 다결정 실리콘막(204)을 50㎚ 두께로 형성한다.
도 4b에 도시된 바와 같이, 1 : 2.1 내지 1 : 2.5 범위의 Ti : Si의 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 다결정 실리콘막(204) 상에 100㎚ 두께의 C49 상을 가진 결정화된 티타늄 실리사이드막(205)을 형성한다. 스퍼터링 조건은, 예를 들어 스퍼터링 전력은 1 내지 5㎾ 범위 내에 있고, 압력은 1 내지 20 mTorr 범위 내에 있으며, 기판 온도는 400 내지 600℃ 범위 내에 있다.
그 다음에는, 도 4c에 도시된 바와 같이, 결정화된 티타늄 실리사이드막(205)과 다결정 실리콘막(203)을 포토리소그래피와 드라이 에칭을 이용하여, 원하는 형태로 패턴화하여 게이트 전극(206)을 형성한다.
이러한 방식으로 반도체 장치를 제조하면, 다결정 실리콘막 상의 실리콘 석출물이 게이트 전극을 형성한 후에 수행되는 열처리 단계에서 더 크게 성장되는 것을 억제할 수 있다. 이 경우에, 전극 패턴의 치수가 실리콘의 결정 입자의 직경이나 석출된 실리콘들의 분포 형태 어느 것에도 영향을 받지 않기 때문에, 전극 형성 후 고온 열 처리 단계에서 티타늄 실리사이드막에서 어떠한 구조적 변형도 거의 관찰되지 않으며, 안정된 전기적 특성을 가진 전극을 얻을 수 있다.
제2 실시예에서는, 막 형성 중에 티타늄 실리사이드막을 결정화하기 때문에, 제1 실시예와 비교할 때 그 제조 과정이 보다 간단해질 수 있다.
제3 실시예
도 5a 내지 도 5c는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정 단계들을 순차적으로 도시한 단면도이다. 도 5a에 도시된 바와 같이, P형 실리콘 기판(301)의 표면에 300㎚ 두께를 가진 소자 분리 산화막(302)을 선택적으로 형성하므로써 소자 형성 영역이 정해진다. 이 소자 형성 영역 상에 8㎚ 두께의 게이트 산화막(303)을 형성한 후, 50㎚ 두께로 인이 도핑된 다결정 실리콘막(304)을 게이트 산화막(303)의 전면과 소자 분리 산화막(302) 상에 형성한다.
도 5b에 도시된 바와 같이, 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링 방법에 의해서 다결정 실리콘막(304) 상에 100㎚ 두께의 C49 상을 가진 C49 상 티타늄 실리사이드막(305b)을 형성한다. 그 스퍼터링 조건에서, 예를 들어 압력은 1 내지 20 mTorr 범위 내에 있고 기판의 온도는 400 내지 600℃ 범위 내에 있다.
그 다음에는, 도 5c에 도시된 바와 같이, 급속 열 처리에 의해서 10초 내지 2분 범위 내의 기간 동안 700 내지 900℃ 범위 내의 온도에서 열 처리를 수행한다. 이에 의해서 C49 상 티타늄 실리사이드막(305b)은 C54 상 티타늄 실리사이드막(305c)으로 상전이된다. 열 처리 방법으로 노 어닐링법이 사용될 수 있다.
또한, 도 5d에 도시된 바와 같이, C54 상 티타늄 실리사이드막(305c)과 다결정 실리콘막(304)을 포토리소그래피와 드라이 에칭을 이용하여 원하는 형태로 패턴화하여 게이트 전극(306)을 형성한다.
이러한 방식으로 반도체 장치를 제조하면, 다결정 실리콘막 상의 실리콘 석출물이 게이트 전극을 형성한 후에 수행되는 열 처리 단계에서 더 크게 성장되는 것을 억제할 수 있다. 이 경우에는, 전극 패턴의 치수는 실리콘의 결정 입자의 크기와 석출된 실리콘들의 분포 형태 어느 것에도 영향을 받지 않기 때문에, 전극 형성 후 고온 열 처리 단계에서 티타늄 실리사이드막에서의 구조적 변형이 거의 관찰되지 않으며, 안정된 전기적 특성을 갖는 전극을 얻을 수가 있다.
제3 실시예에서는, 막 형성 중에 티타늄 실리사이드막을 결정화한 다음, 결정화된 티타늄 실리사이드막에 대해서 열처리를 더 수행하므로, 이 막의 결함 밀도가 크게 감소되어 전기적 특성이 더욱 안정화될 수 있다.
상술된 제1 내지 제3 실시예에서는, 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 타깃을 사용한 스퍼터링 방법에 의해서 비정질 및 결정화된 티타늄 실리사이드막들을 형성하였다. 이에 의해서, 얻어진 막의 Ti : Si 조성비는 1 : 2.1 내지 1 : 2.5 범위 내에 있다. Si 대 Ti의 양의 비가 2.1보다 작다면, 티타늄 실리사이드막이 물리적으로 여러 부분들로 분단되어, 시트 저항의 분산이 생길 수도 있다. 반면에, Si 대 Ti의 양의 비가 2.5보다 크다면, 실리콘 석출물이 증가되어, 시트 저항의 분산이 생길 수도 있다. 따라서, 1 : 2.1 내지 1 : 2.5 범위 내의 Ti : Si 조성비를 가진 티타늄 알루미늄 합금으로 만들어진 타깃을 사용하는 스퍼터링법을 1 : 2.1 내지 1 : 2.5 범위 내의 Ti : Si 조성비를 가진 티타늄 실리사이드막을 형성하는데 이용할 수 있다.
게이트 전극을 형성하는 경우에 한정해서 상기의 실시예들을 설명하였지만, 다결정 실리콘막과 티타늄 실리사이드막으로 구성되고, 안정된 전기적 특성을 가진 배선 등도 이와 유사한 방식으로 형성한다.
본 발명에 따른 반도체 제조 방법에서 전극 폭에 의존하는 막 구조를 가진 실리사이드막을 형성한다. 본 발명은 고온 열 처리 공정에서의 실리사이드막의 구조 변화를 충분히 억제할 수 있어 높은 수율과 함께 안정된 동작을 얻을 수 있는 효과가 있다. 또한, 이에 의해서, 고속화된 집적 회로를 구현할 수 있다.

Claims (21)

  1. 티타늄 실리사이드막을 가진 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 소정 불순물이 도핑된 다결정 실리콘막을 형성하는 단계;
    상기 다결정 실리콘막 상에 비정질 티타늄 실리사이드막을 형성하는 단계;
    상기 비정질 티타늄 실리사이드막에 대해 열처리를 수행하여 결정화된 티타늄 실리사이드막을 얻는 단계; 및
    상기 결정화된 티타늄 실리사이드막과 상기 다결정 실리콘막을 패턴화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 비정질 티타늄 실리사이드막은 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 타깃은 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 비정질 티타늄 실리사이드막은 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 비정질 티타늄 실리사이드막을 결정화하는 열 처리 온도는 700 내지 900℃ 범위에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 열 처리 기간은 10초 내지 2분 범위 내에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 비정질 티타늄 실리사이드막에 대한 상기 열 처리는 급속 열 처리(rapid thermal process)에 의해서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 비정질 티타늄 실리사이드막에 대한 상기 열 처리는 노 어닐링법(furnace annealing method)에 의해서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 티타늄 실리사이드막을 가진 반도체 장치 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 소정 불순물이 도핑된 다결정 실리콘막을 형성하는 단계;
    400℃ 이상의 기판 온도에서 상기 다결정 실리콘막 상에 결정화된 티타늄 실리사이드막을 형성하는 단계; 및
    상기 결정화된 티타늄 실리사이드막과 상기 다결정 실리콘막을 패턴화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 결정화된 티타늄 실리사이드막은 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 타깃은 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제9항에 있어서, 상기 결정화된 티타늄 실리사이드막은 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 티타늄 실리사이드막을 가진 반도체 장치 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 소정 불순물이 도핑된 다결정 실리콘막을 형성하는 단계;
    400℃ 이상의 기판 온도에서 상기 다결정 실리콘막 상에 결정화된 실리사이드막을 형성하는 단계;
    상기 결정화된 티타늄 실리사이드막에 대해 열 처리를 수행하는 단계; 및
    상기 열 처리가 수행된 상기 결정화된 티타늄 실리사이드막과 상기 다결정 실리콘막을 패턴화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 결정화된 티타늄 실리사이드막은 티타늄 실리사이드 합금으로 만들어진 타깃을 사용하는 스퍼터링법에 의해서 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 타깃은 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 만들어진 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제13항에 있어서, 상기 결정화된 티타늄 실리사이드막은 1 : 2.1 내지 1 : 2.5의 Ti : Si 조성비를 가진 티타늄 실리사이드 합금으로 구성된 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제13항에 있어서, 상기 결정화된 티타늄 실리사이드막에 대한 상기 열 처리 온도는 700℃ 내지 900℃ 범위 내에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제13항에 있어서, 상기 열 처리 기간은 10초 내지 2분 범위 내에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제13항에 있어서, 상기 결정화된 티타늄 실리사이드막에 대한 상기 열처리는 급속 열 처리에 의해서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제13항에 있어서, 상기 결정화된 티타늄 실리사이드막에 대한 상기 열 처리는 노 어닐닝법에 의해서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제13항에 있어서, 상기 결정화된 티타늄 실리사이드막은 C49의 상을 갖고, 상기 열 처리가 수행된 상기 결정화된 티타늄 실리사이드막은 C54 상을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
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