KR19980056130A - 에피택셜 성장시의 패턴 변형 방지 방법 - Google Patents

Abstract

에피택셜 성장시에 에피층의 패턴 변형을 방지할 수 있는 변형 방지 방법에 관하여 개시한다. 이를 위하여 본 발명은, 반도체 기판 상에 얼라인 마크를 갖는 매몰층을 형성하고 에피(Epi) 성장방지막을 형성하는 단계와, 에피(Epi) 성장방지막을 패터닝하여 에피(epi) 성장이 되는 영역만을 노출시키는 단계와, 상기 패터닝된 결과물의 전면에 에피 성장 공정을 진행하는 단계와, 에피 성장 공정이 진행된 반도체 기판에 단차가 있는 영역을 식각하는 단계와, 단차가 있는 영역이 식각된 반도체 기판에 에피(epi) 성장방지막을 제거하는 단계를 구비하는 것을 특징으로 하는 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법을 제공한다.

Description

에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법

본 발명은 반도체 장치 제조 공정의 에피택셜(epitaxial) 성장에 관한 것으로, 특히 에피택셜 성장시에 에피층의 패턴 변형을 방지할 수 있는 패턴 변형 방지 방법에 관한 것이다.

반도체 제조 공정에서 에피택셜 공정(epitaxial process, 에피 공정이라고도 함)이란 실리콘 웨이퍼 상에 미세 패턴을 제작하기 위하여 임의 불순물 농도를 갖는 단결정막을 격자 결합 방식으로 성장시켜 원하는 소자 특성을 이루도록 하는 공정이다.

기존의 반도체 제조 기술에서 응용되는 실리콘 단결정의 에피택셜 성장 공정은 평탄화된 실리콘 웨이퍼 상에 실리콘 단결정층을 성장시키거나, 매몰층을 형성한 다음에 실리콘 단결정층을 형성하는 방법이 주로 사용되었다.

도 1 및 도 2는 종래기술에 의한 에피택셜 성장방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(1) 상에 매몰층(3)을 형성하였을 때의 단면도이다. 이때, 웨이퍼의 위치 정합용 패턴인 얼라인 키(align Key, 5)가 웨이퍼의 소정 영역에 위치하게 되는데, 상기 얼라인 키(5)로 인하여 반도체 기판 상에 단차를 형성하게 된다.

도 2를 참조하면, 상기 얼라인 키(5)에 의하여 단차가 형성된 반도체 기판의 전면에 실리콘 단결정층(7)을 에피택셜 방식으로 형성하였을 때의 단면도이다. 여기서, 얼라인 키(5)에 의하여 단차가 형성된 영역에 다시 실리콘 단결정층(7)이 적층되어서 표면의 단차를 형성하고, 이러한 단차는 후속 공정에서 웨이퍼의 위치 정합시에 정확한 얼라인을 할 수 없게 만들어서 얼라인의 오차를 유발한다.

본 발명이 이루고자 하는 기술적 과제는 매몰층을 형성하고 수행하는 에피택셜 성정 공정에서 위치 정합용 얼라인 키의 단차를 억제하여 후속 공정에서 패턴의 변형을 방지할 수 있는 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법을 제공하는데 있다.

도 1 및 도 2는 종래기술에 의한 에피택셜 성장 방법을 설명하기 위하여 도시한 단면도들이다.

도 3 내지 도 6은 본 발명에 의한 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법을 설명하기 위하여 도시한 단면도들이다.

* 도면의 주요 부호에 대한 설명 *

100: 반도체 기판,102: 매몰층,

104: 얼라인, 버니아 키,106: 에피 성장방지막,

108: 실리콘 단결절층.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 얼라인 마크를 갖는 매몰층을 형성하고 에피(Epi) 성장방지막을 형성하는 단계와, 상기 에피(Epi) 성장방지막을 패터닝하여 에피(epi) 성장이 되는 영역만을 노출시키는 단계와, 상기 패터닝된 결과물의 전면에 에피 성장 공정을 진행하는 단계와, 상기 에피 성장 공정이 진행된 반도체 기판에 단차가 있는 영역을 식각하는 단계와, 상기 단차가 있는 영역이 식각된 반도체 기판에 에피(epi) 성장방지막을 제거하는 단계를 구비하는 것을 특징으로 하는 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 에피(epi) 성장방지막은 산화막을 사용하여 형성하는 것이 적합하다.

본 발명에 따르면, 매몰층을 형성하고 수행하는 에피택셜 성정 공정에서 위치정합용 얼라인 키의 단차를 억제하여 후속공정에서 패턴의 변형을 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 3 내지 도 6은 본 발명에 의한 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법을 설명하기 위하여 도시한 단면도들이다.

도 3을 참조하면, 반도체 기판(100)에 단차가 있는 얼라인 키(104) 또는 버니아 키(Vernier, 104)가 있는 매몰층(102)을 형성하고, 상기 매몰층(102)의 상부에 에피 성장방지막(106)을 형성하기 위한 절연막, 예컨대 산화막을 적층하고 패터닝을 진행하여 에피 성장방지막(106)을 형성한다.

도 4는 상기 에피 성장방지막(106)이 형성된 결과물의 전면에 에피택셜 공정을 진행하여 에피 성장층, 예컨대, 실리콘 단결정층(108)을 형성하였을 때의 단면도이다. 여기서, 에피 성장방지막(106)의 상부에는 이론상으로 실리콘 단결정층(108)이 형성되지 않아야 하지만, 실제로 다결정의 폴리실리콘을 재질로 실리콘 단결정층(108)을 형성하면 에피 성장방지막(106)의 상부에도 약각의 실리콘 단결정층(108)이 그림과 같이 형성되게 된다.

도 5는 상기 에피 성장방지막(106)의 상부에 적층된 실리콘 단결정층(108)을 에치백(etchback)과 같은 식각공정을 통하여 에피 성장방지막(106)이 드러날 때까지 반도체 기판의 표면을 평탄화 시킨다.

도 6은 상기 평탄화된 반도체 기판에 습식식각을 진행하여 산화막으로 구성된 에피 성장방지막(106)을 제거함으로써 에피택셜(epitaxial) 성장시의 얼라인 키(104)의 모양 및 단차를 그대로 유지할 수 있는 에피택셜 형성 공정을 완료한다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, 매몰층을 형성하고 수행하는 에피택셜 성정 공정에서 얼라인 키의 단차를 억제하여 후속공정에서 패턴의 변형을 방지할 수 있는 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법을 구현할 수 있다.

Claims (2)

1. 반도체 기판 상에 얼라인 마크를 갖는 매몰층을 형성하고 에피(Epi) 성장방지막을 형성하는 단계;

   상기 에피(Epi) 성장방지막을 패터닝하여 에피(epi) 성장이 되는 영역만을 노출시키는 단계;

   상기 패터닝된 결과물의 전면에 에피 성장 공정을 진행하는 단계;

   상기 에피 성장 공정이 진행된 반도체 기판에 단차가 있는 영역을 식각하는 단계; 및

   상기 단차가 있는 영역이 식각된 반도체 기판에 에피(epi) 성장방지막을 제거하는 단계를 구비하는 것을 특징으로 하는 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법.
2. 제1항에 있어서, 상기 에피(epi) 성장방지막은 산화막을 사용하여 형성하는 것을 특징으로 에피택셜(epitaxial) 성장시의 패턴 변형 방지 방법.