KR19980055950A - 반도체 소자의 유전체막 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 유전체막 형성방법에 관한 것으로, 열 산화막(thermal oxide)과 화학기상증착(CVD) 산화막을 조합하여 유전체막(dielectric)을 형성한 후에 N₂O 개스를 사용한 후속 어닐링(annealing)공정을 실시하여 유전체막의 유전 특성을 향상시킬 수 있는 반도체 소자의 유전체막 형성방법에 관하여 기술된다.

Description

반도체 소자의 유전체막 형성방법

본 발명은 반도체 소자의 유전체막 형성방법에 관한 것으로, 특히 열산화막(thermal oxide)과 화학기상증착(CVD) 산화막을 조합하여 유전체막(dielectric)을 형성한 후에 N₂O 개스를 사용한 후속 어닐링(annealing)공정을 실시하여 유전체 막의 유전 특성을 향상시킬 수 있는 반도체 소자의 유전체막 형성방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 MOS 구조에서 게이트 유전체막의 두께는 점점 감소하게 되는데, 이때 신뢰성 즉 수명의 감소도 수반되게 된다. 즉 열산화막 형성시 기판에 기인한 산화막 결함(defect)에 의하여 핀 홀(pin hole)이나 미세 구멍(micropore) 등의 미세 결함이 존재하게 된다. 이를 해결하기 위하여, 열산화막위에 CVD 산화막을 증착하여 핀 홀이나 미세 구멍을 보완하도록 하는 방법을 사용한다. 그러나 이 방법은 CVD 산화막의 구조적 문제 때문에 전하 트랩(CHARGE TRAP)이 많이 존재하여 게이트 유전체막의 신뢰성을 저하시킨다. 이를 개선하기 위하여 CVD 산화막을 증착한 후에 N₂개스를 사용한 어닐링 공정이나 진공 어닐링(vacuum annealing)공정을 실시하고 있다. 그러나 이 두 종류의 어닐링 공정에 의해서는 양질의 박막을 얻기 어려워 고온의 장시간 어닐링공정이 필요한 실정이지만 CVD 장비의 한계 때문에 별도의 고온 어닐링 장비를 사용하여야 하며, 이 경우 부수적 장비가 필요하고, 공정이 추가되며, 웨이퍼의 외부 노출에 의한 오염 등의 단점이 있다.

따라서, 본 발명은 열 산화막과 CVD 산화막을 조합하여 유전체막을 형성한 후에 N₂O 개스를 사용한 후속 어닐링(post annealing) 공정을 실시하여 유전체막의 막질을 개선시킬 수 있는 반도체 소자의 유전체막 형성방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명은 반도체 소자의 유전체막 형성방법에 있어서, 열산화공정으로 열산화막을 형성하고, 상기 열산화막 위에 CVD 산화막을 증착한 후에 N₂O 어닐링 공정을 실시하는 것을 특징으로 한다.

도 1은 열산화공정으로 열산화막을 형성하는 방법을 나타낸 공정도.

도 2는 도 1의 열산화막위에 화학기상증착법으로 CVD산화막을 형성하는 방법을 나타낸 공정도.

도 3은 도 2의 공정을 개선한 것을 나타낸 공정도.

도 4는 각각 다른 조건으로 형성된 게이트 유전체막의 특성 평가 그래프.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1은 열산화공정으로 게이트 유전체막을 형성하는 방법을 나타낸 공정도이다. 이를 간단히 설명하면 다음과 같다. 약 650℃ 온도의 반응로에 웨이퍼를 로딩(loading)시킨 후, 질소 퍼지(purge) 공정을 거쳐 반응로 내부를 오염으로부터 방지한다. 이후에 약 5℃/min의 온도 기울기로 산화온도까지 서서히 온도를 상승시킨다. 온도를 상승시키면서 미량의 순수 산소를 흘려주면 산화막의 평평도를 증가시킬 뿐만 아니라 공정조건에 따라 포함시킨 불순물들이 밖으로 나와 결함이나 파티클(particle)을 발생시키는 것도 막을 수 있어 일반적으로 많이 사용되고 있다. 산화(oxidation)온도는 게이트의 수명을 향상시키기 위하여 점점 낮아지는 추세인데, 일반적으로 약 800℃ 정도에서 진행되게 된다. 산화 개스는 순수한 산소를 사용할 경우도 있고(건식 산화), 산소와 수소를 섞어 수소를 산화시켜 수분을 생성하여 산소와 수분을 같이 흘려주어 산화속도를 증가시키는 방법(습식 산화)을 쓸 수도 있다. 산화공정이 다 끝나면 산화 개스를 제거하기 위하여 질소 퍼지 공정을 거치며, 이후에 어닐링 공정을 위하여 온도를 상승시킨다. 이때 어닐링 온도는 약 900℃에서 20분 정도가 적당한데 너무 오래 진행하면 어닐링 효과보다는 고온 열공정에 의한 결함발생에 의하여 수명이 감소하게 된다. 어닐링 공정이 끝난후 약 3℃/min의 온도 기울기로 온도를 800℃ 이하로 낮추어 웨이퍼를 언로딩 시킨다.

도 2는 도 1에서의 열산화공정에 의하여 형성된 열산화막위에 화학기상증착(CVD)법으로 상부 산화막(top oxide)을 증착하는 단계로서 HTO(High Temperature Oxide)를 이용하는 방법을 나타낸 공정도이다. 이를 간단히 설명하면 다음과 같다. 약 400℃ 온도의 반응로에 웨이퍼를 로딩시킨 후 진공 퍼지(vacuum purge) 공정을 거쳐 반응로 내부를 오염으로부터 방지한다. 이후에 약 5℃/min의 온도 기울기로 약 750~850℃의 증착온도까지 서서히 온도를 상승시킨다. 증착온도가 되면 약 5분 정도의 온도 안정화시간을 거치고 개스 라인(gas line) 및 반응로 내부를 깨끗이 하기 위한 퍼지 공정을 거친후 N₂O 개스를 먼저 흘려준다. 이후에 DCS(dicholosilane) 개스를 흘려준다. 이 증착(deposition) 공정에 의하여 HTO가 증착되며 증착이 완료되면 잔존 개스들을 제거하기 위한 퍼지 단계를 거치고 대기압 상태를 유지하기 위한 백-필(back-fill) 단계를 거치게 된다. 약 3℃/min 의 온도 기울기로 온도를 400℃ 이하로 낮추어 웨이퍼를 언로딩 시킨다.

도 3은 열산화막과 CVD 산화막을 조합하여 만든 게이트 유전체막을 형성함에 있어서, 도 1의 공정에 의해 열산화막을 형성한 후 도 2의 공정으로 CVD 산화막 증착시 증착 단계후에의 퍼지 단계에서 N₂O 개스를 흘려주므로써 N₂O 어닐링공정을 진행하는 것을 특징으로 하는 공정 흐름도이다. 웨이퍼 로딩과 공정 온도까지의 온도 상승은 도 2에서 전술한 바와같고, CVD 산화막을 증착한 후 N₂O 어닐링 과정을 거치는 것이 본 발명의 특징이다. N₂O 는 약 800℃의 고온에서 O₂와 NO로 분해되고, 이때 발생한 O₂는 산화를 일으키는 기체가 되어 CVD방법으로 증착한 HTO 박막의 막질을 개선하여 전하 트랩 장소(charge trap site)를 감소시키는 역할을 하게 되고, NO는 실리콘 기판과 열산화막 사이의 계면에 존재하여 각 층의 결정상수 차이에 의한 스트레인(strain)을 방지하는 역할을 하게 된다. N₂O 개스 어닐링공정은 750~850℃의 온도와 10mTorr~100Torr의 압력에서 이루어지며, 이때 N₂O 개스의 플로우(flow)는 0.1~10L/min으로 한다.

도 4는 HTO 박막 증착 직후, 어닐링공정을 실시하지 않은 경우와 N₂개스를 사용하여 어닐링공정을 실시한 경우, 그리고 N₂O 개스를 사용하여 어닐링공정을 실시한 경우에 대해 게이트 산화막의 특성 평가 항목으로 사용되고 있는 CCST(constant current stress test)의 결과를 나타낸 것이다. CCST 측정은 MOS 캐패시터 구조를 형성한 후, 게이트 전극에 일정한 전류를 가하여 게이트 유전체막의 절연성이 없어지는 시점(절연파괴시간-time to breakdown)을 구하여 게이트 유전체막의 특성을 평가하는 방법으로서, 일반적으로 열연파괴시간이 길수록 게이트 유전체막의 전기적 스트레스(electrical stress)에 대한 저항성이 크고, 따라서 특성 또한 우수한 것으로 판단할 수 있다. 도 4에 도시된 바와 같이 N₂O 어닐닝 공정을 실시한 경우가 그 전기적 특성이 가장 우수함을 알 수 있다.

상기한 바와같이, 본 발명의 유전체막 형성방법은 먼저 도 1의 공정으로 실리콘 기판에 열산화막을 형성하고, 도 3의 공정으로 열산화막위에 CVD 산화막을 형성한다. 즉, 본 발명의 유전체막은 열산화막과 CVD 산화막의 조합으로 이루어지며, 이때 CVD 산화막의 두께는 본 발명의 유전체막의 두께에 대하여 약 50% 이하의 두께로 형성한다.

상술한 바와 같이 본 발명은 열산화막과 CVD 산화막을 조합하여 유전체막을 형성할 때 열산화막에서 생기는 핀 홀 등의 산화막 결함 발생을 CVD 산화막으로 보완하고, 또한 CVD 산화막의 치밀하지 못한 구조에서 오는 산화막 특성의 저하를 N₂O 어닐링공정으로 보완하므로써, 소자의 집적도가 증가함에 따라 수반되는 유전체막의 결함에 의한 수율저하를 방지할 수 있다.

전술한 본 발명의 실시예는 게이트 유전체막을 예로서 설명하였지만, 비휘발성 메모리 소자의 터널링 유전체막 형성공정에도 본 발명의 원리를 적용할 수 있다.

Claims (3)

1. 반도체 소자의 유전체막 형성방법에 있어서,

   열산화공정으로 열산화막을 형성하고, 상기 열산화막위에 CVD 산화막을 증착한 후에 N₂O 어닐링 공정을 실시하는 것을 특징으로 하는 반도체 소자의 유전체막 형성방법.
2. 제 1 항에 있어서,

   상기 N₂O 어닐링공정은 750~850℃의 온도와 10mTorr~100Torr의 압력에서 이루어지는 것을 특징으로 하는 반도체 소자의 유전체막 형성방법.
3. 제 1 항에 있어서,

   상기 N₂O 어닐링공정에서 N₂O 개스의 플로우는 0.1~10L/min으로 하는 것을 특징으로 하는 반도체 소자의 유전체막 형성방법.