KR19980055931A - 반도체 소자의 전하저장 전극 마스크 및 이를 이용한 전하 저장전극 형성방법 - Google Patents

Abstract

전하 저장전극 형성에 있어서 사진공정시 주변회로 지역에서 발생하는 빛의 산란을 막고 메모리 지역과 주변회로 지역과의 단차를 줄이기 위하여 마스크의 주변부에 가드링(Guard Ring)을 형성한다. 그 결과 사진공정시 주변회로 지역에서 발생하는 빛의 산란으로 인한 패턴 감소(Pattern Degradation)를 방지하고 주변회로지역에 형성하는 폴리실리콘 패턴에 의해 단차를 줄이게 되어 다음 공정을 용이하게 할 수 있다.

Description

반도체 소자의 전하저장 전극 마스크 및 이를 이용한 전하 저장전극 형성방법

본 발명은 반도체 소자의 전하저장 전극 마스크 및 이를 이용한 전하 저장전극 형성방법에 관한 것으로, 특히 사진공정시 사용하는 마스크에 가드링(Guard Ring)을 형성하여 빛의 산란으로 인한 패턴 감소(Pattern Degradation)를 방지하고 실리콘기판에 단차를 줄여 후속 공정과정을 용이하게 하는 반도체 소자의 전하저장전극 마스크 및 전하 저장전극 형성방법에 관한 것이다.

도 1A 및 도 1B는 종래 전하 저장전극용 마스크를 설명하기 위한 소자의 평면도 및 단면도이다.

도 1A는 종래 반도체 소자의 전하 저장전극용 마스크로서 빛이 투과되는 기판(2)에 패턴(1)이 형성된 상태의 평면도이다. 이때 메모리지역은 패턴이 형성되어 있으며 주변회로 지역에는 패턴이 형성되어 있지 않다.

도 1B는 도 1A의 선 A-A 까지를 절취한 상태의 단면도이다.

도2에 도시된 바와 같이 접합영역(4)이 형성되어 있는 실리콘기판(3)상에 절연막(5)을 형성한 후 접합영역(4)이 노출되도록 상기 절연막(5)의 일부를 식각하여 콘택 홀(Contact Hole)을 형성한다. 상기 실리콘기판(3) 전체 상부면에 폴리실리콘층을 형성한후 도 1A에 도시된 전하 저장전극용 마스크를 이용하여 사진공정 및 식각공정에 의해 패터닝된 폴리실리콘층(6)을 형성한다. 그런 후 전체 상부면에 제 2 산화막(7)을 형성한다. 이때 상기 전하 저장전극용 마스크를 사용하여 감광막(도시않됨)을 노광할 때 주변회로지역에서 산란되는 빛으로 인해 패턴 감소(Pattern Degradation) 현상이 발생한다. 또한 주변회로 영역에는 패턴이 형성되지 않으므로 메모리 지역과 단차(8)가 형성된다. 상기 단차는 후속 공정인 금속층 형성에 있어서 스텝 커버리지(Step Coverage)를 저하 시키게 된다.

따라서 본 발명은 노광시 빛의 산란에 의한 패턴감소와 단차에 의한 스텝 커버리지의 저하를 방지하기 위하여 전하 저장전극용 마스크에 가드 링(Guard Ring)을 형성하여 주변회로영역에도 폴리실리콘 더미 패턴이 형성되게 하므로써 상기 문제점들을 해소할 수 있는 반도체 소자의 마스크 및 전하 저장전극 형성방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 전하 저장전극용 마스크는 빛이 투과할 수 있는 기판과, 상기 기판에 등간격으로 형성되는 다수의 빛 차단영역과, 상기 빛 차단 영역 전체 외곽부에 형성되며 반도체 소자의 주변회로지역과 대응하는 더미 1 패턴으로 구성된 것을 특징으로 한다.

상기 본 발명에 따른 마스크를 이용한 전하 저장전극 형성방법은 접합영역이 형성된 실리콘기판상에 절연막을 형성하는 단계와, 상기 접합영역이 노출되도록 상기 절연막의 일부를 식각하는 단계와, 전체 상부면에 폴리실리콘층을 형성하는 단계와, 빛 차단영역과 상기 실리콘기판상의 주변회로영역과 대응하는 위치에 가드링이 형성된 마스크를 이용한 사진공정 및 식각공정에 의해 상기 폴리실리콘층을 패턴화하여 서로 이격된 제 1 및 제 2 패턴이 형성되도록 하는 단계로 이루어진 것을 특징으로 한다.

도 1A 및 도 1B는 종래 전하저장전극용 마스크의 평면도 및 단면도.

도 2는 종래 반도체 소자의 전하저장전극 형성방법을 설명하기 위한 단면도.

도 3A 및 도 3B는 본 발명에 따른 전하저장전극용 마스크의 평면도 및 단면도.

도 4는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 및 11 : 패턴2 및 12 : 마스크 기판

13 : 가드링3 및 14 : 실리콘기판

4 및 15 : 접합영역5 및 16 : 제 1 절연막

6 및 17 : 제 1 폴리실리콘 패턴18 : 제 2 폴리실리콘 패턴

7 및 19 : 제 2 절연막8 : 단차

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3A 및 도 3B는 본 발명에 따른 전하 저장전극용 마스크를 설명하기 위한 도면이다.

도 3A는 빛이 투과될 수 있는 기판(12)에 패턴(11)이 형성되어 있고 메모리 지역과 주변회로지역 사이에 1.0㎛ 두께의 가드 링(13)이 형성된 평면도이다.

도 3B는 도 3A의 선 B-B까지 절취한 단면도이다.

도 4는 도 3A에 도시된 전하 저장전극용 마스크를 이용하여 전하 저장전극을 형성한 단면도로서 접합영역(15)이 형성되어 있는 실리콘기판(14)상에 절연막(16)을 형성한 후 접합영역(15)이 노출되도록 상기 절연막(16)의 일부를 식각하여 콘택홀을 형성한다. 그후 상기 실리콘기판(14) 전체 상부면에 폴리실리콘층을 형성한 후 도 3A에 도시된 전하 저장전극용 마스크로 사진공정 및 식각공정을 실시하여 메모리지역 및 주변회로지역에 제1 폴리실리콘패턴(17) 및 제 2 폴리실리콘패턴(18)을 형성한다. 그런 후 전체 상부면에 제 2 산화막(19)을 형성한다. 이때 상기 마스크로 노광시 상기 마스크 경계부에 형성된 가드 링이 주변회로지역의 산화막에서 발생하는 빛이 산란을 막으므로 인하여 패턴 감소를 방지할 수 있다. 또한 주변회로 지역에 형성된 제 2 폴리실리콘패턴(18)이 단차를 완화시켜 후속공정시 스텝 커버리지를 향상시킨다.

상술한 바와 같이 전하 저장전극 형성시 노광공정에서 빛의 산란으로 인한 폴리실리콘 패턴의 감소와 메모리지역과 주변회로지역 간의 단차를 완화하기 위하여 전하 저장전극용 마스크의 경계부에 가드링을 형성하므로써 스텝 커버리지를 향상시키고 금속의 디닝(Thinning)현상을 줄일 수 있는 효과가 있다.

Claims (4)

1. 빛이 투과할 수 있는 기판과,

   상기 기판에 등간격으로 형성되는 다수의 빛 차단영역과,

   상기 빛 차단 영역 전체 외곽부에 형성되며 반도체 소자의 주변회로지역과 대응하는 더미 패턴으로 구성된 것을 특징으로 하는 반도체 소자의 전하 저장전극 마스크.
2. 제 1 항에 있어서, 상기 더미 패턴의 폭은 1.0㎛인 것을 특징으로 하는 반도체 소자의 전하 저장전극 마스크.
3. 접합영역이 형성된 실리콘기판상에 절연막을 형성하는 단계와,

   상기 접합영역이 노출되도록 상기 절연막의 일부를 식각하는 단계와,

   전체 상부면에 폴리실리콘층을 형성하는 단계와,

   빛 차단영역과 상기 실리콘기판상의 주변회로영역과 대응하는 위치에 가드링이 형성된 마스크를 이용한 사진공정 및 식각공정에 의해 상기 폴리실리콘층을 패턴화하여 서로 이격된 제 1 및 제 2 패턴이 형성되도록 하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
4. 제 3 항에 있어서,

   상기 마스크에 형성된 가드링은 1.0㎛의 두께인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.