KR19980055740A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 제 1 폴리실리콘층 마스크를 이용하여 제 1 폴리실리콘층을 소정두께 식각한 후 산화공정을 실시하여 산화막을 형성하고, 제 2 폴리실리콘층 형성후 자기정합 식각 방법으로 패터닝하여 액티브 영역의 손상 및 필드 산화막 상에 제 1 폴리실리콘층의 잔류물을 방지하며 또한 필드 산화막의 손실을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 플래쉬 메모리에서 비트라인 액티브 영역의 손상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 제 1 폴리실리콘층으로 이루어지는 플로팅 게이트와 제 2 폴리실리콘층으로 이루어지는 컨트롤 게이트와 제 3 폴리실리콘층으로 이루어지는 셀렉트 게이트로 구성되며, 상기 플로팅 게이트와 컨트롤 게이트 및 셀렉트 게이트는 자기정합 식각방법에 의해 형성된다. 상기 자기정합 식각방법이 실시될 때 도 2a 내지 2d에 도시된 바와같이 난드(NAND)형 플래쉬 메모리 셀에서는 비트라인 액티브 영역에 손상을 주게되고, 노어(AND)형 플래쉬 메모리 셀에서는 소스라인 영역에 손상을 주게 된다. 도 1은 일반적인 플래쉬 메모리 셀의 레이아웃도로서, 도 2a 내지 2d를 참조하여 반도체 소자의 제조방법을 설명하면 다음과 같다. 도 2a는 필드 산화막(2)이 형성된 실리콘 기판(1)의 전체 상부면에 터널 산화막(3)과 제 1 폴리실리콘층(4)과 유전체 막을 이루는 하부 산화막(5A) 및 질화막(5B)을 순차적으로 형성한 후 제 1 폴리실리콘층 마스크(M1)를 이용하여 질화막(5B), 하부 산화막(5A), 제 1 폴리실리콘층(4) 및 터널 산화막(3)을 순차적으로 식각한 상태를 도시한다. 도 2b는 실리콘 기판(1)의 전체 상부면에 불순물 이온을 주입한 상태를 도시하며 도 2c는 실리콘 기판(1)의 전체 상부면에 산화공정을 실시한 후 실리콘 기판(1)의 전체 상부면에 제 2 폴리실리콘층(8)을 형성한 상태를 도시한다. 상기 산화공정에 의해 액티브 영역 및 제 1 폴리실리콘층(4)의 측벽에 산화막(7)이 형성되고, 질화막(5B) 상에 상부 산화막(5C)이 형성되어 상부 산화막(5C), 질화막(5B) 및 하부 산화막(5A)으로 이루어지는 유전체막(5)이 완성된다.
도 2d는 제 2 폴리실리콘층 마스크(M2)를 이용하여 자기정합 식각방법으로 제 2 폴리실리콘층(8), 유전체막(5) 및 제 1 폴리실리콘층(4)을 패터닝한 상태를 도시한다.
이때, 액티브 영역과 필드 산화막(2)의 경계면에는 이온주입이 제대로 이루어지지 않아서 화살표 A로 도시된 바와같은 손상영역이 발생되고, 필드 산화막(2)의 일측 상부에는 화살표 B로 도시된 바와같은 산화막 잔류물이 발생된다. 이는 제 3 폴리실리콘층 형성후 단차로 인하여 식각을 어렵게 한다.
따라서 본 발명은 제 1 폴리실리콘층 마스크를 이용하여 제 1 폴리실리콘층을 소정두께 식각한 후 산화공정을 실시하여 산화막을 형성하고, 제 2 폴리실리콘층 형성후 자기정합 식각 방법으로 패터닝하여 액티브 영역의 손상 및 필드 산화막 상에 산화막의 잔류물이 남지 않도록 할 수 있는 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 필드 산화막이 형성된 실리콘 기판의 전체 상부면에 터널 산화막과 제 1 폴리실리콘층과 유전체 막을 이루는 하부 산화막 및 질화막을 순차적으로 형성하는 단계와; 제 1 폴리실리콘층 마스크를 이용하여 질화막, 하부 산화막 및 제 1 폴리실리콘층을 순차적으로 패터닝 하는 단계와; 실리콘 기판의 전체 상부면에 산화공정을 실시하여 소정두께 식각된 제 1 폴리실리콘층을 산화막으로 변화시키고 질화막 상에 상부 산화막을 형성하여 유전체막을 완성하는 단계와; 실리콘 기판의 전체 상부면에 제 2 폴리실리콘층을 형성하는 단계와; 제 2 폴리실리콘층 마스크를 이용한 자기정합 식각방법으로 제 2 폴리실리콘층, 유전체막, 산화막 및 제 1 폴리실리콘층을 패터닝하는 단계로 이루어지며 상기 제 1 폴리실리콘층은 전체 두께의 1/2 내지 2/3 식각된다.
도 1은 일반적인 반도체 소자의 제조방법을 설명하기 위한 레이아웃도.
도 2a 내지 2d는 종래 반도체 소자의 제조방법을 설명하기 위하여 도 1의 A-A을 따라 절취한 단면도.
도 3a 내지 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위하여 도 1의 A-A을 따라 절취한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
M1:제 1 폴리실리콘층 마스크M2:제 2 폴리실리콘층 마스크
1 및 11:실리콘 기판2 및 12;필드 산화막
3 및 13:터널 산화막4 및 14:제 1 폴리실리콘층
5 및 15:유전체막5A 및 15A:하부 산화막
5B 및 15B:질화막5C 및 15C:상부 산화막
7 및 17:산화막8 및 18:제 2 폴리실리콘층
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 3d는 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도로서, 도 3a는 필드 산화막(12)이 형성된 실리콘 기판(11)의 전체 상부면에 터널 산화막(13)과, 제 1 폴리실리콘층(14)과 유전체 막을 이루는 하부 산화막(5A) 및 질화막(15B)을 순차적으로 형성한 후 제 1 폴리실리콘층 마스크(M1)를 이용하여 질화막(15B), 하부 산화막(5A) 및 제 1 폴리실리콘층(14)을 순차적으로 식각한 상태를 도시한다. 상기 제 1 폴리실리콘층(14)은 전체 두께의 1/2 내지 2/3 정도 식각된다.
도 3b는 실리콘 기판(11)의 전체 상부면에 산화공정을 실시한 후 실리콘 기판(11)의 전체 상부면에 제 2 폴리실리콘층(18)을 형성한 상태를 도시한다. 상기 산화공정에 의해 소정두께 식각된 제 1 폴리실리콘층(14)은 산화막(17)으로 변화되고, 질화막(15B) 상에는 상부 산화막(15C)이 형성되어 상부 산화막(15C), 질화막(15B) 및 하부 산화막(5A)으로 이루어지는 유전체막(15)이 완성된다.
도 3c는 제 2 폴리실리콘층 마스크(M2)를 이용한 자기정합 식각방법으로 제 2 폴리실리콘층(18), 유전체막(15), 산화막(17) 및 제 1 폴리실리콘층(14)을 패터닝한 상태를 도시한다. 이때, 액티브 영역은 산화막(17)이 소정두께 남아있으며 화살표 C로 도시된 바와같이 손상되지 않고, 필드 산화막(12)의 일측 상부에는 화살표 D로 도시된 바와같은 산화막 잔류물이 남지 않는다.
상술한 바와 같이 본 발명에 의하면 제 1 폴리실리콘층 마스크를 이용하여 제 1 폴리실리콘층을 소정두께 식각한 후 산화공정을 실시하여 산화막을 형성하고, 제 2 폴리실리콘층 형성후 자기정합 식각 방법으로 패터닝하여 액티브 영역의 손상 및 패드 산화막 상에 산화막 잔류물이 형성되는 것을 방지하며 또한 필드 산화막의 손실을 방지할 수 있는 효과가 있다.
Claims (2)
- 반도체 소자의 제조방법에 있어서,필드 산화막이 형성된 실리콘 기판의 전체 상부면에 터널 산화막과 제 1 폴리실리콘층과 유전체 막을 이루는 하부 산화막 및 질화막을 순차적으로 형성하는 단계와;제 1 폴리실리콘층 마스크를 이용하여 질화막, 하부 산화막 및 제 1 폴리실리콘층을 순차적으로 패터닝 하는 단계와;상기 실리콘 기판의 전체 상부면에 산화공정을 실시하여 소정두께 식각된 제 1 폴리실리콘층을 산화막으로 변화시키고 질화막 상에 상부 산화막을 형성하여 유전체막을 완성하는 단계와;상기 실리콘 기판의 전체 상부면에 제 2 폴리실리콘층을 형성하는 단계와;제 2 폴리실리콘층 마스크를 이용한 자기정합 식각방법으로 제 2 폴리실리콘층, 유전체막, 산화막 및 제 1 폴리실리콘층을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 전체 두께의 1/2 내지 2/3 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
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