KR19980054452A - 반도체 소자의 전하저장전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 유효 표면적을 증가시키기 위하여 언도프 산화막과 도프 산화막을 다층 구조로 형성한 후 식각 선택비 차이를 이용하여 핀 구조를 형성하고 상기 핀 구조로 잔류된 산화막을 코어 산화막으로 이용하여 측면이 주름진 이중의 실린더 구조를 갖는 전하저장전극을 형성하므로써 캐패시터의 정전용량이 증대될 수 있도록 한 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 특히 도프(Doped) 산화막과 언도프(Undope) 산화막의 식각 선택비 차이를 이용하여 유효 표면적을 증대시킬 수 있도록 한 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.
일반적으로 디램(DRAM) 등과 같은 메모리 소자가 고집적화됨에 따라 칩(Chip)에서 메모리 셀(Memory Cell)이 차지하는 면적이 급격하게 축소된다. 그러나 소자의 동작을 위해서는 단위 셀당 일정한 이상의 정전용량(Capacitance)이 반드시 확보되어야 하기 때문에 셀의 동작에 필요한 정전용량은 그대로 유지시키면서 그 캐패시터가 차지하는 면적을 최소화시키기 위한 고도의 공정기술 개발과 소자의 신뢰성 확보가 큰 문제점으로 대두된다.
이러한 문제점을 해결하기 위하여 캐패시터를 3차원의 입체 구조로 형성하여 유효 표면적을 증가시키거나 유전 특성이 향상된 유전체(Dielectric)를 개발해야만 되는데, 이상적인 유전 특성을 가지는 유전체의 개발은 아직 소자의 제조에 적용이 어려운 실정이며, 그래서 전하저장전극의 유효 표면적을 극대화시키는 방향으로 많은 연구가 이루어져 왔다.
따라서 본 발명은 언도프 산화막과 도프 산화막을 다층 구조로 형성한 후 식각 선택비 차이를 이용하여 핀 구조를 형성하고, 상기 핀 구조로 잔류된 산화막을 코어 산화막으로 이용하여 측면이 주름진 이중의 실린더 구조를 갖는 전하저장전극을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 전하저장전극 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연막을 형성한 후 상기 접합부가 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성하고 상기 콘택홀이 매립되도록 상기 절연막상에 제 1 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 제 1 폴리실리콘층상에 제 1 산화막 및 제 2 산화막을 반복적으로 형성하되, 최상부층에는 상기 제 1 산화막이 형성되도록 하는 단계와, 상기 단계로부터 적층된 상기 제 1 및 제 2 산화막과 상기 제 1 폴리실리콘층을 순차적으로 패터닝한 후 패터닝된 상기 제 1 및 제 2 산화막이 핀 구조를 갖도록 습식 식각하는 단계와, 상기 단계로부터 상기 핀 구조로 잔류된 상기 제 1 및 제 2 산화막을 포함하는 전체 상부면에 제 2 폴리실리콘층을 형성한 후 상기 제 1 및 제 2 산화막 측벽의 상기 제 2 폴리실리콘층상에 산화막 스페이서를 형성하는 단계와, 상기 단계로부터 전체 상부면에 제 3 폴리실리콘층을 형성한 후 상기 제 3 및 제 2 폴리실리콘층을 스페이서 식각하는 단계와, 상기 단계로부터 잔류된 상기 스페이서 산화막, 제 1 및 제 2 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하며, 상기 제 1 산화막은 언도프 산화막이고 상기 제 2 산화막은 도프 산화막인 것을 특징으로 한다. 또한 상기 습식 식각 공정은 상기 제 1 산화막보다 상기 제 2 산화막에 대해 높은 식각 선택비를 갖는 식각제를 사용하여 실시하며, 상기 식각제는 HF 및 BOE중 어느 하나인 것을 특징으로 한다.
도 1A 내지 도 1F는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 실리콘 기판2: 접합부
3: 절연막4: 제 1 폴리실리콘층
5: 제 1 산화막6: 제 2 산화막
7: 제 2 폴리실리콘층7: 산화막 스페이서
9: 제 3 폴리실리콘층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1A 내지 도 1F는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도로서,
도 1A는 접합부(2)가 형성된 실리콘 기판(1)상에 절연막(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연막(3)을 패터닝하여 콘택홀(Contact)을 형성하고 상기 콘택홀이 매립되도록 상기 절연막(3)상에 제 1 폴리실리콘층(4)을 형성한 상태의 단면도이다.
도 1B는 상기 제 1 폴리실리콘층(4) 상에 제 1 산화막(5) 및 제 2 산화막(6)을 반복적으로 형성한 상태의 단면도로서, 이때 최상부층은 상기 제 1 산화막(5)이 되도록 한다. 여기서 상기 제 1 산화막(5)으로는 언도프 산화막을 사용하며 제 2 산화막(6)으로는 도프 산화막을 사용한다.
도 1C는 전하저장전극 마스크를 이용하여 적층된 상기 제 1 및 제 2 산화막(5 및 6)과 상기 제 1 폴리실리콘층(4)을 순차적으로 패터닝한 후 상기 제 1 및 제 2 산화막(5 및 6)을 소정 두께 습식 식각한 상태의 단면도로서, 이때 언도프 산화막보다 도프 산화막에 대해 높은 식각 선택비를 갖는 식각제(예를 들어 HF, BOE 등)를 사용하여 상기 제 1 산화막(5)보다 제 2 산화막(6)이 더 많이 식각되도록 한 결과 상기 제 1 산화막 및 제 2 산화막(5 및 6)이 핀(Fin) 구조로 잔류된다.
도 1D는 상기 핀 구조로 잔류된 상기 제 1 및 제 2 산화막(5 및 6)을 포함하는 전체 상부면에 제 2 폴리실리콘층(7)을 형성한 후 상기 핀 구조로 잔류된 상기 제 1 및 제 2 산화막(5 및 6) 측벽의 상기 제 2 폴리실리콘층(7)상에 산화막 스페이서(8)를 형성한 상태의 단면도이다.
도 1E는 전체 상부면에 제 3 폴리실리콘층(9)을 형성한 상태의 단면도이고, 도 1F는 상기 핀 구조의 최상부에 형성된 제 1 산화막(5)의 표면이 노출되는 시점까지 상기 제 3 및 제 2 폴리실리콘층(9 및 7)을 스페이서 식각한 후 습식 식각을 실시하여 잔류된 상기 스페이서 산화막(8), 제 1 및 제 2 산화막(5 및 6)을 완전히 제거한 상태의 단면도로서, 측면이 주름진 이중의 실린더 구조를 갖는 전하저장전극이 도시된다.
상술한 바와 같이 본 발명에 의하면 언도프 산화막과 도프 산화막을 다층 구조로 형성한 후 식각 선택비 차이를 이용하여 핀 구조를 형성한다. 그리고 상기 핀 구조로 잔류된 산화막을 코어 산화막(Core Oxide)으로 이용하여 측면이 주름진 이중의 실린더 구조를 갖는 전하저장전극을 형성한다. 그러므로 유효 표면적의 증대로 캐패시터의 정전 용량이 증가되며, 따라서 소자의 전기적 특성을 향상시킬 수 있다. 또한 본 발명을 이용하면 식각 깊이의 제어가 용이하여 공정의 균일도를 향상시킬 수 있으므로 소자의 수율이 향상될 수 있는 효과가 있다.
Claims (4)
- 반도체 소자의 전하저장전극 형성 방법에 있어서,접합부가 형성된 실리콘 기판상에 절연막을 형성한 후 상기 접합부가 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성하고 상기 콘택홀이 매립되도록 상기 절연막상에 제 1 폴리실리콘층을 형성하는 단계와,상기 단계로부터 상기 제 1 폴리실리콘층상에 제 1 산화막 및 제 2 산화막을 반복적으로 형성하되, 최상부층에는 상기 제 1 산화막이 형성되도록 하는 단계와,상기 단계로부터 적층된 상기 제 1 및 제 2 산화막과 상기 제 1 폴리실리콘층을 순차적으로 패터닝한 후 패터닝된 상기 제 1 및 제 2 산화막이 핀 구조를 갖도록 습식 식각하는 단계와,상기 단계로부터 상기 핀 구조로 잔류된 상기 제 1 및 제 2 산화막을 포함하는 전체 상부면에 제 2 폴리실리콘층을 형성한 후 상기 제 1 및 제 2 산화막 측벽의 상기 제 2 폴리실리콘층상에 산화막 스페이서를 형성하는 단계와,상기 단계로부터 전체 상부면에 제 3 폴리실리콘층을 형성한 후 상기 제 3 및 제 2 폴리실리콘층을 스페이서 식각하는 단계와,상기 단계로부터 잔류된 상기 스페이서 산화막, 제 1 및 제 2 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 언도프 산화막이며 상기 제 2 산화막은 도프 산화막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 습식 식각 공정은 상기 제 1 산화막보다 상기 제 2 산화막에 대해 높은 식각 선택비를 갖는 식각제를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 3 항에 있어서,상기 식각제는 HF 및 BOE중 어느 하나인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960073615A KR19980054452A (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 전하저장전극 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960073615A KR19980054452A (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 전하저장전극 형성 방법 |
Publications (1)
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| KR19980054452A true KR19980054452A (ko) | 1998-09-25 |
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ID=66382586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960073615A KR19980054452A (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 전하저장전극 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980054452A (ko) |
-
1996
- 1996-12-27 KR KR1019960073615A patent/KR19980054452A/ko not_active Application Discontinuation
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