KR19980048947A - 플래시 메모리 장치 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 방법에 의해 형성된 플래시 메모리 장치는 드레인 정전용량이 크기 때문에 비트라인 회복 속도가 떨어지고, 트윈 웰을 형성해야 하기 때문에 공정 단계가 복잡하다. 또한, SOI(Silicon On Insulator) 웨이퍼 사용시에 비해 여러 가지 소자 특성이 떨어지고, 고집적을 이룰 수 없다는 단점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 고농도의 산소(O+) 이온주입을 사용하여 SOI 웨이퍼 구조를 형성하여 트윈웰 형성 공정을 생략하고, 소자의 특성을 향상시키는 플래시 메모리 장치 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
플래시 메모리 장치, 특히 적층 게이트형 플래시 메모리 제조에 이용됨.
Description
본 발명은 플래시 메모리 장치 제조방법에 관한 것으로, 특히 적층 게이트(stack gate)형 플래시 메모리 장치 제조방법에 관한 것이다.
첨부된 도면 도 1은 종래 기술에 따라 형성된 플래시 메모리 장치(FLASH EEPROM : FLASH Electrically Erasable Programmable Read Only Memory) 단면도이다.
이하, 이를 참조하여 종래의 플래시 메모리 장치 제조방법 및 그 문제점을 살펴본다.
먼저 p-웰(11)이 형성된 실리콘 기판(10) 상에 소자 분리막(12)을 형성하고, 게이트 산화막(13), 부유 게이트 전극(14), O-N-O(Oxide-Nitride-Oxide)막(15), 제어 게이트 전극(16)을 차례로 형성한 다음, 소오스/드레인 영역에 고농도의 n형 불순물을 이온주입하여 n+소오스/드레인(17,18)을 형성한 상태를 나타낸다.
그러나, 이러한 방법에 의해 형성된 종래의 플래시 메모리 장치는 드레인 정전용량이 크기 때문에 비트라인 회복 속도가 떨어지고, 트윈 웰을 형성해야 하기 때문에 공정 단계가 복잡하다. 또한, SOI(Silicon On Insulator) 웨이퍼 사용시에 비해 여러 가지 소자 특성이 떨어지고, 고집적을 이룰 수 없다는 단점이 있다.
그러나, SOI 웨이퍼를 사용하면 소자 특성면에서 우수한 장점을 많이 보유하고 있더라도 웨이퍼 제조가 힘이들고, 값이 비싸기 때문에 아직 실용화되지 않고 있다.
본 발명은 고농도의 산소(O+) 이온주입을 사용하여 SOI 웨이퍼 구조를 형성하여 트윈웰 형성 공정을 생략하고, 소자의 특성을 향상시키는 플래시 메모리 장치 제조방법을 제공하는데 그 목적이 있다.
도 1는 종래 기술에 따라 형성된 플래시 메모리 장치 단면도,
도 2A 내지 도 2E는 본 발명의 일실시예에 따른 플래시 메모리 장치 제조 공정도,
* 도면의 주요 부분에 대한 부호의 설명
10, 20 : 실리콘 기판11 : p-웰
12 : 소자 분리막13,24,26 : 게이트 산화막
14,25 : 부유 게이트 전극15 : O-N-O막
16,27 : 제어 게이트 전극17,28 : n+소오스
18,29 : n+드레인22 : 매몰 산화막
23 : p-채널
상기 목적을 달성하기 위하여 본 발명은 소자 분리막이 형성된 반도체 기판 상에 소정 깊이로 고농도의 산소(O+) 이온주입을 실시하여 매몰 산화막을 형성하는 단계; 전체구조 상부에 저농도의 제1 불순물 채널을 형성하는 단게; 상기 채널 상부에 제1 게이트 절연막, 부유 게이트 전극, 제2 게이트 절연막, 제어 게이트를 차례로 형성하는 단계, 및 고농도의 제2 불순물 이온주입을 실시하여 상기 채널 상에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2A 내지 도 2E를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 2A에 도시된 바와 같이 실리콘 기판(20) 상의 소정 부위에 소자 분리막(21)을 형성하고, 고농도의 산소(O+) 이온주입을 실시하고, 열처리를 실시한다.
다음으로, 도 2B에 도시된 바와 같이 전체구조 상부에 활성 영역을 형성하기 위하여 저농도의 인(P)을 이온주입 한다. 미설명 도면 부호 22은 매몰 산화막, 23는 p-채널을 각각 나타낸 것이다.
이어서, 도 2C에 도시된 바와 같이 전체구조 상부에 게이트 산화막(24)을 성장 시키고, 그 상부에 폴리 실리콘막을 증착한 다음, 게이트 산화막(24) 및 폴리 실리콘막을 패터닝하여 부유(floating) 게이트 전극(25)을 형성한다.
다음으로, 도 2D에 도시된 바와 같이 전체구조 상부에 또 하나의 게이트 산화막(26)을 형성하고, 그 상부에 다시 폴리 실리콘막을 증착한 다음, 게이트 산화막(26) 및 폴리 실리콘막을 패터닝하여 제어 게이트 전극(27) 형성한다. 이때, 게이트 산화막(26)은 게이트 특성을 고려하여 보통 O-N-O(Oxide-Nitride-Oxide)막으로 구성한다.
끝으로, 도 2E에 도시된 바와 같이 노출된 p-채널(23) 상에 고농도의 n형 불순물을 이온주입하여 n+소오스(28) 및 n+드레인(29)을 형성한다.
상기와 같은 본 발명의 일실시예에 나타난 바와 같이 본 발명을 실시하면 SOI 웨이퍼를 사용하지 않고도 SOI 웨이퍼 형태의 소자를 구현하여 SOI 웨이퍼를 사용할 때와 같은 소자 특성을 가진 플래시 메모리 장치를 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 트윈 웰 형성이 필요 없게 됨으로써 공정 단계를 간소화하여 생산성을 향상시키는 효과가 있다. 또한, 본 발명은 SOI 웨이퍼 구조를 형성하여 채널 폭 및 길이를 효과적으로 감소시킬 수 있기 때문에 고집적화에 유리하며, 드레인 정전용량의 감소로 소자의 동작 속도가 향상되는등 소자 특성을 개선하는 효과가 있다.
Claims (2)
- 소자 분리막이 형성된 반도체 기판 상에 소정 깊이로 고농도의 산소(O+) 이온주입을 실시하여 매몰 산화막을 형성하는 단계;전체구조 상부에 저농도의 제1 불순물 채널을 형성하는 단게;상기 채널 상부에 제1 게이트 절연막, 부유 게이트 전극, 제2 게이트 절연막, 제어 게이트를 차례로 형성하는 단계, 및고농도의 제2 불순물 이온주입을 실시하여 상기 채널 상에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 플래시 메모리 장치 제조방법.
- 제 1 항에 있어서,상기 고농도의 산소(O+) 이온주입 후에 열처리를 실시하는 것을 특징으로하는 플래시 메모리 장치 제조방법.
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|---|---|---|---|---|
| US7238982B2 (en) | 2004-06-16 | 2007-07-03 | Samsung Electronics Co., Ltd. | Split gate type flash memory device and method for manufacturing same |
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1996
- 1996-12-18 KR KR1019960067602A patent/KR19980048947A/ko not_active Application Discontinuation
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