KR19980045326A - 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 계단식 구조의 반도체 패키지를 개시한다. 본 발명에 따르는 반도체 패키지는 내부쪽의 폭이 좁아지면서 하강하는 베이스를 가진 계단식 구조로서, 상기 베이스의 제일 하부 계단면에는 반도체 칩이 탑재되고, 그 상부 계단 면에는 배선이 인쇄된 기판이 탑재되어 칩의 패드와 와이어에 의하여 연결되며, 제일 상부면에는 밀봉 뚜껑이 구비된다.

Description

반도체 패키지 및 그의 제조방법
본 발명은 반도체 패키지에 관한 것으로서, 특히 세라믹 반도체 패키지 구조에 관한 것이다.
일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위한 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 각각의 칩에 집적회로가 형성된다.
이와 같이 형성된 집적회로 칩은 조립공정으로 보내져서 칩절단, 칩부착, 와이어 본딩, 몰드, 포밍, 트림공정 등의 순서로 진행하여 패키지화 된다.
도 1은 종래의 기술에 따른 반도체 패키지의 사시도이다.
도 1을 참조하면, 종래의 반도체 패키지는 본딩 패드(1a)가 칩(1)의 중간에 위치하고, 리드프레임(2)과 와이어(3)에 의하여 전기적으로 연결된다.
그러나, 상기와 같은 반도체 패키지 구조에서 집적도의 증가에 따라 칩 사이즈가 커지게 되면, 와이어의 본딩거리가 길어져서 와이어의 처짐 현상이 발생되므로, 조립이 불가능해지는 문제가 발생하게 된다.
따라서, 본 발명은 패키지의 구조를 3층으로 다층화하여 주므로써, 칩사이즈에 관계없이 와이어 본딩을 가능하게 하는 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 종래의 기술에 따른 반도체 패키지의 사시도.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 분해 사시도.
도 3은 도 2의 반도체 패키지에서 세라믹 베이스의 단면도.
도 4는 본 발명의 실시예에 따른 반도체 패키지의 정단면도.
*도면의 주요 부분에 대한 부호의 설명*
11:밀봉 뚜껑 12:기판
13:베이스 14:반도체 칩
15:와이어 16:리드 프레임
본 발명에 따르면, 반도체 패키지는 내부쪽의 폭이 좁아지면서 하강하는 계단식 구조로서, 제일 하부 계단면에는 반도체 칩이 탑재되고, 그 상부 계단면에는 배선이 인쇄된 기판이 탑재되어 칩의 패드와 와이어에 의하여 연결되며, 제일 상부면에는 밀봉 뚜껑이 구비되는 것을 특징으로 하낟.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 실시예에 반도체 패키지의 분해사시도이고, 도 3은 도 2의 베이스를 절단한 사시도이다.
도 2와 도 3을 참조하면, 본 발명의 반도체 패키지에서 베이스(13)는 세라믹으로 이루어지고, 내부로 향할수록 그 폭이 좁아지면서 하강하는 구조이며, 제일 하부면에는 반도체 칩이 올려지고, 중간계단면에는 아웃 리드와 전기적으로 연결된 배선이 인쇄되어 있으며, 세라믹으로 이루어지고, 그 위에 배선이 인쇄된 기판(12)이 그 위에 올려지므로써, 중간 계단면의 배선은 기판의 배선과 전기적으로 연결된다. 그리고, 제일 상부면에는 반도체 칩의 와이어 본딩이 완료된 상태에서 상부를 밀봉하는 밀봉 뚜껑(Sealing lid:11)이 올려진다.
상기 기판(12)은 세라믹 외에도 FR4의 재질로 만들어 질 수 있으며, 리드 프레임과의 전기적 연결을 위하여 배선이 양각 또는 음각 방식으로 형성되어 있다. 이때, 형성되는 배선은 구리(Cu)위에 금(Au) 또는 은(Ag)이 도금된 구조이다. 또한, 상기 구조의 반도체 패키지에서 기판(12) 부착면과 반도체 칩 부착면 사이의 높이는 반도체 칩(14)의 두께를 고려하여 500mm이상이 되도록 하여야 한다. 그 높이가 너무 낮으면, 칩(14)의 상부면과 기판이 서로 닿게 되고, 너무 높게하면, 패키지 자체의 높이가 너무 높아져서 외관상 좋지 않게 된다.
도 2와 같은 베이스(13)가 준비된 상태에서, 반도체 칩(14)은 베이스(13)의 제일 바닥면에 부착되고, 중간면에는 기판(12)이 올려져서 정렬된 상태로 부착된다. 상기 세라믹 패키지의 베이스(13)와 기판(11)은 기계적 또는 화학적(열융접)방식에 의해 부착된다.
그런다음, 도 4와 같이, 반도체 기판(14)의 패드와 세라믹 기판(12)의 배선을 와이어(15)에 의하여 전기적으로 연결한다. 이때, 세라믹 기판(12)은 중앙이 비어있는 구조이어야 한다. 즉, 기판(12)의 배선에 연결된 와이어(15)가 비어있는 그 구멍을 통하여 반도체 기판(14)의 패드와 와이어 본딩된다. 와이어 본딩 작업이 완료되면, 밀봉 뚜껑(11)으로 베이스(13)의 상부를 덮어서 외부 이물질의 칩입을 방지한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 패키지는 계단식으로 그 폭이 줄어들면서 하강하는 구조를 가지도록 하므로써, 1기가급 이상의 반도체 패키지에서 칩사이즈가 커지고, 본딩 패드가 중앙에 위치하더라도 조립상의 난점을 해결할 수 있다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 내부쪽의 폭이 좁아지면서 하강하는 베이스를 가진 계단식 구조로서, 상기 베이스의 제일 하부 계단면에는 반도체 칩이 탑재되고, 그 상부 계단면에는 배선이 인쇄된 기판이 탑재되어 칩의 패드와 와이어에 의하여 연결되며, 제일 상부면에는 밀봉 뚜껑이 구비되는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 베이스는 세라믹인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 기판은 세라믹인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 기판에 인쇄된 배선은 양각 또는 음각되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서, 상기 배선은 구리(Cu)위에 금(Au) 또는 은(Ag)이 도금된 구조인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 계단식 구조는 3층 구조인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 기판은 중앙부가 빈 구조인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 기판 부착면과 상기 반도체 기판 부착면 사이의 간격은 500mm이상인 것을 특징으로 하는 반도체 패키지.
  9. 내부쪽의 폭이 좁아지면서 하강하는 계단식 구조의 베이스의 제일 하부면에 반도체 기판을 부착하는 단계; 기판을 반도체 칩이 부착된 하부면의 상부 계단면상에 부착하는 단계; 기판의 본딩 패드와 반도체 칩의 본딩 패드를 와이어 본딩하는 단계; 상기 베이스의 제일 상부 개구면을 밀봉 뚜껑으로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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