KR19980043786A - Ta2O5 유전막을 갖는 캐패시터 제조방법 - Google Patents

Ta2O5 유전막을 갖는 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 제조공정이 간단하면서도 복잡한 구조를 형성하는데 적당하고, 소자의 특성 열화를 방지하는데도 적당한 Ta2O5유전막을 갖는 캐패시터의 제조방법에 관한 것으로, 하부전극을 형성한 후, 그 위에 Ta2O5유전막을 형성하는 단계와; 그 Ta2O5유전막에 대해서 수소(H2) 플라즈마로 후처리한 후, 질소(N2) 분위기에서 급속 열처리(RTP)하는 단계와; 그 위에 상부전극을 형성하기 위한 금속을 증착하는 단계로 이루어지는 것을 특징으로 한다.
이때, 상기 플라즈마 후처리 단계는 압력을 0.05-10[Torr]의 범위로 하고, 온도를 200-600[℃]의 범위로 한다. 그리고, 급속 열처리 단계는 온도를 600-900[℃]의 범위로 하고, 압력을 10[Torr]-상압의 범위로 하며, 공정가스의 유량을 5-500[SCCM]의 범위로 하고, 시간을 20-60[sec]의 범위로 한다. 이와 같이 구성된 본 발명은, 상기 플라즈마 후처리와 급속 열처리에 따라 상기 Ta2O5유전막의 상층부에 TaN박막이 그 위에 CVD로 증착되는 텅스텐(W)에 대해서 핵형성층(Nucleation layer)으로 작용하게 된다.

Description

Ta2O5유전막을 갖는 캐패시터 제조방법
본 발명은 반도체소자 제조방법 관한 것으로, 특히 제조공정이 간단하면서도 복잡한 구조를 형성하는데 적당하고, 소자의 특성 열화를 방지하는데도 적당한 Ta2O5유전막을 갖는 캐패시터의 제조방법에 관한 것이다.
반도체 메모리장치가 고집적화됨에 따라, 고유전율을 가진 유전물질로 캐패시터를 형성하는 방법이 제안되고 있다. 일례로, 실리콘산화물이나 실리콘질화물 보다 유전율이 높은 Ta2O5를 유전막으로 하는 캐패시터가 제조되고 있다. 이하, 종래 기술에 따른 Ta2O5유전막 캐패시터에 대해서 설명하면 다음과 같다.
도 1은 종래 Ta2O5유전막 캐패시터의 1실시예를 나타낸 단면도로서, 이에 도시된 바와 같이 노드전극(하부전극)을 구성하는 폴리실리콘층(11)과, 캐패시터 유전막 구성하는 Ta2O5막(12)과, 플레이트전극(상부전극)을 구성하는 TiN막(13) 및 텅스텐(W)막(14)이 적층된 구조로 형성됨을 보여주고 있다. 이때, 상기와 같이 구성된 종래 Ta2O5유전막을 캐패시터를 형성하는 방법에 있어서, Ta2O5유전막(12) 위에 TiN막(13)과 텅스텐(W)막(14)을 형성하는 공정은 화학기상증착(CVD)법으로 구성된다.
그리고, 도 2는 종래 Ta2O5유전막 캐패시터의 2실시예를 나타낸 단면도로서, 이에 도시된 바와 같이 노드전극(하부전극)을 구성하는 폴리실리콘층(11)과, 캐패시터 유전막을 구성하는 Ta2O5막(12)과, 플레이트전극(상부전극)을 구성하는 TiN막(13)이 적층된 구조로 형성됨을 보여주고 있다. 이때, 상기와 같이 구성된 종래 Ta2O5유전막 캐패시터를 형성하는 방법에 있어서, Ta2O5유전막(12) 위에 TiN막(13)을 형성하는 공정은 스퍼터(SPUTTER)법으로 구성된다.
그 밖에도, Ta2O5막 위에 TiN을 증착하지 않고 W만을 증착하여 캐패시터를 형성하는 3실시예가 있다.
그러나, 상기와 같이 스퍼터 TiN막을 상부전극으로 형성하는 종래 기술의 2실시예는, 패캐시터의 구조(1.5, 2.0 Cylinder)가 복작해지면, 상기 스퍼터 TiN막의 스텝 커버리지(Step coverage)가 나빠져서 보이드(Void)가 형성되기 때문에, 캐패시터의 상부전극이 정확하게 형성되지 못하는 문제점이 있었다. 그리고 CVDF로 TiN과 W을 증착하는 1실시예는, 상기 TiN을 증착하는 경우에 불순물의 함입 가능성이 높아, 그 불순물의 함입에 따른 누설전류(Leakage current)의 증가 및 부식이 일어날 수 있는 문제점이 있었다. 그리고, Ta2O5막위에 직접 W을 CVD법으로 증착하는 3실시예는 그 W이 절연막 위에 증착되지 않는 특성을 갖고 있기 때문에 별도의 핵형성층(Nucleation layer)이 필요하다는 단점이 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 상부전극을 형성하기 위한 금속(W)을 상기 Ta2O5유전막 위에 증착하기 전에, 환원성 플라즈마로 상기 Ta2O5유전막을 후처리한 후 질소 분위기에서 급속 열처리(Rapid Thermal Processing)하여 상기 Ta2O5유전막의 표면에 TaN막을 소정의 두께로 형성하는 단계를 추가함으로써, 제조공정이 간단하면서도 복잡한 구조를 형성하는데 적당하고, 소자의 특성 열화를 방지하는데도 적당한 Ta2O5유전막을 갖는 캐패시터의 제조방법을 제공함에 목적이 있다.
도 1과 도 2는 종래 기술에 따른 Ta2O5유전막을 갖는 캐패시터의 단면구성도.
도 3a-도 3c는 본 발명에 따른 Ta2O5유전막을 갖는 캐패시터의 제조방법을 나타낸 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
21:폴리실리콘층22:Ta2O5유전막
22a:Ta2O5유전막이 환원된 층24:텅스텐(W)층
25:TaN박막
상기 목적을 달성하기 위한 본 발명은, 하부전극을 형성한 후, 그 위에 Ta2O5유전막을 형성하는 단계와; 그 Ta2O5유전막에 대해서 수소(H2) 플라즈마로 후처리한 후, 질소(N2) 분위기에서 급속 열처리(RTP)하는 단계와; 그 위에 상부전극을 형성하기 위한 금속을 증착하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도 3a-도 3b에 도시된 공정 단면도를 참조하여 본 발명의 바람직한 실시예에 대해서 상세히 설명하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이 하부전극을 형성하기 위한 폴리실리콘층(21) 위에 Ta2O5유전막(22)을 형성하고, 도 3b에 도시된 바와 같이 수소(H2)/질소(N2) 혹은 수소(H2) 플라즈마로 상기 Ta2O5유전막(22)을 후처리한 후, 질소(N2) 혹은 암모니아(NH3) 분위기에서 상기 결과물을 급속 열처리(RTP)한다. 이때, 상기 Ta2O5유전막(22)을 수소(H2)/질소(N2) 혹은 수소(H2) 플라즈마로 후처리하는 조건은, 압력을 0.05-10[Torr]의 범위로 하고, 온도를 200-600[℃]의 범위로 한다. 이와 같은 플라즈마 후처리에 따라 상기 Ta2O5유전막(22)은 환원되는데, 그 환원된 물질(22a)의 두께는 적절한 공정 조건에 따라 결정된다. 그리고, 상기와 같은 플라즈마 후처리가 끝난 후, in-situ로 질소(N2) 혹은 암모니아(NH3) 분위기에서 급속 열처리(RTP)를 하는 단계는, 그 온도를 600-900[℃]의 범위로 하고, 압력을 10[Torr]-상압의 범위로 하며, 공정가스의 유량을 5-500[SCCM]의 범위로 하고, 시간을 20-60[sec]의 범위로 한다. 이와 같은 급속 열처리 단계에서는, 상기 플라즈마 후처리에서 환원된 물질(22a)과 질소(N2) 혹은 암모니아(NH3)와 반응하여 TaN박막(25)이 형성된다.
이후, 도 3c에 도시된 바와 같이 상기 TaN박막(25) 위에 텅스텐(W)(24)을 CVD법으로 증착한다. 이에 따라 캐패시터의 상부전극은 상기 TaN박막(25) 위에 텅스텐(W)(24)의 적층구조로 형성된다.
상술한 바와 같이, Ta2O5유전막을 수소(H2)/질소(N2) 혹은 수소(H2) 플라즈마로 후처리하여 그 Ta2O5유전막의 일부를 환원시킨 후, 질소(N2) 혹은 암모니아(NH3) 분위기에서 급속 열처리(RPT)하여 TaN박막을 형성하고 나서, 그 위에 텅스텐(W)을 증착하여 상부전극을 형성하는 본 발명은, 상기 텅스텐(W)을 CVD로 증착하는 경우에 그 아래에 형성된 TaN박막이 핵형성층(Nucleation layer)으로 작용하기 때문에, 캐패시터 제조공정이 간단하게 되면서도 복잡한 구조를 형성하는데 적당하고, 소자의 특성 열화를 방지하게 되는 효가 있다.

Claims (9)

  1. 하부전극을 형성한 후, 그 위에 Ta2O5유전막을 형성하는 단계와; 그 Ta2O5유전막에 대해서 수소(H2) 플라즈마로 후처리한 후, 질소(N2) 분위기에서 급속 열처리(RTP)하는 단계와; 그 위에 상부전극을 형성하기 위한 금속을 증착하는 단계로 이루어지는 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  2. 제 1 항에 있어서, 상기 Ta2O5유전막에 대해서 수소(H2) 플라즈마로 후처리하는 단계는 수소(H2) 플라즈마 대신에 수소(H2)/질소(N2) 플라즈마로 이루어지는 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 Ta2O5유전막에 대한 플라즈마 후처리 단계는, 압력이 0.05-10[Torr]의 범위로 이루어진 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 Ta2O5유전막에 대한 플라즈마 후처리 단계는, 온도가 200-600[℃]의 범위로 이루어진 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  5. 제 1 항에 있어서, 상기 Ta2O5유전막의 환원층에 대한 급속 열처리 단계는, 질소(N2) 분위기 대신에 암모니아(NH3) 분위기에서 이루어지는 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 급속 열처리 단계는, 600-900[℃]의 범위로 이루어진 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  7. 제 1 항 또는 제 5 항에 있어서, 상기 급속 열처리 단계는, 압력이 10[Torr]-상압의 범위로 이루어진 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  8. 제 1 항 또는 제 5 항에 있어서, 상기 급속 열처리 단계는, 공정가스의 유량이 5-500[SCCM]의 범위로 이루어진 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
  9. 제 1 항 또는 제 5 항에 있어서, 상기 급속 열처리 단계는, 공정 시간이 20-60[sec]의 범위로 이루어진 것을 특징으로 하는 Ta2O5유전막을 갖는 캐패시터 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0236559A (ja) * 1988-07-26 1990-02-06 Nec Corp 半導体装置及びその製造方法
JPH05114698A (ja) * 1991-10-23 1993-05-07 Nec Corp 半導体装置の製造方法
JPH05335483A (ja) * 1992-05-29 1993-12-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR950008796B1 (ko) * 1992-07-27 1995-08-08 금성일렉트론주식회사 캐패시터 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365739B1 (ko) * 1998-06-26 2003-02-19 주식회사 하이닉스반도체 캐패시터의텅스텐상부전극형성방법
US6734488B1 (en) 1999-08-19 2004-05-11 Renesas Technology Corp. Semiconductor device and manufacturing method thereof

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