KR19980041819A - 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법 - Google Patents
반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법 Download PDFInfo
- Publication number
- KR19980041819A KR19980041819A KR1019970039142A KR19970039142A KR19980041819A KR 19980041819 A KR19980041819 A KR 19980041819A KR 1019970039142 A KR1019970039142 A KR 1019970039142A KR 19970039142 A KR19970039142 A KR 19970039142A KR 19980041819 A KR19980041819 A KR 19980041819A
- Authority
- KR
- South Korea
- Prior art keywords
- reactive ion
- polysilicon
- semiconductor structure
- polysilicon layer
- ion etching
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 148
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 147
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000001020 plasma etching Methods 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000004544 sputter deposition Methods 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 9
- 229910052801 chlorine Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 230000015654 memory Effects 0.000 claims description 7
- 229910052794 bromium Inorganic materials 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 60
- 239000011241 protective layer Substances 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 210000002381 plasma Anatomy 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010574 gas phase reaction Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 238000010923 batch production Methods 0.000 description 2
- 210000005069 ears Anatomy 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000000869 ion-assisted deposition Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Plasma & Fusion (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 기판의 측벽상에서 정확한 형상의 도핑된 폴리실리콘층(doped polysilicon layer)을 생성하는 방법이 개시된다. 본 발명의 방법에 따르면, 상기 반도체 구조 및 상기 측벽의 적어도 일부를 덮는 도핑된 폴리실리콘막이 형성된다. 이 폴리실리콘막에는 상기 측벽상에서 폴리실리콘층의 형상을 근사하게 규정하도록 상기 폴리실리콘막에 높은 에칭율을 제공하는 반응성 이온 에칭(RIE) 공정이 행해진다. 그리고나서, 상기 폴리실리콘막에 두번째 반응성 이온 에칭이 행해진다. 이 두번째 반응성 이온 에칭은 폴리실리콘 에칭율이 낮은 공정이므로 스퍼터링(sputtering)에 의해 상기 폴리실리콘막의 표면 비균일성(non-uniformities)이 제거된다.
Description
본 발명은 수직벽상에 도핑된 폴리실리콘층을 생성하는 방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터(field effect transistor)와 같은 반도체 소자의 형성에 있어서 스페이서(spacers)로서 기능하는 도핑된 폴리실리콘층에 관한 것이다.
현재 실현할 수 있는 밀도보다도 더 높은 집적 밀도를 갖는 메모리, 로직 및 다른 소자를 제조할 수 있기 위해서는, 이들의 특정한 구성요소의 스케일을 줄이는 방법을 찾아야 한다.
이러한 각종 소자에서 수직으로 배치된 폴리실리콘층은 중요한 역할을 한다. 이들은 수직형 전계 효과 트랜지스터(vertical FET), DRAM(dynamic random access memory metal oxide semiconductor) FET, CMOS(complementary metal oxide semiconductor) FET 등에서 특히 중요하며, 여기에서 수직 폴리실리콘층(스페이서로서도 또한 지칭됨)은 적절히 도핑되는 경우 게이트 도전체로서 기능한다.
이러한 도핑된 폴리실리콘층은 채용되는 곳이면 어디서든 정확히 제조될 것이 요구된다. 더욱이, 대량 제조시에 이러한 폴리실리콘층을 제조하는 공정이 사용되는 경우에는 재생산성(reproductivity)이 중요해진다.
통상, 폴리실리콘의 도핑은 비균질(inhomogenous)하며, 이는 다시 말해 폴리실리콘의 어떤 부분은 다른 부분보다 높게 도핑된다는 의미이다. 막 전체를 통해 폴리실리콘의 입자 구조는 균일하지 않을 수 있다. 이러한 이유들로 인해 폴리실리콘의 형상 및 크기를 규정하도록 폴리실리콘을 에칭하는 경우에, 수직 폴리실리콘층의 표면이 불균일하고 거칠게 된다. 이는 주로 반응성 이온 에칭 시스템에서의 에칭율이 폴리실리콘의 도펀트 농도(dopant concentration)에 따라 달라지기 때문이다. 이로 인해, 폴리실리콘의 어떤 부분은 다른 부분보다 용이하게 에칭된다.
뷸균일하고 거친 표면을 갖는 수직 폴리실리콘층은 반도체 기술에서 사용하기에 적합하지 않다. 현재에는 수직 또는 경사 측벽상에 정확한 폴리실리콘층을 제조할 실행가능한 수단이 없다.
본 발명의 목적은 정확한 크기 및 형상을 갖는 도핑된 폴리실리콘층을 생성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 제조 라인에서 사용하는 데 적합한 방법을 제공하는 것이다.
본 발명은 반도체 구조의 측벽상에서 정확한 형상의 도핑된 폴리실리콘층을 생성하는 방법에 관한 것이다. 본 발명의 방법은 다음과 같은 단계, 즉
상기 반도체 구조의 일부 및 상기 측벽의 일부를 덮는 폴리실리콘막을 침착하는 단계와,
상기 폴리실리콘막을 도핑하는 단계와,
상기 측벽상에서 상기 폴리실리콘층의 근사 형성을 규정하기 위해, 높은 에칭율의 상기 폴리실리콘막을 제공하는 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘막을 에칭하는 단계와,
상기 폴리실리콘층의 표면 비균일성이 스퍼터링에 의해 제거되도록 높은 바이어스 전압을 인가하는 낮은 에칭율의 폴리실리콘의 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘층을 에칭하는 단계를 포함한다.
또한 본 발명은 수직 폴리실리콘층을 포함하는 수직형 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
일정한 환경하에서는, 폴리실리콘막을 침착하면서 폴리실리콘막을 도핑하는 것이 유리할 수도 있다. 이와 달리, 형성 후에 도핑될 수도 있다.
형성하고자 하는 폴리실리콘층의 근사 형상을 규정하기 위해 마스크를 이용하는 대신에, 마스크를 사용하지 않는 처리를 행할 수도 있다. 이러한 마스크를 사용하지 않는 처리는, 예를 들면 수직형 FET를 제조하는 경우에 유리하다.
반도체 구조의 수평 표면으로부터 모든 폴리실리콘층이 제거되기 전에 첫번째 반응성 이온 에칭 단계를 중단시킬 수도 있다. 이 경우, 두번째 RIE 단계 후에 세번째 RIE 단계를 수행하여야 한다. 이 세번째 RIE 단계는 첫번째 RIE 단계가 중단될 때 상기 수평 표면상에 남았던 상기 폴리실리콘의 일부를 제거하기 위해 수행된다. 이 3단계 방법은 반도체 구조의 수평 표면이 확실히 손상되지 않도록 하려고 하는 경우에 유리하다.
본 발명의 공정의 다른 장점은 RIE 단계가 동일한 RIE 처리 챔버내에서 수행될 수 있다는 점이다.
본 발명의 공정의 다른 장점은 현재의 반도체 제조 공정과 호환가능하다는 점이다.
도 1a 내지 1g는 형성하고자 하는 폴리실리콘의 근사 형상 및 크기를 규정하기 위해 마스크가 사용되는 본 발명의 방법의 단계를 설명하는 데 사용되는 반도체 구조의 일련의 개략적인 단면도.
도 2a 내지 2d는 형성하고자 하는 폴리실리콘의 근사 형상 및 크기를 규정하기 위해 마스크가 사용되지 않는 본 발명의 방법의 단계를 설명하는 데 사용되는 반도체 구조의 일련의 개략적인 단면도.
도 3은 트렌치의 측벽상에 형성된 폴리실리콘층의 개략적인 단면도.
도 4는 엘리베이션(elevation), 리지(ridge), 범(berm)의 측벽상에 형성된 폴리실리콘층의 개략적인 단면도.
도 5a는 게이트 채널의 측벽상에 형성된 폴리실리콘층을 포함하는 수직형 전계 효과 트랜지스터의 개략적인 단면도.
도 5b는 도 5a의 수직형 전계 효과 트랜지스터의 개략적인 평면도.
도면의 주요 부분에 대한 부호의 설명
11 : 측벽 12 : 폴리실리콘막
13, 14, 15 : 표면 16 : 마스크
본 발명의 문맥에서 실리콘은 n형 도핑되거나 또는 p형 도핑된다고 가정한다. 이 폴리실리콘은 침착(deposition) 동안, 또는 침착 이후에 도핑될 수 있다. 폴리실리콘을 도핑하는데 적합한 것으로 몇가지 예를 든다면, 인, 비소, 붕소 등이 있다. 전형적으로 도펀트의 농도는 1×1018/cm3내지 1×1021/cm3의 범위이다. 도핑된 폴리실리콘층이 달성하고자 하는 목적에 따라, 도펀트의 농도는 앞서 언급한 범위 이하 또는 이상일 수도 있다.
폴리실리콘(폴리크리스탈린(polycrystalline) 실리콘으로도 지칭됨)은 기상 반응법(CVD), 또는 저압 기상 반응법(LPCVD), 또는 알려진 다른 공정을 이용하여 형성될 수 있다. 폴리실리콘은 무수한 작은 단결정 영역으로 구성된 고체이다.
반도체 구조란 표현은 기판상에 또는 기판내에 형성된 모든 종류의 구조를 포함한다. 이러한 구조는 상이한 반도체 및 다른 종류의 층들을 포함할 수도 있다. 단순화를 위해, 본 명세서에서는 부분적으로 처리된 반도체 소자를 반도체 구조(semiconductor structure)라 칭한다. 측벽(sidewall)이라고 말하는 경우에는, 상기 반도체 구조의 기판 평면에 대해 기울어진 모든 종류의 반도체 구조의 표면을 의미한다. 상기 기판의 평면에 대해 수직하는 측벽이 특히 중요성을 갖는다.
반응성 이온 에칭(RIE) 대신에, 본 발명과 관련하여 이온 빔 에칭(ion beam etching; IBE), 또는 화학적 보조(chemically assisted) 이온 빔 에칭(CAIBE)을 사용할 수 있다. RIE 에칭에는 Cl, Br, C, Ar, He, F, 또는 그의 임의의 조합으로 된 종류가 특히 적합하다. 특히 Cl2, HBr, He, CHF3, CF4, Ar 플라즈마가 양호한 결과를 나타냈다.
본 발명은 도 1a내지 도 1g와 연관하여 기술된다. 도 1a에는 수직 측벽(11)을 갖는 반도체 구조(10)의 단면도가 도시되어 있다.
본 발명에 따라 도 1b에 예시된 바와 같이 폴리실리콘막(12)이 침착된다. 본 실시예에서, 이 폴리실리콘막(12)은 측벽(11) 뿐만 아니라, 측벽(11)에 인접한 표면(13 및 14)의 일부를 또한 덮는다. 폴리실리콘막(12)은 (예를 들면, 도펀트로서) 다이클로로실레인(dichlorosilane) 및 포스핀(phosphine)을 이용하여 600℃ 이상의 온도에서 저압 기상 반응법(LPCVD)으로 침착될 수 있다.
본 실시예에서, 폴리실리콘막(12)의 두께 대 측벽(11)의 높이의 비는 0.5 이상이다. 이러한 환경하에서, 폴리실리콘막(12)은 통상적으로 반도체 구조 표면의 계단(13, 11, 14) 윤곽을 따르지 않는다. 대신에 계단에 유사한 침착부(deposition)를 형성한다. 이러한 상황에서, 측벽(11)상에 형성되는 폴리실리콘층의 근사 형상을 규정하기 위해서는 마스크를 채용하는 것이 유리할 수 있으며, 여기에 관해 도 1c에 예시되고 다음에 기술한다. 마스크를 사용하지 않는 처리에 관해서는 이후에 다룰 것이다.
이제 폴리실리콘막(12)이 예컨대 포토리소그래피 공정에 의해 패터닝되며, 포토리소그래피 공정은 포토레지스트막(도시되지 않음)으로 반도체 구조(10)를 코팅하고, 적절한 마스크에 의해 포토레지스트막을 노출시키고, 노출된 포토레지스트를 현상하여, 도 1c에 도시된 바와 같이 하부의 폴리실리콘막(12)에서의 후속적인 패턴 전사를 위해 원하는 포토레지스트 에칭 마스크(16)를 생성하는 단계를 포함한다. 이제, 첫번째 반응성 이온 에칭(RIE) 단계를 수행하여 형성하고자 하는 폴리실리콘층(12)의 근사 형상을 규정한다. 이 단계의 결과는 도 1d에 개략적으로 도시되어 있다. 이와 같은 첫번째 RIE 단계 후에, 포토레지스트 마스크(16)를 제거한다. 이것은, 요컨대 포토레지스트 마스크(16)를 용매욕(solvent bath)에서 화학적으로 벗겨냄으로써 행해질 수 있다. 도 1e에 도시된 바와 같이, 폴리실리콘층(12)은 수평 표면(14)의 일부를 계속 오버래핑한다. 다음 RIE 단계에서, 폴리실리콘층(12)의 오버래핑 부분을 제거한다. 폴리실리콘막(12)에서의 도펀트의 분포 및/또는 입자 구조는 통상적으로 비균질이므로, 폴리실리콘층(12)의 표면(15)은 이러한 RIE 처리를 행한 후에 도 1f에 도시된 바와 같이 비균일하고 거칠게 된다. 이러한 한가지 이유는 적게 도핑된 부분과 크게 도핑된 폴리실리콘 부분의 에칭율 차이 때문이다. RIE 조건은 폴리실리콘층(12)의 근사 형상을 얻기 위해 주의깊게 선택되어야 한다. 제 1 및 제 2 RIE 에칭에는 Cl, Br, C, Ar, F, 또는 그의 임의의 조합으로 된 종류를 포함하는 플라즈마가 적합하다. 예를 들면, 약 50 볼트의 전압하에서의 표준의 Cl2및 HBr 플라즈마가 특히 적합하다.
본 발명에 따르면, 다른 에칭 단계가 수행된다. 이 세번째 에칭 단계는 도 1g에 도시된 바와 같이, 반도체 구조의 표면(13 및 14)에 영향을 주지 않고 스퍼터링에 의해 표면(15)에서의 뷸균일도가 제거되도록 에칭 조건(RIE 에칭 파라미터로서도 또한 알려짐)이 주의깊게 설정되는 RIE 단계이다. 세번째 RIE 에칭 단계에 대한 조건은 하부의 반도체 구조에 대해 선택적이도록, 즉 귀와 같은 형상의('ear'-like) 구조(15)는 에칭되고 표면(13 및 14)은 에칭되지 않도록 선택된다. 주위 반도체 구조에 대한 폴리실리콘의 RIE 에칭 선택도는 바람직하게 5이상으로 높아야 한다. 이것은 이온 보조 스퍼터링(ion-assisted sputtering)을 제공하는 두번째 RIE 단계 동안 높은 바이어스 전압을 인가함으로써 성취된다. 전형적으로, 바이어스 전압은 800V 이상이어야 한다. CF4, CHF3, Ar의 조합으로 된 가스가 적합하다. 하부의 반도체 구조에 따라, 그의 감지 영역을 보호하는 적절한 마스크가 채용될 수도 있다.
본 발명의 공정을 이용하여 거의 모든 크기의 도핑된 폴리실리콘층을 제조할 수 있다. 본 발명의 공정은 10nm 내지 500nm의 폭과 100nm 내지 10μm의 높이를 갖는 폴리실리콘층을 제조하는 데 특히 적합하다(도 1g 참조).
본 발명에 따른 다른 단계 시퀀스가 도 2a 내지 도 2d에 도시되고 다음에 기술되어 있다. 수직 측벽(21)을 갖는 반도체 구조(20)는 폴리실리콘층의 제조를 위한 기초로서 기능한다. 도 2a에 도시된 바와 같이, 이 반도체 구조(20)의 표면을 얇은 보호층(25)으로 덮는다. 이 보호층(25)은 산화물(예를 들면, SiO2) 또는 질화물을 포함할 수 있다.
우선, 도 2b에 도시된 바와 같이 폴리실리콘층(22)을 형성한다. 이 폴리실리콘층(22)은 침착 후에 도핑된다. 이 일예에서, 폴리실리콘막(22)의 두께 t 대 측벽(21)의 높이의 비는 0.5보다 작다. 이러한 환경하에서, 폴리실리콘막(22)은 구조(20)의 표면에 부합(conform)한다. 이 경우, 층(22)의 두께 t는 형성하고자 하는 폴리실리콘층(22)의 폭 w와 거의 동일해야 한다.
특수한 환경에서는, 마스크가 필요없는 경우가 없다. 반도체 구조(20)상에 행해지는 첫번째 RIE 에칭 단계에 의해 수평 표면(23 및 24)으로부터 대부분의 폴리실리콘이 제거된다. 도 2c에 도시된 바와 같이, 모든 폴리실리콘층(22)이 제거되기 전에, 즉 얇은 폴리실리콘층이 구조(20)의 수평 표면상에 남겨지기 전에, 첫번째 RIE 단계가 중단될 수도 있다. RIE 에칭 파라미터는 높은 정도의 이방성(anisotropy)이 보장되도록 선택되어야 한다. 먼저, 염소 플라즈마가 매우 이방성으로(anisotropically) 폴리실리콘을 에칭하는 사실이 발견되었고 (보호층(25)으로서 기능할 수 있는) SiO2에 대해 우수한 선택도를 보였으나, 이들은 불소를 포함하는 가스보다 훨씬 느리게 Si를 에칭한다. 따라서, 폴리실리콘을 에칭하기 위해서는 염소 및 불소를 포함하는 가스에 의한 RIE 에칭이 바람직하다. 첫번째 RIE 단계의 이방성이 높으므로, 도 2c에 도시된 바와 같이 수직 폴리실리콘층(22) 및 얇은 수평 폴리실리콘층이 본질적으로 형성된다. 이제 수직 폴리실리콘층(22)의 근사 형상 및 크기가 규정된다. 첫번째 실시예에서와 같이, 층(22)의 상측 부분에 귀와 같은 형상의 구조(26)가 있게 된다(도 2c 참조).
본 발명에 따르면, 두번째 RIE 단계가 수행된다. 제 1 단계 시퀀스와 관련하여 기술된 바와 같이, 이 에칭 단계는 폴리실리콘층(22)의 수평 부분이 거의 영향을 받지 않고 스퍼터링에 의해 표면(26)에서의 비균일성이 제거되도록 에칭 조건이 선택되는 RIE 단계이다. 두번째 RIE 에칭 단계에 대한 조건은 수평 폴리실리콘에 대해 선택적이도록, 즉 폴리실리콘(22)의 귀와 같은 형상의 구조(26)는 에칭되고 수평 부분은 에칭되지 않도록 선택된다. 폴리실리콘층에 대한 폴리실리콘의 귀와 같은 형상(ears)의 RIE 에칭 선택도가 높아야 한다. 이것은 이온 보조 스퍼터링을 제공하는 두번째 RIE 단계 동안 높은 바이어스 전압을 인가함으로써 성취된다.
이제, 폴리실리콘층(22)의 나머지 수평 부분을 제거하기 위해 다른 RIE 단계 ─ 이는 첫번째 RIE 단계와 유사할 수 있다 ─ 가 필요하다. 보호층(25)이 크게 영향을 받지 않도록 이러한 RIE 에칭은 선택적이어야 한다.
도 2d에 도시된 바와 같이, 이러한 세번째 RIE 단계 에칭 후에 폴리실리콘층(22)이 정확히 규정된다.
상기한 두 공정은 본 발명의 예시적인 구현이다. 당 분야에서 통상의 지식을 가진 자라면 단계중 일부가 본 발명의 개념으로부터 벗어나지 않고 수정되거나 수행될 수 있음이 명백해질 것이다. 예를 들면, 기술된 포토레지스트의 패터닝은 차후의 RIE 단계에 마스크를 제공하는 단지 하나의 가능한 방법일 뿐이다. 당 분야에서는 알려진 다른 방법도 존재한다. 예를 들면, RIE 공정을 위한 마스크로서 기능하는 산화물층을 채용할 수도 있다. 통상적인 광학적 리소그래피 대신에 X선 리소그래피를 또한 사용할 수도 있다. 특정한 환경하에서는 마스크를 전혀 사용할 필요가 없다(제 2 단계 시퀀스를 참조). 이것은 마스크없는 RIE 공정(maskless RIE)으로서도 또한 불리운다. 후자의 공정은, 예를 들면 수직형 전계 효과 트랜지스터를 제조하는데 특히 적합하다.
도 2a 내지 도 2d와 관련하여 기술되고 도시된 공정은 보호층(25)이 노출될 때까지 첫번째 RIE 단계를 계속하면 단순화될 수 있다. 그다음에, 두번째 RIE를 수행하여 귀와 같은 형상의 구조를 제거할 수 있다. 세번째 RIE 에칭 단계는 필요가 없다. 이러한 방법의 단점은 보호층(25)이 RIE 단계에 의해 영향을 받을 수도 있다는 점이다. 더욱이, 두번째 RIE 단계에 비해 적절한 RIE 파라미터의 선택이 보다 복잡해지는데, 그 이유는 보호층(25) 및 하부 구조(20)가 손상되지 않도록 특히 주의해야 하기 때문이다.
도 3 및 도 4에는 본 발명을 이용하여 용이하게 제조될 수 있는 2개의 반도체 구조가 도시되어 있다. 도 3에는, 트렌치(35)를 갖는 반도체 구조가 도시되어 있다. 트랜치(35)는 2개의 도핑된 폴리실리콘층(31 및 32)으로 덮힌 수직 측벽(33 및 34)을 갖는다. 본 발명의 공정은 2개의 폴리실리콘층(31 및 32)의 크기 및 형상을 정확히 제어하도록 한다.
도 4에 도시된 반도체 구조(40)는 2개의 기울어진 표면(43 및 44)을 갖는다. 이들 표면(43, 44)은 폴리실리콘층(41 및 42)을 지닌다. 이러한 구조는 본 발명의 공정을 이용하여 정확히 제조될 수 있다.
다음에, n형 도핑된 게이트 도전체를 갖는 수직형 FET이 기술된다. p형 도핑된 게이트 도전체를 갖는 FET는 유사한 구조를 가지나, p형 및 n형 영역이 반전되고, 반대 부호의 전압이 전류 흐름을 생성함에 주의해야 한다.
도 5b에 수직형 FET(50) ─ 본 발명의 공정을 이용하여 제조됨 ─ 가 개략적으로 도시되어 있다. 이것은 수직(즉, FET(50)가 형성되는 반도체 기판(52)에 대해 수직임) 게이트 채널(51)을 포함한다. 통상적으로 이 게이트 채널(51)은 도핑되지 않은 실리콘으로 구성된다. 기판(52)내에는 n+형 도핑된 소스 전극(53)이 형성된다. 게이트 채널(51)의 상단에는 n+형 도핑된 드레인 전극(55)이 형성된다. 게이트 채널(51)의 수직 측벽상에 얇은 산화물(흔히 SiO2)의 층(57)이 형성된다. 본 발명의 단계 시퀀스를 이용하여 도핑된 폴리실리콘층(54)이 형성되며, 이는 상기 얇은 산화물(57)에 부합하게 된다. 이 폴리실리콘층(54)은 게이트 도전체로서 기능한다. 얇은 절연체(56)(예를 들면, SiO2)는 소스 전극(53) 및 폴리실리콘층(54) 사이에 배치된다. 도 5b에는 각각의 평면도가 주어진다(평면도는 크기가 축소되어 있음에 주의하기 바란다).
도 5a에서 알 수 있는 바와 같이, 상기한 FET(50)는 기판(52)의 평면에서 원형의 단면을 갖는 기등 모양의(pillar-like) 형상을 갖는다. 마찬가지로, 정방형 또는 장방형 단면을 가질 수도 있다.
게이트 채널(51)은 FET(50)의 소스(53) 및 드레인 전극(55) 사이의 영역이다. 이는 원하는 동작을 실행시키도록 선택적으로 도전성 또는 비도전성으로 제조될 수 있다. 이러한 FET의 동작을 위해서는 잘 규정된 게이트 채널(51) 및 폴리실리콘층(54)이 중요하다. 그러나, 이러한 채널 및 인접한 폴리실리콘층의 원하는 크기가 점점 작아짐에 따라, 제조 공정의 부정확성으로 인해 작은 채널을 단락시켜 버릴 수 있으며, 그 결과 각각의 FET 및 그에 따른 전체 소자 ─ FET는 그 소자의 일부분인 ─ 가 동작하지 않게 되어 버릴 수 있다. 또한, 채널 및 폴리실리콘층의 치수는 소자의 전기적인 특성을 제어한다. FET의 성능은 소자의 기하구조, 도핑 프로파일, 표면에 가까운 재료의 질 등에 크게 의존한다. 따라서 폴리실리콘 게이트 도전체(54)의 치수가 정확히 제어될 필요가 있다.
본 발명의 공정은 이러한 FET의 필수적인 부분인 폴리실리콘 게이트 도전체의 크기 및 형상을 정확히 규정하는 것이 가능하므로 수직형 FET을 제조하는 데 사용될 수 있다.
본 발명의 공정은 모든 폴리실리콘 도핑 및 폴리실리콘 입자 구조에 대해 적용된다.
상기한 설명으로부터 본 발명은 일괄 제조에 적합하다는 것을 명백히 알 수 있다. 본 발명의 동일한 단계 시퀀스를 이용하여 한 소자 레벨의 모든 폴리실리콘층이 제조될 수 있다. 이러한 단계 시퀀스는 폴리실리콘층이 요구되는 레벨에 도달될 때마다 반복될 수 있다. 이때문에 고밀도의 다중-레벨(multi-level) 구조가 가능해진다.
본 발명에 따른, 마스크를 사용하지 않는 처리는 동일한 RIE 에칭 챔버내에서 수행될 수 있다. 이로 인해 제 1 처리 챔버로부터 제 2 처리 챔버로 구조를 이동시킬 필요가 없기 때문에 반도체 구조를 취급하는 것이 간단해진다.
본 발명의 공정은, 예를 들면 고밀도 집적(VLSI) 및 초고밀도 집적(ULSI) 소자와 같은 집적 소자와 함께, 임의의 종류의 이산적인 반도체 소자를 제조하는 데 사용될 수 있다. 본 발명의 방법은 RAM(random access memory), ROM(read only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory), PLA(programmable logic array)를 제조하는 데 적합하다.
본 발명의 공정은 실리콘으로 미세기구적 소자(micromechanical devices)를 제조하는 데 적합하다.
상기한 바와 같은 본 발명에 따르면, 본 발명은 일괄 제조에 적합하다. 본 발명의 동일한 단계 시퀀스를 이용하여 한 소자 레벨의 모든 폴리실리콘층이 제조될 수 있다. 이러한 단계 시퀀스는 폴리실리콘층이 요구되는 레벨에 도달될 때마다 반복될 수 있다. 이때문에 고밀도의 다중-레벨 구조가 가능해진다.
본 발명에 따른, 마스크를 사용하지 않는 처리는 동일한 RIE 에칭 챔버내에서 수행될 수 있다. 이로 인해 제 1 처리 챔버로부터 제 2 처리 챔버로 구조를 이동시킬 필요가 없기 때문에 반도체 구조를 취급하는 것이 간단해진다.
Claims (21)
- 반도체 구조의 측벽상에서 정확한 형상의 도핑된 폴리실리콘층을 생성하는 방법에 있어서,(a) 상기 반도체 구조 및 상기 측벽의 적어도 일부를 덮는 폴리실리콘막을 침착하는 단계와,(b) 상기 폴리실리콘막을 도핑하는 단계와,(c) 상기 측벽상에서 상기 폴리실리콘층의 근사 형상을 규정하기 위해, 높은 에칭율의 상기 폴리실리콘막을 제공하는 반응성 이온 에칭 파라미터를 이용하는 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘막을 에칭하는 단계와,(d) 상기 폴리실리콘층의 표면 비균일성이 스퍼터링에 의해 제거되도록 높은 바이어스 전압을 인가하는 낮은 에칭율의 폴리실리콘의 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘층을 에칭하는 단계를 포함하는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 단계((a) 및 (b))는 병행하여(concurrently) 수행되는, 즉 상기 폴리실리콘막은 침착되면서 도핑되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (a)를 위해 다음 종류들, 즉 Cl, Br, C, Ar, F, He중의 적어도 하나, 또는 그의 임의의 조합이 사용되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 3 항에 있어서,Cl2, HBr, He, 또는 CF4, Ar를 포함하는 플라즈마가 사용되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (a)는 상기 측벽외의 표면으로부터 상기 폴리실리콘막이 완전히 제거되기 전에 중단되어, 이들 표면상에 얇은 폴리실리콘층을 남기고,제 3 반응성 이온 에칭 단계는 상기 제 2 반응성 이온 에칭 단계 (b) 이전에 수행되어, 상기 측벽외의 표면으로부터 상기 얇은 폴리실리콘층을 제거하는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 5 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (a)에 대해 사용된 것과 본질적으로 동일한 반응성 이온 에칭 파라미터가 상기 제 3 반응성 이온 에칭 단계에 대해 사용되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (a)에 대해 사용된 상기 반응성 이온 에칭 파라미터중 하나인 바이어스 전압은 대략 800V인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 2 반응성 이온 에칭 처리 단계 (b)에 대해 다음 종류들, 즉 Cl, Br, C, Ar, 또는 F중의 적어도 하나, 또는 그의 임의의 조합이 사용되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (a)가 수행되기 전에 상기 반도체 구조의 상부에 적절한 마스크가 배치되거나 또는 형성되고, 상기 마스크는 이들 부분이 영향을 받지 않도록 보호하는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (a)는 마스크를 사용하지 않는 처리(a maskless process)이고, 상기 반응성 이온 에칭 파라미터는 상기 폴리실리콘막이 이방성으로(anisotropically) 에칭되도록 선택되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 5 항에 있어서,상기 제 1 및 제 2 반응성 이온 에칭 처리 단계 (a) 및 (b)와, 상기 제 3 반응성 이온 에칭 처리는 동일한 처리 챔버내에서 수행되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 반도체 구조는 부분적으로 처리되는 반도체 소자인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 반도체 구조는 부분적으로 처리되는 미세기구적 소자(micromechanical device)인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 측벽상의 상기 폴리실리콘층은 수직형 전계 효과 트랜지스터와 같이 반도체 소자의 일부인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 반응성 이온 에칭 파라미터는 상기 반도체 구조에 대한 폴리실리콘의 선택도가 적어도 5가 되도록 선택되는 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 측벽은 함몰부(a depression) 또는 트렌치(a trench)의 측벽인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 측벽은 엘리베이션(an elevation), 범(a berm), 또는 리지(a ridge)의 측벽인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 제 1 항에 있어서,상기 반도체 구조는 부분적으로 처리되는 RAM(random access memory), ROM(read only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory), 또는 PLA(programmable logic array)인 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법.
- 기판내에 수직형 전계 효과 트랜지스터를 제조하는 방법에 있어서,(a) 도핑에 의해 상기 기판내에서 소스 전극을 규정하는 단계와,(b) 수직형 게이트 채널을 형성하는 단계와,(c) 상기 소스 전극이 위치되는 단부에 마주 보는 상기 게이트 채널의 단부상에 드레인 전극을 형성하는 단계와,(d) 상기 게이트 채널의 측벽상에 얇은 게이트 산화물을 제공하는 단계와,(e) 상기 측벽상에 상기 기판의 일부 및 상기 얇은 게이트 산화물의 일부를 덮는 폴리실리콘막을 침착하는 단계와,(f) 상기 폴리실리콘막을 도핑하는 단계와,(g) 상기 얇은 게이트 산화물상에 상기 폴리실리콘층의 근사 형상을 규정하기 위해, 높은 에칭율의 상기 폴리실리콘막을 제공하는 반응성 이온 에칭 파라미터를 이용하는 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘막을 에칭하는 단계 ─ 상기 반응성 이온 에칭 처리는 상기 측벽외의 표면으로부터 상기 폴리실리콘막이 완전히 제거되기 전에 중단되어, 이들 표면상에 얇은 폴리실리콘층을 남긴다 ─ 과,(h) 상기 폴리실리콘층의 표면 비균일성이 스퍼터링에 의해 제거되도록 높은 바이어스 전압을 인가하는 낮은 에칭율의 폴리실리콘의 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘막을 에칭하는 단계와,(i) 반응성 이온 에칭 처리를 이용하여 상기 폴리실리콘막을 에칭하여 상기 측벽외의 상기 표면상에서 얇은 폴리실리콘층을 제거하는 단계를 포함하는 수직형 전계 효과 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 제 1 및 제 2 단계((e) 및 (f))는 병행하여 수행되는, 즉 상기 폴리실리콘막은 침착되면서 도핑되는 수직형 전계 효과 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 제 1 반응성 이온 에칭 처리 단계 (g)는 마스크를 사용하지 않는 처리이고, 상기 반응성 이온 에칭 파라미터는 상기 폴리실리콘막이 이방성으로 에칭되도록 선택되는 수직형 전계 효과 트랜지스터 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8/749,748 | 1996-11-15 | ||
| US08/749,748 US5759920A (en) | 1996-11-15 | 1996-11-15 | Process for making doped polysilicon layers on sidewalls |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980041819A true KR19980041819A (ko) | 1998-08-17 |
| KR100259411B1 KR100259411B1 (ko) | 2000-06-15 |
Family
ID=25015021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970039142A KR100259411B1 (ko) | 1996-11-15 | 1997-08-18 | 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5759920A (ko) |
| KR (1) | KR100259411B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232233B1 (en) * | 1997-09-30 | 2001-05-15 | Siemens Aktiengesellschaft | Methods for performing planarization and recess etches and apparatus therefor |
| FR2776830B1 (fr) | 1998-03-26 | 2001-11-23 | Sgs Thomson Microelectronics | Cellule memoire electriquement programmable |
| JP3067739B2 (ja) * | 1998-06-30 | 2000-07-24 | 日本電気株式会社 | エッチング方法 |
| US6228731B1 (en) * | 1999-08-16 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Re-etched spacer process for a self-aligned structure |
| US6274446B1 (en) | 1999-09-28 | 2001-08-14 | International Business Machines Corporation | Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap |
| US6613682B1 (en) * | 1999-10-21 | 2003-09-02 | Applied Materials Inc. | Method for in situ removal of a dielectric antireflective coating during a gate etch process |
| US6744082B1 (en) * | 2000-05-30 | 2004-06-01 | Micron Technology, Inc. | Static pass transistor logic with transistors with multiple vertical gates |
| JP3483541B2 (ja) * | 2000-12-08 | 2004-01-06 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US6455433B1 (en) * | 2001-03-30 | 2002-09-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming square-shouldered sidewall spacers and devices fabricated |
| US6664153B2 (en) * | 2002-02-08 | 2003-12-16 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a single gate with dual work-functions |
| US6835663B2 (en) * | 2002-06-28 | 2004-12-28 | Infineon Technologies Ag | Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| US5124764A (en) * | 1986-10-21 | 1992-06-23 | Texas Instruments Incorporated | Symmetric vertical MOS transistor with improved high voltage operation |
| US4714519A (en) * | 1987-03-30 | 1987-12-22 | Motorola, Inc. | Method for fabricating MOS transistors having gates with different work functions |
| JP3033104B2 (ja) * | 1989-11-17 | 2000-04-17 | ソニー株式会社 | エッチング方法 |
| JPH04302426A (ja) * | 1991-03-29 | 1992-10-26 | Sony Corp | デジタル・エッチング方法 |
| JP2574094B2 (ja) * | 1992-02-27 | 1997-01-22 | 株式会社日本製鋼所 | エッチング方法 |
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
| JP3454951B2 (ja) * | 1994-12-12 | 2003-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1996
- 1996-11-15 US US08/749,748 patent/US5759920A/en not_active Expired - Fee Related
-
1997
- 1997-08-18 KR KR1019970039142A patent/KR100259411B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100259411B1 (ko) | 2000-06-15 |
| US5759920A (en) | 1998-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6548385B1 (en) | Method for reducing pitch between conductive features, and structure formed using the method | |
| CN101952958B (zh) | 包括鳍式晶体管的系统及装置以及其使用、制作及操作方法 | |
| US5866448A (en) | Procedure for forming a lightly-doped-drain structure using polymer layer | |
| KR100259411B1 (ko) | 반도체 구조의 측벽상에서의 도핑된 폴리실리콘층 생성 방법 | |
| EP4243086A2 (en) | Dual width finfet | |
| US5670401A (en) | Method for fabricating a deep submicron mosfet device using an in-situ polymer spacer to decrease device channel length | |
| US6291310B1 (en) | Method of increasing trench density for semiconductor | |
| US11031467B2 (en) | Field effect transistor based on vertically integrated gate-all-round multiple nanowire channels | |
| KR19980018652A (ko) | 미세구조체 제조방법 | |
| US6069384A (en) | Integrated circuit including vertical transistors with spacer gates having selected gate widths | |
| US11876018B2 (en) | Self-aligned trench MOSFET contacts having widths less than minimum lithography limits | |
| US6338997B2 (en) | Method of fabricating semiconductor device having improved bias dependability | |
| US6884727B2 (en) | Semiconductor fabrication process for modifying the profiles of patterned features | |
| KR100480453B1 (ko) | 반도체 소자의 제조 방법 | |
| CN102054778B (zh) | 互补金属氧化物半导体结构的制作方法 | |
| US6277692B1 (en) | Process for fabricating an EEPROM | |
| KR100470721B1 (ko) | 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법 | |
| KR100341198B1 (ko) | 반도체 기판의 열적 산화 공정 및 복수의 결정 방위의 동시적 열적 산화 공정 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR100790443B1 (ko) | 디램셀 제조 방법 | |
| KR100206962B1 (ko) | 수직형 채널을 갖는 트랜지스터 제조방법 | |
| KR19990050380A (ko) | 수직 채널 트랜지스터의 제조방법 | |
| KR20010073304A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR20030053959A (ko) | 반도체소자의 제조방법 | |
| KR100446654B1 (ko) | 반도체 소자 및 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |