KR19980039631A - 반도체 소자의 필드 산화막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 필드 산화막 형성방법이 개시한다. 개시된 본 발명은, 반도체 기판에 트렌치를 형성하는 단계; 상기 반도체 기판 표면에 열산화막을 형성하는 단계; 상기 열산화막 상부에 플로우 특성을 지닌 막을 형성하는 단계; 상기 플로우 특성을 지닌 막과, 열산화막을 반도체 기판 표면이 노출되도록 전면 식각하여, 필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 보다 구체적으로는 트렌치 구조의 필드 산화막 형성방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 메모리 소자의 응용분야가 확장되어 감에 따라, 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 항목중의 하나이다.
현재 반도체 소자 분리를 위해 가장 널리 알려진 기술은 소위 선택 산화법에 의한 로코스(LOCOS : local oxidation of silicon)법과 이의 개량 기술 및 트렌치 구조로 이루어진 방법이다. 그러나, 로코스 방식에 의하여 제조된 소자 분리막은 넓은 면적을 차지한다는 문제점과 고질적으로 존재하는 버드 빅(bird´s beak)문제점을 해결하는데 다소 문제점이 발생하였다.
종래의 소자 분리를 위한 필드 산화막은, 도 1A에 도시된 바와 같이, 반도체 기판(1) 바람직하게는, 실리콘 기판 상부에 레지스트막 도포, 노광 및 현상의 일련 공정으로 진행되는 사진 식각 공정에 의하여 소자 분리 예정 부분을 노출시키기 위한 마스크 패턴(도시되지 않음)이 형성된다. 이 마스크 패턴을 이용하여 반도체 기판은 이방성 건식 식각 방식에 의하여 식각되어, 수 ㎛ 정도의 깊이를 갖는 트렌치(T)가 형성된다. 그후, 마스크 패턴의 공지된 기술에 의하여 제거된다.
이어서, 도 1B에 도시된 바와 같이, 플로우 특성을 지닌 막 예를들어, BPSG막(2)이 반도체 기판 상부에 소정 두께로 증착되고, BPSG막(2)은 약 800 내지 900℃의 온도 범위에서 플로우되어, 트렌치(T) 내부가 매립된다.
그후, 도 1C에 도시된 바와 같이, BPSG막(2)는 반도체 기판 표면이 노출되도록 전면식각되어, 트렌치 구조의 필드 산화막(3)이 형성된다.
상기와 같이 트렌치내에 절연막을 효과적으로 매립하기 위하여, 절연막으로서 BPSG막과 같이 플로우 특성이 우수한 막을 사용하게 되면, 트렌치내의 매립특성은 우수하나, 막내에 포함되어 있는 불순물이 이후에 진행될 열산화 공정에서, 외부로 확산되어 반도체 소자의 특성을 저하시키는 문제점이 발생되었다.
따라서, 본 발명은 트렌치 구조를 갖는 반도체 소자의 필드 산화막 형성방법에 있어서, 절연막을 트렌치내에 효과적으로 매립시키면서, 불순물의 외부 확산을 방지할 수 있는 반도체 소자의 필드 산화막 형성방법을 제공하는 것을 목적으로 한다.
도1A 내지 1C는 종래의 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 도면.
도2A 내지 2D는 본 발명에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 열산화막
13 : BPSG막 14 : 필드 산화막
15 : 캐핑 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판에 트렌치를 형성하는 단계; 상기 반도체 기판 표면에 열산화막을 형성하는 단계; 상기 열산화막 상부에 플로우 특성을 지닌 막을 형성하는 단계; 상기 플로우 특성을 지닌 막과, 열산화막을 반도체 기판 표면이 노출되도록 전면 시각하여, 필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 트렌치내에 플로우 특성을 지닌 막을 형성하기 전에, 표면을 열산화하고, 트렌치내에 플로우 특성을 지닌 막을 매립하여 필드 산화막을 형성한 다음, 필드 산화막 상부에 불순물 확산 방지를 위한 캐핑 산화막을 형성하여, 열공정시 불순물의 확산을 방지한다.
[실시예]
이하 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2A 내지 2D는 본 발명에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 도면이다.
먼저, 도 2A에 도시된 바와 같이, 반도체 기판(11) 바람직하게는, 실리콘 기판 상부에 레지스트막 도포, 노광 및 현상의 일련 공정으로 진행되는 사진 식각 공정에 의하여 소자 분리 예정 부분을 노출시키기 위한 마스크 패턴(도시되지 않음)이 형성된다. 이 마스크 패턴을 이용하여 반도체 기판은 이방성 건식 식각 방식에 의하여 식각되어, 수 ㎛ 정도의 깊이를 갖는 트렌치(T)가 형성된다. 그후, 마스크 패턴의 공지된 기술에 의하여 제거된다.
이어서, 도 2B를 참조하여, 반도체 기판(11)은 약 700 내지 1000℃의 온도범위에서 N2및 O2분위기로 약 30 내지 50분 정도 열처리가 진행되어, 반도체 기판 표면에 열산화막(12)이 형성된다. 이 열산화막(12)은, 이후에 형성될 필드 산화막으로 부터 불순물 확산을 방지하기 위한 확산 베리어로 작용하고, 또한 상기 열처리 공정으로 트렌치(T)를 형성하는 공정시 발생한 식각 데미지를 제거한다.
그후, 도 2C에 도시된 바와 같이, 플로우 특성을 지닌 막 예를들어, BPSG막(13)은 반도체 기판(11) 상부에 소정 두께로 증착되고, 약 800 내지 900℃의 온도 범위에서 플로우되어, 트렌치(T) 내부가 매립된다.
도 2D에 도시된 바와 같이, BPSG막(13)은 반도체 기판(11) 표면이 노출되도록 전면 식각되어, 트렌치내에 매립되어, 필드 산화막(14)이 형성된다. 그후, 결과물 상부에는 캐핑 산화막(15)이 형성되고, 필드 산화막(14) 상부에만 존재하도록 패터닝 된다. 이 캐핑 산화막(15)은 이후의 열공정시, 필드 산화막(14)내에 포함된 불순물이 상부 표면을 통하여 확산됨을 방지하기 위하여 형성되고, 저온에서 형성되는 CVD 산화막 또는 TEOS 산화막으로 형성함이 바람직하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 트렌치내에 플로우 특성을 지닌 막을 형성하기 전에, 표면을 열산화하고, 트렌치내에 플로우 특성을 지닌 막을 매립하여 필드 산화막을 형성한 다음, 필드 산화막 상부에 불순물 확산 방지를 위한 캐핑 산화막을 형성하여, 열공정시 불순물의 확산을 방지한다.
따라서, 반도체 소자의 제조 수율이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (10)
- 반도체 기판에 트렌치를 형성하는 단계; 상기 반도체 기판 표면에 열산화막을 형성하는 단계; 상기 열산화막 상부에 플로우 특성을 지닌 막을 형성하는 단계; 상기 플로우 특성을 지닌막과, 열산화막을 반도체 기판 표면이 노출되도록 전면 식각하여, 필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 필드 산화막을 형성하는 단계 이후에, 필드 산화막 상부에 캐핑 산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 캐핑 산화막은 저온 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 캐핑 산화막은 TEOS 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 열산화막은 열처리 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 5 항에 있어서, 상기 열처리 공정은, 약 700 내지 1000℃의 온도범위에서 N2 및 O2 분위기로 약 30 내지 50분 정도 진행되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 열산화막의 두께는 100 내지 300Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 플로우 특성을 지닌 막을 형성하는 단계는, 플로우 특성을 지닌 막을 증착하는 단계; 및 상기 플로우 특성을 지닌 막을 소정 온도에서 플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 8 항에 있어서, 상기 플로우 특성을 지닌 막은 BPSG막인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 플로우 특성을 지닌 막은 700 내지 800℃의 온도에서 플로우 되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058689A KR19980039631A (ko) | 1996-11-28 | 1996-11-28 | 반도체 소자의 필드 산화막 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058689A KR19980039631A (ko) | 1996-11-28 | 1996-11-28 | 반도체 소자의 필드 산화막 형성방법 |
Publications (1)
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|---|---|
| KR19980039631A true KR19980039631A (ko) | 1998-08-17 |
Family
ID=66482739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960058689A KR19980039631A (ko) | 1996-11-28 | 1996-11-28 | 반도체 소자의 필드 산화막 형성방법 |
Country Status (1)
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| KR (1) | KR19980039631A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315452B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
-
1996
- 1996-11-28 KR KR1019960058689A patent/KR19980039631A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315452B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
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