KR19980032082A - 분파기 패키지 - Google Patents

분파기 패키지 Download PDF

Info

Publication number
KR19980032082A
KR19980032082A KR1019970013924A KR19970013924A KR19980032082A KR 19980032082 A KR19980032082 A KR 19980032082A KR 1019970013924 A KR1019970013924 A KR 1019970013924A KR 19970013924 A KR19970013924 A KR 19970013924A KR 19980032082 A KR19980032082 A KR 19980032082A
Authority
KR
South Korea
Prior art keywords
layer
phase matching
matching circuit
splitter
filter chip
Prior art date
Application number
KR1019970013924A
Other languages
English (en)
Other versions
KR100252535B1 (ko
Inventor
이까타오사무
사토오요시오
Original Assignee
세끼자와 다다시
후지쓰가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼자와 다다시, 후지쓰가부시끼가이샤 filed Critical 세끼자와 다다시
Publication of KR19980032082A publication Critical patent/KR19980032082A/ko
Application granted granted Critical
Publication of KR100252535B1 publication Critical patent/KR100252535B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/70—Multiple-port networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H9/72—Networks using surface acoustic waves
    • H03H9/725—Duplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H03H9/64—Filters using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0566—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers
    • H03H9/0576—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers including surface acoustic wave [SAW] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/70—Multiple-port networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H9/72—Networks using surface acoustic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

분파기 패키지는 상이한 대역중심 주파수를 갖는 2개의 표면탄성파(SAW) 필터칩과 2개의 SAW 필터칩의 위상을 정합하기 위한 위상정합회로로 되며, 이 필터칩과 위상정합회로는 일체로 수용되고, 위상정합회로는 표면탄성파 필터칩 장착면의 상방에 위치한 필터칩용의 캐비티를 구성하는 층에 형성된다. 본 발명에 의하면 분파기 패키지의 높이를 낮출 수가 있다.

Description

분파기 패키지
본 발명은 분파기 패키지에 관한 것이며, 특히 표면탄성파(SAW) 대역통과필터를 사용한 분파기 패키지에 관한 것이다.
최근에는 휴대전화로 대표되는 이동통신기기의 소형화가 급속히 개발되어, 이들 기기에 사용되는 소형화, 고성능화가 요망되고 있다. 이동통신기기에서는 신호를 분리 또는 생성하기 위해서 분파기가 사용된다.
또한 분파기는 대역통과필터, 대역저지필터 또는 이들 필터의 조합으로 구성된 것이 많으나, 보다 소형화, 고성능화를 위해 SAW 필터를 사용한 것이 연구개발되고 있다.
분파기는 2개의 표면탄성파간의 간섭을 방지하기 위해 상이한 통과대역을 갖는 2개의 표면탄성파를 분리한다. 2개의 SAW 대역통과 필터칩으로 구성된 분파기는 2개의 SAW 대역통과 필터칩 서로가 상대방의 필터특성에 간섭하는 것을 방지하거나 저감할 수 있도록 설계하여야 한다. 이를 위해서 2개의 SAW 대역통과 필터칩 각각에 위상정합회로를 설치하거나, 또는 적어도 2개의 SAW 대역통과 필터칩중의 하나에 위상정합회로를 설치한다.
이 위상정합회로는 필터칩과 함께 다층의 세라믹 패키지내에 수용되어, 높이가 2.4mm 정도의 소형의 분파기 패키지를 형성할 수가 있다.
통상 분파기를 구성하는 2개의 필터칩은 상이한 대역중심 통과주파수(예를 들어 836MHz와 881MHz)를 갖는다. 이 필터칩은 각기의 통과대역에서는 감쇠량이 적으며, 각기의 저지대역에서는 감쇠량이 커져서 신호의 레벨이 낮아진다.
그리고 2개의 필터칩으로 분파기를 구성할 경우에는 2개의 필터칩의 필터특성이 열화하는 것을 방지할 필요가 있다. 이를 위해서 상대방 필터칩의 통과대역에서 각 필터칩의 임피던스가 무한대이고, 그 반사계수가 1인 것이 이상적이다.
상기와 같은 특성을 얻기 위해서 필터칩에 위상정합회로를 접속한다. 위상정합회로는 일반적으로 스트립선로, 개별소자인 콘덴서(C)나 인덕턴스(L)로 형성된다.
위상정합회로가 스트립선로로 형성된 경우에는, 스트립선로의 길이에 비례하여 저항이 증가한다. 저항이 증가하면 신호의 전파손실이 생기고, 분포정수의 부유용량이 증가한다.
부유용량이 증가하면 위상회로 정수등에 영향을 미쳐서 특성이 변화한다. 이와 같은 영향은 사용하는 주파수가 고주파일수록, 또 분파기의 패키지 재료가 고유전율일수록 커진다는 것이 알려지고 있다.
이 영향을 회피하기 위하여 유전율이 낮은 재료(예를 들어 알루미나 세라믹 또는 유리 세라믹)를 사용하고, 위상정합회로에는 저저항의 도체(예를 들어 텅스텐)를 사용한다.
개별 칩 L 또는 C를 사용할 경우에는 위상정합회로의 정수는 크게 영향을 받지 않는다. 그러나 칩의 정밀도 때문에 위상정합의 미세한 조정이 어렵다. 또한 칩의 형상이 크기 때문에 분파기의 높이가 현저히 높아진다.
하기에 2개의 대역통과형 SAW 필터칩으로 구성된 종래의 분파기의 예를 설명한다.
도 12는 패키지내에 형성된 종래의 분파기의 회로구성을 나타낸 기본구성도이다. 도 12에서 F1 및 F2는 SAW 필터칩을 표시한다. 필터칩 서로가 상대방의 필터특성에 간섭하지 않도록 하기 위해 위상정합회로(P1, P2)가 삽입되어 있다.
단자(T1, T1')는 공통신호단자이며, 단자(S1, S1g) 및 단자(S2, S2g)는 분파된 신호의 입/출력단자이다. 상기 각 단자쌍중의 한쪽(예를 들어 T1', S1g, S2g)은 접지(GND)된다.
통상 SAW 필터(F1, F2)와 위상정합회로(P1, P2)는 다층의 세라믹 패키지내에 수용된다.
도 13∼도 17은 종래의 분파기 패키지의 구성을 나타낸 개략단면도 및 사시도이다. 도 13에서 외부접속단자부(101)는 패키지의 최하층에 위치하며, 도 12의 단자(T1, S1, S2)에 상당한다.
절연층(103)내에는 텅스텐등으로 된 위상정합회로(100)가 매입되어 있다.
도 13에 나타낸 분파기에서는 필터(F1)와 단자(T1) 사이에만 위상정합회로(100)가 삽입되어 있다.
위상정합회로(100)의 한쪽 단부는 관통구멍을 통해 최하층의 공통신호단자(T1)에 접속되고, 단른 쪽 단부는 관통구멍을 통해 필터(F1, F2)에 접속된다. 필터(F1, F2)는 필터칩의 장착면인 다이부착층(102)상에 배치되고, 배선(107)을 통해서 본딩단자층(104)에 접속된다.
본딩단자층(104)은 필터의 상면과 같은 높이의 면에 있는 캐비티를 구성하는 층(이하 캐비티층이라 한다)(105)의 표면에 위치하며, 패키지의 단부를 통해서 최하층의 신호단자(S1, S2)에 접속된다. 다이부착층(102)에는 접지(GND) 패턴이 형성되고, 이 GND 패턴에 필터(F1, F2)가 배치된다. 최상층에는 기밀 밀봉을 위해 캡(106)이 배치된다.
도 13의 분파기 패키지의 사시도를 나타낸 도 14에는 층(7)에 위상정합회로(100)가 형성되어 있다. 관통구멍을 통해, 위상정합회로(100)의 한쪽 단부는 캐비티층(105)의 단자(S1')에 접속되고, 다른 쪽 단부는 단자(S2') 및 최하층에 위치한 단자(T1)에 접속된다. 층(5)의 표면은 다이부착층이며, 그 위에 필터칩(F1, F2)이 배치된다.
층(9)의 표면에는 그라운드(GND)층이 형성되어, 관통구멍과 패키지의 단부를 통해서 층(2) 및 층(6)에 있는 GND에 접속된다.
도 13 및 도 14에 나타낸 종래의 분파기 패키지는 7.5(길이)×8.5(폭)×2.4(높이)mm 정도의 크기이다.
도 15는 필터(F1, F2)와 공통신호단자(T1) 사이의 층(7)과 층(8)상에 위상정합회로(100)를 삽입한 종래의 분파기 패키지의 사시도이다.
도 14에 나타낸 종래의 분파기 패키지와 다른 것은 위상정합회로(100)가 형성된 층(8)이 추가된 점이다. 이 층(8)을 추가했기 때문에 도 14에 나타낸 분파기 패키지의 높이(2.4mm)보다 0.35mm 정도 높아진다.
도 16 및 도 17은 도 13에 나타낸 구성의 표리를 거꾸로 하여, 다이부착층의 상면에 위상정합회로(100)를 형성한 구성의 종래의 분파기 패키지를 나타낸 것이다. 도 13에 나타낸 분파기 패키지와 비교하면, 이 구성에서는 절연층(103)을 생략할 수 있기 때문에 분파기 패키지의 크기를 8.5(길이)×9.5(폭)×1.6(높이)mm 정도로 할 수가 있다.
그러나 위상정합회로(100)는 상면에 배치되어 있으므로, 외부로부터의 복사음의 영향을 받기가 쉽다.
따라서 위상정합회로(100)에 바로 가까이 GND등의 신호선이 존재하면, 위상정합회로의 특성 임피던스가 변화하여 디바이스 특성을 열화시킨다. 그러므로 어느 정도의 공간이 필요하다.
종래에는 도 16에 나타낸 구성의 분파기 패키지는 위상정합회로(100)의 상방에 0.6mm 이상의 공간을 둔 것이 사용되고 있다. 결국에 이 분파기 패키지는 2.2mm 이상의 높이를 차지하게 된다.
상술한 바와 같이 소형 통신기기의 부품의 소형화가 절실히 요망되고 있으며, 특히 부품의 높이를 제한하는 필요성이 가일층 요구되고 있다.
도 13에 나타낸 바와 같이 위상정합회로의 패턴을 매입한 다층구조의 분파기 패키지의 경우에는 서로가 상대방의 필터특성에 미치는 악영향을 저감할 수 있으나, 필요로 하는 층의 수가 많기 때문에 분파기 패키지를 더욱 소형화하거나 , 그 높이를 낮추는 것이 어려워진다.
또 도 16에 나타낸 구조에서는 분파기 패키지의 상방에 일정 높이의 공간이 필요하기 때문에 높이를 낮추는 데에도 제한을 받는다. 또한 외부로부터의 노이즈에 의해 필터특성에 악영향이 미치는 우려가 높다.
도 1은 본 발명에 의한 분파기의 기본구성도.
도 2는 본 발명에 의한 분파기의 필터칩의 주파수특성을 설명하는 그래프.
도 3은 본 발명의 제1실시예에 의한 분파기 패키지의 다층구조의 단면도.
도 4는 본 발명의 제1실시예에 의한 분파기 패키지의 다층구조의 사시도.
도 5는 종래의 분파기 패키지와 본 발명에 의한 분파기 패키지간의 특성을 비교한 테이블.
도 6은 제1실시예와 종래의 분파기 패키지간의 대역특성을 비교한 그래프.
도 7은 본 발명의 제2실시예에 의한 분파기 패키지의 다층구조의 사시도.
도 8은 제2실시예와 종래의 분파기 패키지간의 대역특성을 비교한 그래프.
도 9는 본 발명의 제3실시예에 의한 분파기 패키지의 다층구조의 사시도.
도 10은 제3실시예와 종래의 분파기 패키지간의 대역특성을 비교한 그래프.
도 11(a), (b)는 본 발명의 제1실시예에 의한 위상정합회로의 대표적 패턴을 나타낸 도면.
도 12는 종래의 분파기의 기본구성도.
도 13은 종래의 분파기 패키지의 단면도.
도 14는 종래의 분파기 패키지인 도 13에 대응하는 사시도.
도 15는 종래의 분파기 패키지의 사시도.
도 16은 종래의 분파기 패키지의 단면도.
도 17은 종래의 분파기 패키지의 사시도.
본 발명은 상이한 대역중심 통과주파수를 갖는 2개의 표면탄성파(SAW) 필터칩과 2개의 SAW 필터칩의 위상을 정합하는 위상정합회로 구성되며, 2개의 SAW 필터칩과 위상정합회로가 1개 단위로 수용된 다층 분파기 패키지에 있어서, 상기 위상정합회로가 SAW 필터칩 장착면의 상방에 위치하여 SAW 필터칩용의 캐비티를 구성하는 층(캐비티층)에 형성된 다층 분파기 패키지를 제공한다.
본 발명에 의하면 SAW 필터칩용 캐비티층에 위상정합회로를 형성하면, 분파기 패키지의 높이를 낮출 수가 있다.
이하 본 발명을 구체적으로 설명한다.
본 발명은 분파기의 신호손실을 저감하고, 분파기 필터특성의 열화를 방지하는 동시에 분파기 패키지의 높이를 낮추는 목적으로, 위상정합 패턴, 접지 패턴, 공통신호단자 패턴등의 장착을 위해 신규의 다층구조를 채용한 분파기 패키지를 제공한다.
본 발명에 의한 분파기 패키지는 상이한 대역중심 통과주파수를 갖는 2개의 표면탄성파(SAW) 필터칩과 2개의 SAW 필터칩의 위상을 정합하는 위상정합회로로 구성되며, 2개의 SAW 필터칩과 위상정합회로가 1개 단위로 수용되고, 상기 위상정합회로는 SAW 필터칩 장착면의 상방에 위치하는 SAW 필터칩용의 캐비티를 구성하는 층(캐비티층)에 형성된다.
필터칩의 캐비티를 형성하는 캐비티층은 본딩단자층과, 본딩단자층의 하방에 각 SAW 필터칩마다 분리된 패턴으로 된 접지층과, 접지층의 하방에 위상정합회로가 형성된 정합층으로 구성되어도 좋다.
공통접지층은 필터칩 장착면에 형성하여도 좋고, 필터칩 장착면의 하방에 절연층을 개재하여 형성하여도 좋다.
캐피지층은 SAW 필터칩 장착면의 상방에 위치하여, 2개의 SAW 필터칩을 장착하기 위한 캐비티를 둘러싼 층을 의미한다.
SAW 필터칩은 캐비티내에 삽입되어, SAW 필터칩 장착면에 접착된다. 칩 장착면은 다이부착층이라고도 불리운다.
위상정합회로는 손실 저감을 고려하여 동 또는 은을 주성분으로 하는 도체로 되는 것이 바람직하다.
위상정합회로는 장치의 소형화를 고려하여 필터칩을 둘러싼 스트립선로로 형성하는 것이 바람직하다.
하기에 본 발명을 도면에 나타낸 실시예에 의해 자세히 설명하거니와, 이들 실시예가 본 발명의 범위를 한정하는 것은 아니다.
도 1은 본 발명에 의한 분파기의 회로구성을 나타낸 기본구성도이다.
도 1에서 위상정합회로(P1, P2)는 각각 필터칩(F1, F2)과 공통신호단자(T1, T2) 사이에 배치된다.
필터칩(F1, F2)은 상이한 대역중심 통과주파수를 가지며, 각각 도 2에 나타낸 주파수특성을 갖는다.
입/출력단자(S1, S2)는 2개의 원하는 중심주파수를 갖는 신호를 입/출력하는 단자이다.
예를 들어 필터칩(F1)의 대역중심 통과주파수를 836MHz로 하면, 836MHz를 중심으로 하는 대역의 신호가 단자(S1)에 입/출력된다.
마찬가지로 필터칩(F2)의 대역중심 통과주파수(881MHz)를 중심으로 하는 대역의 신호가 단자(S2)에 입/출력된다.
입/출력단자(S1, S2) 이외의 단자(GND)와 공동신호단자(T1')는 접지(GND)된다.
제1실시예
하기에 단면도 및 사시도를 이용하여 본 발명의 제1실시예를 설명한다.
도 3은 실시예1에서의 단층구조 분파기 패키지의 단면도, 도 4는 그 사시도를 나타낸다.
다층구조는 5개의 층으로 구성된다. 최상층(층 1)에는 필터칩의 내부를 보호하기 위한 도시하지 않은 캡이 배치된다. 이 캡은 Au, Ni등으로 도금된 금속재료로 되거나, 패키지에 사용한 것과 동일한 세라믹재료로 된다.
층 1은 캡을 장착하기 위한 분파기 패키지의 틀 역할을 한다. 층 1은 유리 세라믹재료로 된다. 도4에는 캡과 층 1의 도시는 생략되어 있다.
층 2∼4는 필터칩(F1, F2)과 거의 같은 높이의 캐비티층 21에 해당한다. 이 층 21에 위상정합회로(P1, P2)의 패턴이 형성되어 있다.
층 2는 필터칩의 단자를 외부에 접속하는 층이다. 층 2의 표면은 소위 본딩단자층 2를 형성한다.
본딩단자층 2에는 단자(S1, S2)와 경로(S1',S2')에 대응하는 단자가 배치되고, 이들 단자의 각각은 배선(23)을 통해 필터칩(F1, F2)에 접속된다.
층 2는 유리 세라믹으로 되고, 그 표면상의 단자 및 배선 패턴은 텅스텐, Au로 도금처리된 Cu, Ag등의 도체로 형성된다. 배선(23)은 Al-Si등의 재료로 된 것이면 좋다.
본딩단자층 2에는 도 4에 나타낸 바와 같이 몇개의 접지(GND)단자가 배치되고, 필터칩(F1, F2)의 GND단자와 배선(23)으로 접속된다.
층 2상의 단자(S1, S2)와 GND의 각각은 관통구멍 또는 각 층의 측면에 형성된 도통로를 통해 최하층의 층 5에 접속된다. 층 2의 중앙부의 2개의 4각형은 필터칩이 삽입되는 필터칩용의 캐비티를 표시한다.
층 3 및 4는 유리 세라믹으로 되며, 그 표면에 위상정합회로(P1, P2)가 각각 형성되어 정합층의 작용을 한다.
위상정합회로(P1, P2)는 각각 스트립선로 패턴으로 형성된다. 이 패턴의 일단은 관통구멍에 의해 필터칩의 S1' 및 S2'에 접속되고, 다른 일단은 관통구멍에 의해 최하층의 공통신호단자(T1)에 접속된다. 위상정합회로(P1, P2)의 선로패턴은 도 4에 나타낸 바와 같이 필터칩용의 캐비티를 둘러쌓게 형성하여도 좋다.
예를 들어 도 11(a), (b)에 나타낸 바와 같이 필터칩(F1)에 접속된 위상정합회로(P1)는 필터칩(F1)용의 캐비티를 둘러쌓게 형성하고, 필터칩(F2)에 접속된 위상정합회로(P2)는 필터칩(F1, F2)용의 캐비티를 둘러쌓게 형성하여도 좋다.
이와 같이 형성하면, 층 3 및 4는 선로패턴을 직선적으로 형성하는 경우에 비해 필요한 공간이 적어진다. 따라서 분파기의 소형화에 기여할 수가 있다. 단 선로패턴은 도 4 및 도 11에 나타낸 것에 한정되는 것은 아니다.
선로패턴을 다른 여러가지 형상으로 할 수가 있다. 선로패턴의 선로폭도 상이하게 할 수가 있다. 예를 들어 공통신호단자(T1)에 접속된 선로의 폭을 필터칩에 접속된 선로의 폭보다 좁게 하여, 필터칩으로부터 공통신호단자를 향해 서서히 좁아지도록 하여도 좋다.
위상정합회로(P1, P2)는 텅스텐 또는 동을 주성분으로 하는 재료로 된다.
위상정합회로(P1)의 길이는 약 25mm, 폭은 약 0.1mm으로 할 수가 있다. 위상정합회로(P2)의 길이는 약 32mm, 폭은 약 0.1mm으로 할 수가 있다.
층 3 및 4의 중앙부에 있는 4각형은 캐비티를 표시한다.
층 5는 필터칩(F1, F2)이 장착되는 소위 다이부착층이다. 층 5도 유리 세라믹으로 된다.
접지(GND)패턴(접지층)은 필터칩을 장착하는 부분과 다이부착층의 거의 전면에 걸쳐서 형성된다. 필터칩(F1, F2)은 이 GND층에 조전성 페이스트로 접착된다. GND패턴의 내부에는 필터칩이 층 5의 세라믹기판에 잘 밀착할 수 있도록 도 3(a) 및 도 4에 나타낸 단수 또는 복수의 슬릿(도면에서는 3개의 슬릿)을 형성하는 것이 바람직하다.
여기서 GND패턴은 층 5의 거의 모든 표면을 덮도록 형성하면, 필터칩을 보다 양호하게 격리할 수가 있다.
층 5에는 상술한 접지패턴 외에, 그 이면에 외부접속단자(S1, S2, T1)를 배치한다.
외부접속단자(S1, S2, T1)와 GND단자는 칩의 장착과 격리특성을 고려해서 층 5의 이면에 배치하는 것이 바람직하다.
GND패턴과 각 단자는 배선본딩단자와 같은 도전재료로 된다.
이상이 본 발명의 제1실시예에 의한 분파기 패키지의 다층구조이며, 캐비티층(21)의 높이는 약 0.5∼0.65mm, 최하층으로부터 캡까지의 패키지 전체 높이는 약 1.6mm로 할 수가 있다.
필터칩(F1, F2)의 크기는 약 1.5(길이)×2(폭)mm이며, 따라서 분파기 패키지의 전체 크기는 약 6(길이)×8(폭)×1.6(높이)mm로 할 수가 있다.
상기 구조의 분파기 패키지는 하기와 같은 공정에 의해 제조할 수가 있다.
우선 각 층마다 유전율 5.7, 두께 0.3mm의 유리 세라믹기판을 제조한다. 도전재료를 마스크를 사용하여 증착시켜서 각 층상에 배선패턴을 형성한다.
다음에 패턴을 형성한 각 층을 서로 부착해서 소결하여, 노출된 도전부분을 금으로 도금처리한다.
또한 필터칩(F1, F2)을 캐비티에 삽입하고, 도전성 페이스트로 다이부착층에 접착시킨다.
마지막으로 필터칩(F1, F2)상의 단자를 층 2에 있는 본딩배선층의 각 단자에 배선(23)으로 접속하고, 층 1의 상방에 캡을 배치한다.
상술한 바와 같이 제1실시예에 의하면 캐비티층에 위상정합회로(P1, P2)를 형성하였으므로, 분파기 패키지의 높이 종래의 높이(2.4mm)에 비해 1.6mm로 감소시킬 수가 있다.
도 5는 제1실시예와 종래의 분파기 패키지(도 13)간의 필터특성을 비교한 도면이다.
여기서, 종래의 분파기의 위상정합회로는 텅스텐재료로 형성되는 데 비해, 제1실시예의 위상정합회로는 상기한 바와 같이 동(Cu)재료로 형성된다.
패턴저항은 약 1/5로 감소된다. 이 패턴저항이 감소하면 손실 및 위상회전후의 대역외 반사계수가 개선된다.
구체적으로 말하면, 제1실시예에서 손실은 약 0.3dB로 감소되고, 대역외 손실계수 변화량은 -0.03로 할 수가 있다. 그러므로 2개의 필터를 조합한 구성, 즉 분파기의 특성, 특히 통과대역의 손실이 감소한다는 것을 알 수가 있다.
도 6은 제1실시예의 분파기 패키지의 위상정합회로에 상이한 재료를 사용할 경우의 필터특성을 비교한 도면이다.
도 6에서 곡선(a)은 본 발명의 제1실시예에서 나타낸 바와 같이 위상정합회로에 동을 주성분으로 하는 도전재료를 사용한 경우의 필터특성을 표시하며, 곡선(b)은 위상정합회로에 종래로부터 사용하고 있는 텅스텐을 사용한 경우의 필터특성을 표시한다.
도 6은 본 발명에 따라 위상정합회로에 동을 주성분으로 한 도전재료를 채용하고 있으므로, 감쇠량이 필터의 통과대역(824MHz849MHz, 869MHz881MHz)에서 약 0.3dB으로 감소된다.
위상정합회로에 상기 대신에 은계의 도전재료를 사용할 경우에도 마찬가지 효과가 얻어진다.
본 실시예에서는 필터칩(F1, F2)과 공통신호단자(T1) 사이에 위상정합회로(P1, P2)를 각각 형성하였다. 그러나 제2실시예에서 나타내는 바와 같이, 공통신호단자(T1)와 어느 한쪽의 필터칩 사이에만 위상정합회로를 형성하여도 좋다. 이와 같은 구성으로 하면 필요한 층의 수가 1개 줄어들므로, 분파기 패키지의 높이를 더욱 감소시킬 수가 있다.
제2실시예
도 7은 본 발명의 제2실시예에 의한 분파기 패키지를 나타낸 사시도이다.
도 7이 도 4에 나타낸 제1실시예와 다른 것은 위상정합회로가 1개층에만(층 4에만) 형성되고, GND층(접지층 3 및 6)은 본딩단자층(층 2)의 하방 및 제1실시예의 최하층이 되는 다이부착층(층 5)의 하방에 설치한 점이다.
즉 도 7은 도 4로부터 층 4를 삭감하고, 필터칩(F2)과 공통신호단자(T1) 사이에만 위상정합회로를 형성한 실시예이다.
제2실시예에 의하면 캐비티층에서 1개 층을 삭감할 수 있으므로, 분파기 패키지의 높이를 제1실시예보다 약 0.2mm 낮출 수가 있다.
위상정합회로는 한쪽의 필터칩에 접속된 회로에만 삽입되지만, 얻어지는 필터특성은 위상정합회로(P2)가 2개의 접지층 3 및 6 사이에 끼워 있으므로 종래의 분파기와 거의 마찬가지가 된다.
층 3의 접지층은 중앙부분에 필터칩용의 캐비티를 가지며, GND패턴(GND 1 및 GND 2)이 캐비티를 둘러쌓게 형성된다.
이들 GND패턴, GND 1 및 GND 2는 각 필터칩의 격리를 향상시키기기 위하여 층 3에 분리해서 형성하는 것이 바람직하다.
이 2개의 GND패턴, GND 1 및 GND 2는 층 2의 본딩단자층에 관통구멍을 통해 접속되고, 또한 SAW 필터칩(F1, F2)에 접속된다.
도 7에서 층 6의 접지층은 층 6의 표면 전체를 덮는 패턴으로 형성되어, 층 2의 GND단자에 접속되는 공통접지층으로 되어 있다. 층 5의 다이부착층에서는 필터칩을 접착하는 부분에만 GND패턴이 형성된다. 층 6의 접지층은 필터칩을 장착하는 다이부착층(층 5)의 하방에 유리 세라믹 등의 절연층을 개재하여 형성된다.
접지층(층 3)을 캐비티층에 형성하고, 상술한 바와 같이 캐비티에 위상정합회로가 끼워지도록 공통접지층(층 6)을 다이부착층(층 5)의 하방에 형성하도록 분파기 패키지를 구성하면, 필터칩의 단자와 위상정합회로 사이 및 2개의 SAW 필터칩 사이의 신호의 리크를 저감할 수가 있고, 분파기에 대한 외부로부터의 방사노이즈의 영향을 줄일 수 있으며, 위상정합선로의 특성임피던스를 안정화시킬 수가 있다.
도 8은 실시예 2의 분파기와 도 13에 나타낸 종래 구성의 분파기간의 필터특성을 비교한 도면이다. 도 8은 상기 2종의 분파기에서 각 필터칩의 통과대역의 필터특성이 거의 동일하다는 것을 나타내고 있다.
제3실시예
도 9는 본 발명의 제3실시예에 의한 분파기 패키지를 나타낸 사시도이다.
도 9가 도 7에 나타낸 제2실시예와 다른 것은 도 7에 나타낸 층 3에 상당하는 접지층이 없다는 점이다.
즉 도 7은 도 4로부터 층 4를 삭감하고, 필터칩(F2)과 공통신호단자(T1) 사이에만 위상정합회로를 형성한 실시예이다.
층 3에 상당한 접지층을 생략하면, 분파기 패키지의 높이를 약 0.2mm 더 줄일 수가 있다.
도 9의 제3실시예는 다이부착층(층 4)의 하방에 있는 층 5의 표면이 거의 공통접지층으로 덮어 있는 것을 특징으로 한다. 이와 같이 공통접지층을 형성하면 2개의 필터칩간의 격리를 향상시킬 수가 있다.
도 10은 제3실시예의 분파기와 도 13에 나타낸 종래 구성의 분파기간의 필터특성을 비교한 도면이다. 도 10은 본 발명의 감쇠량이 약 820 MHz850MHz이어서 종래의 경우보다 크므로, 제3실시예의 필터칩(F2)에 의한 대역외 감쇠량이 종래의 분파기에 비해 개선된다는 것을 보여준다.
즉 필터칩 장착용 다이부착층의 하방에 공통접지층(GND)을 배치함으로써 대역외 감쇠량을 개선할 수 있으므로, 상호간에 상대방의 필터칩 특성에 대한 악영향을 저감할 수가 있다.
본 발명에 의하면 위상정합회로가 필터칩용 캐비티에 형성되므로, 분파기 패키지의 높이를 낮출 수가 있다.
또한 SAW 필터칩마다 분리된 패턴으로 된 접지층이 캐비티층의 본딩단자층과 정합층 사이에 배치되어 있으므로, 필터칩과 위상정합회로 사이의 신호의 리크뿐 아니라 2개의 SAW 필터칩 사이의 신호의 리크를 저감할 수가 있다.
그리고 또한 공통접지층이 필터칩 장착면의 하방에 절연층을 개재하여 형성되어 있으므로, 필터칩의 격리를 향상시킬 수가 있다.
공통접지층을 필터칩 장착면에 형성하면, 분리기 패키지의 높이를 더욱 낮출 수가 있다.

Claims (11)

  1. 상이한 대역중심 통과주파수를 갖는 2개의 표면탄성파 필터칩과 2개의 표면탄성파 필터칩의 위상을 정합하는 위상정합회로로 구성되며, 2개의 SAW 필터칩과 위상정합회로가 1개 단위로 수용된 다층 분파기 패키지에 있어서,
    상기 위상정합회로가 표면탄성파 필터칩 장착면의 상방에 위치하여 표면탄성파 필터칩용의 캐비티를 구성하는 층에 형성된 분파기 패키지.
  2. 제1항에 있어서, 캐비티를 형성하는 캐비티층은 본딩단자층과, 본딩단자층의 하방에 각 표면탄성파 필터칩마다 분리된 패턴으로 된 접지층과, 및 접지층의 하방에 위상정합회로가 형성된 정합층으로 구성되는 분파기 패키지.
  3. 제1항 또는 제2항에 있어서, 공통접지층은 필터칩의 장착면에 형성되는 분파기 패키지.
  4. 제1항 또는 제2항에 있어서, 공통접지층은 필터칩의 장착면의 하방에 절연층을 개재하여 형성되는 분파기 패키지.
  5. 제3항에 있어서, 공통신호단자는 공통접지층에 형성되고, 위상정합회로는 공통신호단자와 어느 한쪽의 필터칩 사이에 형성되는 분파기 패키지.
  6. 제4항에 있어서, 공통신호단자는 공통접지층에 형성되고, 위상정합회로는 공통신호단자와 어느 한쪽의 필터칩 사이에 형성되는 분파기 패키지.
  7. 제1항 또는 제2항에 있어서, 위상정합회로는 주성분으로서 동 또는 은을 함유한 도전재료로 되는 분파기 패키지.
  8. 제1항 또는 제2항에 있어서, 위상정합회로는 표면탄성파 필터칩을 둘러싼 스트립선로로 형성되는 분파기 패키지.
  9. 제5항에 있어서, 위상정합회로는 표면탄성파 필터칩을 둘러싼 스트립선로로 형성되는 분파기 패키지.
  10. 제6항에 있어서, 위상정합회로는 표면탄성파 필터칩을 둘러싼 스트립선로로 형성되는 분파기 패키지.
  11. 제8항에 있어서, 스트립선로의 폭은 그 양단에서 변화하는 분파기 패키지.
KR1019970013924A 1996-10-15 1997-04-16 분파기 패키지 KR100252535B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP27252196A JP3222072B2 (ja) 1996-10-15 1996-10-15 分波器パッケージ
JP96-272521 1996-10-15

Publications (2)

Publication Number Publication Date
KR19980032082A true KR19980032082A (ko) 1998-07-25
KR100252535B1 KR100252535B1 (ko) 2000-04-15

Family

ID=17515061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970013924A KR100252535B1 (ko) 1996-10-15 1997-04-16 분파기 패키지

Country Status (4)

Country Link
US (1) US5859473A (ko)
JP (1) JP3222072B2 (ko)
KR (1) KR100252535B1 (ko)
DE (1) DE19712065C2 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480032B1 (ko) * 2002-11-18 2005-03-31 엘지전자 주식회사 Ｆｂａｒ을 이용한 듀플렉스필터
KR100499788B1 (ko) * 2002-11-27 2005-07-07 인티그런트 테크놀로지즈(주) 집적회로 칩
KR100697767B1 (ko) * 2004-04-27 2007-03-22 후지쓰 메디아 데바이스 가부시키가이샤 분파기 및 전자 장치

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11127055A (ja) * 1997-10-23 1999-05-11 Murata Mfg Co Ltd 複合電子部品
US6937113B2 (en) * 1998-06-09 2005-08-30 Oki Electric Industry Co., Ltd. Branching filter package
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
US6329890B1 (en) * 1999-02-25 2001-12-11 Thin Film Technology Corp. Modular thin film distributed filter
JP3403669B2 (ja) 1999-06-04 2003-05-06 富士通株式会社 アンテナ分波器
JP3820823B2 (ja) * 1999-12-02 2006-09-13 株式会社村田製作所 ケース基板の製造方法及び圧電共振部品
JP3375936B2 (ja) 2000-05-10 2003-02-10 富士通株式会社 分波器デバイス
JP3363870B2 (ja) * 2000-05-29 2003-01-08 沖電気工業株式会社 弾性表面波分波器
JP2001345662A (ja) * 2000-05-31 2001-12-14 Murata Mfg Co Ltd デュプレクサ及びそれを用いた移動体通信装置
JP3711846B2 (ja) * 2000-07-27 2005-11-02 株式会社村田製作所 高周波モジュール及びそれを用いた移動体通信装置
JP3532158B2 (ja) 2001-02-09 2004-05-31 富士通株式会社 分波器デバイス
JP3612031B2 (ja) * 2001-03-29 2005-01-19 Ｔｄｋ株式会社 高周波モジュール
US6930364B2 (en) * 2001-09-13 2005-08-16 Silicon Light Machines Corporation Microelectronic mechanical system and methods
EP1296453B1 (en) * 2001-09-25 2008-11-12 TDK Corporation Package substrate for integrated circuit device
US6750737B2 (en) * 2001-10-02 2004-06-15 Matsushita Electric Industrial Co., Ltd. High frequency switch and radio communication apparatus with layered body for saw filter mounting
JP3818896B2 (ja) 2001-11-26 2006-09-06 富士通メディアデバイス株式会社 分波器及びこれを用いた電子装置
JP3833569B2 (ja) 2001-12-21 2006-10-11 富士通メディアデバイス株式会社 分波器及びこれを用いた電子装置
JP4020644B2 (ja) * 2002-01-09 2007-12-12 アルプス電気株式会社 Ｓａｗフィルタモジュール
US6922117B2 (en) * 2002-05-07 2005-07-26 Agilent Technologies, Inc. Lumped element transmission line frequency multiplexer
US6877209B1 (en) 2002-08-28 2005-04-12 Silicon Light Machines, Inc. Method for sealing an active area of a surface acoustic wave device on a wafer
US6846423B1 (en) 2002-08-28 2005-01-25 Silicon Light Machines Corporation Wafer-level seal for non-silicon-based devices
JP3778902B2 (ja) 2003-04-28 2006-05-24 富士通メディアデバイス株式会社 分波器及び電子装置
JP3967289B2 (ja) 2003-04-30 2007-08-29 富士通メディアデバイス株式会社 分波器及び電子装置
JP4344190B2 (ja) 2003-07-23 2009-10-14 Ｏｋｉセミコンダクタ株式会社 分波器
JP2005124139A (ja) * 2003-09-25 2005-05-12 Murata Mfg Co Ltd 分波器、通信機
JP4291164B2 (ja) 2004-01-08 2009-07-08 富士通メディアデバイス株式会社 弾性表面波装置
US7196594B2 (en) * 2004-01-29 2007-03-27 Triquint, Inc. Surface acoustic wave duplexer having enhanced isolation performance
WO2005099088A1 (en) * 2004-03-26 2005-10-20 Cypress Semiconductor Corp. Integrated circuit having one or more conductive devices formed over a saw and/or mems device
JP3993579B2 (ja) 2004-04-28 2007-10-17 富士通メディアデバイス株式会社 バランス出力型フィルタ
EP1895661B1 (en) * 2005-06-21 2014-03-19 Murata Manufacturing Co., Ltd. Saw splitter
JP4969193B2 (ja) * 2006-09-27 2012-07-04 京セラ株式会社 分波器
WO2008078898A1 (en) * 2006-12-22 2008-07-03 Lg Innotek Co., Ltd High frequency module and manufacturing method thereof
EP2249478B1 (en) * 2008-02-20 2015-01-07 Taiyo Yuden Co., Ltd. Filter, branching filter, communication module, and communication equipment
JP2009033185A (ja) * 2008-09-05 2009-02-12 Sanyo Electric Co Ltd 半導体装置およびその製造方法
EP2226948B1 (en) 2009-03-03 2015-07-29 Qualcomm Technologies, Inc. Communication system and method for transmitting and receiving signals
US9124238B2 (en) * 2012-10-18 2015-09-01 Taiyo Yuden Co., Ltd. Duplexer
JP6604293B2 (ja) * 2016-09-20 2019-11-13 株式会社村田製作所 弾性波装置
WO2023037944A1 (ja) * 2021-09-08 2023-03-16 株式会社村田製作所 弾性波装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62173814A (ja) * 1986-01-28 1987-07-30 Alps Electric Co Ltd 弾性表面波素子搭載ユニツト
JP2905094B2 (ja) * 1994-07-01 1999-06-14 富士通株式会社 分波器パッケージ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480032B1 (ko) * 2002-11-18 2005-03-31 엘지전자 주식회사 Ｆｂａｒ을 이용한 듀플렉스필터
KR100499788B1 (ko) * 2002-11-27 2005-07-07 인티그런트 테크놀로지즈(주) 집적회로 칩
KR100697767B1 (ko) * 2004-04-27 2007-03-22 후지쓰 메디아 데바이스 가부시키가이샤 분파기 및 전자 장치

Also Published As

Publication number Publication date
JPH10126213A (ja) 1998-05-15
US5859473A (en) 1999-01-12
JP3222072B2 (ja) 2001-10-22
DE19712065A1 (de) 1998-04-23
DE19712065C2 (de) 2000-05-31
KR100252535B1 (ko) 2000-04-15

Similar Documents

Publication Publication Date Title
KR100252535B1 (ko) 분파기 패키지
KR100717659B1 (ko) 분파기 및 전자 장치
EP1675262B1 (en) Duplexer
US11387810B2 (en) High-frequency module
KR100697767B1 (ko) 분파기 및 전자 장치
US5786738A (en) Surface acoustic wave filter duplexer comprising a multi-layer package and phase matching patterns
JPH0818393A (ja) 分波器パッケージ
KR100725349B1 (ko) 분파기, 통신기
EP1553700A2 (en) Surface acoustic wave device
US20050206478A1 (en) Antenna duplexer
CN100397782C (zh) 双工器和使用此双工器的电子设备
JP3967289B2 (ja) 分波器及び電子装置
JP3532158B2 (ja) 分波器デバイス
EP0951752A1 (en) Multilayer lowpass filter with improved groud plane configuration
JP3525408B2 (ja) 分波器パッケージ
US20040116089A1 (en) High frequency composite component
US20030220083A1 (en) High frequency composite component
JP3198252B2 (ja) 分波器及びその製造方法
KR19990086988A (ko) 탄성 표면파 소자
JP4485982B2 (ja) 高周波スイッチングモジュール及び無線通信装置
KR100273654B1 (ko) 분파기 및 그 제조방법
JP2004282175A (ja) ダイプレクサ内蔵配線基板

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120105

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee