JP3198252B2 - 分波器及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、弾性表面波帯域通
過フィルタを用いた分波器に関する。

【０００２】近年、携帯用電話器に代表される移動通信
機器の小型化が急速に進められ、これらに使用される部
品の小型、高性能化が要望されており、これらを無線通
信機器における信号の分岐、生成を行うためのものとし
て分波器が用いられている。分波器は誘電体を用いた帯
域通過フィルタ、帯域阻止フィルタあるいはそれらの組
み合わせにより構成されたものが多く、現在では弾性表
面波フィルタを用いたものが研究開発されている。

【０００３】

【従来の技術】従来、２つの帯域通過弾性表面波フィル
タチップ（それぞれの帯域中心周波数をｆ₁ ，ｆ₂ とす
る。）を用いて分波器を構成する場合、互いのフィルタ
特性を干渉しないようにするため、それぞれのチップに
は位相整合回路が必要で、この整合回路の定数は２つの
フィルタチップの中心周波数とその差によって決められ
る。これらを多層のセラミックパッケージ内に納めるこ
とにより小型にすることができる。

【０００４】ここで、図１８に、従来の分波器の構成図
を示す。図１８（Ａ）は斜視図、図１８（Ｂ）は内部平
面図、図１８（Ｃ）は断面図である。

【０００５】図１８（Ａ）〜（Ｃ）に示す分波器１１に
おいて、グランド層ＧＮＤが形成された複数のグリーン
シート１２のうち、所定のグリーンシート１２間に２つ
の位相整合線路１３ａ，１３ｂを介在させ、また上層の
グリーンシート１２のフィルタチップ１４ａ，１４ｂを
搭載する周辺に接地用端子１５，フィルタ側信号端子１
６，及び共通側信号端子１７を形成させ、これらを積層
して多層セラミックパッケージ１８が形成される。ま
た、多層セラミックパッケージ１８の下面及び下面から
側面にかけて受信端子１９，送信端子２０及びアンテナ
端子２１が形成される。

【０００６】この多層セラミックパッケージ１８の上層
部上にフィルタチップ１４ａ，１４ｂが搭載され、対応
する接地用信号端子１５，フィルタ側信号端子１６及び
共通側信号端子１７とワイヤ２２により電気的接続が行
われる。そして、上部の開口部分をメタルキャップ２３
により封止して構成されるものである。

【０００７】なお、上記フィルタチップ１４ａ，１４ｂ
は異なる中心周波数を有する。また、位相整合線路１３
ａ，１３ｂは、ストリップラインにより形成されるもの
で、多層セラミックパッケージ１８の形成の際に、同時
に形成される。この位相整合線路１３ａ，１３ｂを多層
セラミックパッケージ１８内に設けることでパッケージ
内の誘電率を利用することができ、線路長を短縮させる
ことでパッケージを小型とすることができるものであ
る。

【０００８】このような分波器１１は、２つの異なる中
心周波数を持ったフィルタチップ１４ａ，１４ｂの特性
が位相整合線路１３ａ，１３ｂの回路パターンにより影
響をうける。例えば、フィルタは通過帯域においては外
部回路とフィルタのインピーダンスが略同等の値とな
り、阻止域においては外部回路とはフィルタのインピー
ダンスが遙に小さいあるいは大きな値となることから、
これらのフィルタを用いて分波器回路を構成した場合に
それぞれのフィルタの特性を劣化させないようにしなけ
ればならない。そのためには互いの通過域においては、
相手方のインピーダンスが無限大に且つ反射係数も略１
になっていることが理想である。

【０００９】これらの特性を持たすために位相整合用回
路が必要であり、実際にはストリップ線路により形成さ
れ、その特性を利用して制御される。また、位相整合用
回路をストリップ線路パターンにより形成する場合、線
路長に比例して抵抗も増加することになり、信号の伝搬
損失や、分布定数における浮遊容量を増加させる傾向と
なる。この浮遊容量により、位相回路定数等が影響を受
け使用する周波数が高周波数になる程、また、パッケー
ジ材料が高誘電率になる程その度合いが大きくなる。こ
れらを解決するために誘電率の小さな材料に低抵抗導体
を形成することが行われ、例えばガラスセラミックス材
料に銅導体パターンを形成することなどが知られてい
る。

【００１０】

【発明が解決しようとする課題】しかしながら、誘電率
の小さな材料のガラスセラミックス材料に低抵抗導体の
銅導体パターンを形成することは、デバイスの特性は良
好となるが、ガラスセラミックス自体の強度が弱いと共
に、また導体との密着性が悪く、使用時に信頼性に欠け
るという問題がある。

【００１１】そのため、アルミナセラミックス材料を用
い、導体材料にタングステンを使用すると、上述のよう
に導体抵抗による損失、浮遊容量による特性劣化等を生
じるという問題がある。

【００１２】そこで、本発明は上記課題に鑑みなされた
もので、導体材料の特性改善を図り、同一パッケージで
数種類の周波数特性の組み合わせを可能とし、またデバ
イスの方向性自由度の向上を図る分波器を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】上記の課題は、下記の手
段を講じることにより解決することができる。

【００１４】請求項１記載の発明では、それぞれ異なる
帯域中心周波数を有する所定数の弾性表面波のフィルタ
チップを搭載し、該フィルタチップ間に位相整合回路を
備えた多層パッケージの分波器において、前記多層パッ
ケージは、アルミナ材料で形成され、焼成された積層グ
リーンシートを含み、前記位相整合回路は、前記焼成さ
れた積層グリーンシートの表層にマイクロストリップラ
インとして形成され、さらに、前記位相整合回路は、少
なくとも前記フィルタチップ搭載領域の上面に露出して
形成されてなることを特徴とするものである。

【００１５】また、請求項２記載の発明では、前記請求
項１記載の分波器において、前記位相整合回路用のパタ
ーンは、銅部材を含む層により形成されてなることを特
徴とするものである。

【００１６】また、請求項３記載の発明では、前記請求
項１又は２に記載の分波器において、前記多層パッケー
ジの最下層に外部接続のための所定数の外部接続端子が
形成され、前記位相整合回路用のパターンのそれぞれが
共通端子に接続されて、該所定の外部接続端子に接続さ
れてなることを特徴とするものである。

【００１７】また、請求項４記載の発明では、それぞれ
異なる帯域中心周波数を有する所定数の弾性表面波のフ
ィルタチップを搭載し、該フィルタチップ間に位相整合
回路を備えた多層パッケージの分波器の製造方法におい
て、所定数のグリーンシートが形成される工程と、各該
グリーンシート上に所定のパターンが形成されると共
に、必要に応じて開口部が形成される工程と、該各グリ
ーンシートを積層して焼成させる工程と、該焼成された
グリーンシートの上部にパターン膜を生成する工程と、
該パターン膜をエッチングにより所定数の前記位相整合
回路用のパターンを形成させる工程と、個別の前記多層
パッケージに分離する工程と、外部接続のための端子の
形成後に前記フィルタチップを搭載して電気的接続を行
い、蓋部により封止させる工程と、を含むことを特徴と
するものである。

【００１８】また、請求項５記載の発明では、それぞれ
異なる帯域中心周波数を有する所定数の弾性表面波のフ
ィルタチップと、該フィルタチップがチップ搭載面に搭
載されると共に、最下層に外部回路との接合端子が形成
され、かつ前記フィルタチップ間に位相整合回路を備え
た多層パッケージとを具備する分波器において、前記多
層パッケージは、アルミナ材料で形成され、焼成された
積層グリーンシートを含み、前記位相整合回路を前記チ
ップ搭載面と前記接合端子との間に形成し、前記位相整
合回路は、マイクロストリップラインとして形成されか
つ分波器が他の回路基板に実装される面側で露出してい
ることを特徴とするものである。

【００１９】また、請求項６記載の発明では、前記請求
項５記載の分波器において、前記位相整合回路用のパタ
ーンは、銅部材を含む層により形成されてなることを特
徴とするものである。

【００２０】また、請求項７記載の発明では、前記請求
項５又は６に記載の分波器において、前記チップ搭載面
と前記位相整合回路面との間に共通接地用パターンを形
成したことを特徴とするものである。

【００２１】また、請求項８記載の発明では、前記請求
項５乃至７のいずれかに記載の分波器において、前記フ
ィルタチップと接続されるアンテナ端子パターンを前記
多層パッケージの内部に形成したことを特徴とするもの
である。

【００２２】上記した各手段は、次のように作用する。

【００２３】請求項１又は２の発明によれば、多層パッ
ケージの表面の層にマイクロストリップラインで設けた
位相整合回路用パターンを銅部材を含む層で形成する。
これにより、低抵抗導体による位相整合回路用のパター
ンの形成が可能となり、浮遊容量による反射係数の劣化
が改善され、フィルタ特性の損失劣化を抑制、低減する
ことが可能となる。

【００２４】また、請求項３の発明によれば、位相整合
回路用のパターンを共通端子に接続して外部接続端子に
接続する。これにより、形成する外部接続端子の方向性
の自由度が大になると共に、パッケージの共通化、デバ
イスの方向性自由度の向上を図ることが可能となる。

【００２５】また、請求項４の発明によれば、所定のパ
ターン等を形成したグリーンシートを積層して焼成した
後、表面の層に位相整合回路用のパターンを形成する。
これにより、グリーンシート形成と別工程で位相整合回
路用のパターンが形成されて該グリーンシートの焼成温
度に関係なく、導体材料を選択することが可能となる。

【００２６】また、請求項５又は６記載の発明によれ
ば、請求項１又は２の発明の作用と同様に、多層パッケ
ージの表面の層にマイクロストリップラインで設けた位
相整合回路用パターンを銅部材を含む層で形成する。こ
れにより、低抵抗導体による位相整合回路用のパターン
の形成が可能となり、浮遊容量による反射係数の劣化が
改善され、フィルタ特性の損失劣化を抑制、低減するこ
とが可能となる。

【００２７】更に、本請求項に係る発明では、実装され
た状態で位相整合回路用パターンが実装側の基板と対向
する構成となるため、外部に対する放射を抑制すること
ができる。

【００２８】また、請求項７記載の発明によれば、チッ
プ搭載面と位相整合回路面との間に共通接地用パターン
を形成したことにより、共通接地用パターンと接合端子
との間にパッケージの外面に形成される配線（キャスト
レーション）を短くすることができる。これにより、キ
ャストレーションに起因するインダクタンス成分を低減
することが可能となり、帯域外減衰特性の改善を図るこ
とができる。

【００２９】また、請求項８記載の発明によれば、フィ
ルタチップと接続されるアンテナ端子パターンを多層パ
ッケージの内部に形成したことにより、アンテナ端子パ
ターンから外部に信号が漏洩することを軽減することが
できる。

【００３０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。

【００３１】図１に、本発明の第１実施例の構成図を示
す。図１（Ａ）は、分波器３１の全体斜視図、図１
（Ｂ）は縦側断面図である。図１（Ａ），（Ｂ）に示す
分波器３１は、例えば４つの層（グリーンシート）３２
₁ 〜３２₄ で多層セラミックパッケージ３２が形成され
る。

【００３２】多層セラミックパッケージ３２の層３２
₁ ，３２₃ の下面にはグランドＧＮＤパターンが形成さ
れて、層３２₂ の下面には信号（電源系を含む）パター
ンが形成される。また、層３２₁ 〜３２₄ には弾性表面
波通過のフィルタチップ３３ａ，３３ｂを収納するキャ
ビティを形成するための開口部が形成される。なお、フ
ィルタチップ３３ａ，３３ｂの周波数特性は図３で説明
する。

【００３３】そこで、層３２₁ の下面に２つのフィルタ
チップ３３ａ，３３ｂが搭載され、ワイヤ３４によりそ
れぞれ層３２₂ の信号パターン等に接続される。また、
層３２₃ の開口部を塞ぐようにキャップ３５により封止
される。

【００３４】そして、多層セラミックパッケージ３２
は、各層３２₁ 〜３２₄ の所定間でスルーホールにより
導通されており、該多層パッケージ３２の所定の側面及
び最下層３２₄ の下面に外部接続端子３６ａ〜３６ｃが
設けられる。例えば外部接続端子３６ａはフィルタチッ
プ３３ａ，３３ｂと接続された受信端子、外部接続端子
３６ｂはフィルタチップ３３ａ，３３ｂと接続された送
信端子、外部接続端子３６ｃは後述する共通端子と接続
されるアンテナ端子である。

【００３５】一方、最上部の層３２₁ の上面には、図１
（Ａ）に示すように、フィルタチップ３３ａ，３３ｂに
対応した２つのつづら折れ形状の位相整合回路用のパタ
ーン３７ａ，３７ｂが例えば銅部材で形成され、各パタ
ーン３７ａ，３７ｂの一端が共通端子パターン３７ｃに
接続され、各々の他端はスルーホールによりフィルタチ
ップ３３ａ，３３ｂに接続される。この共通端子パター
ン３７ｃは、上述のように多層パッケージ３２の側面に
形成される受信端子３６ａと接続される。

【００３６】ここで、図２に、図１の分波器の一例の回
路図を示す。また、図３に、図１の分波器を説明するた
めの特性図を示す。図２に示すように、アンテナ端子３
６ｃに接続された共通端子Ｔ₁ ，Ｔ₂ （共通端子パター
ン３７ｃ）に対してそれぞれ位相整合回路３７ａ，３７
ｂを介在させて２つのフィルタチップＦ₁ ，Ｆ₂ （３３
ａ，３３ｂ）が接続される。このフィルタチップＦ₁ ，
Ｆ₂ （３３ａ，３３ｂ）は、それぞれ送信端子３６ａか
らＦ₁ 用端子Ａ₁ 、また受信端子３６ｂからＦ₂ 用端子
Ｂ₁ にそれぞれ接続される。

【００３７】フィルタチップＦ₁ ，Ｆ₂ （３３ａ，３３
ｂ）は、図３に示すように、互いに異なる帯域中心周波
数を有しており、例えばフィルタチップＦ₁ （３３ａ）
の中心周波数（ｆ₁ ）は８３６ＭＨｚ，フィルタチップ
Ｆ₂ （３３ｂ）の中心周波数ｆ₂ は８８１ＭＨｚに設定
される。

【００３８】また、図４に、本発明の製造工程図を示
す。図４において、まず図１の層３２₁ 〜３２₄ となる
グリーンシートを必要に応じた個数形成する（ステップ
（Ｓ）１）。グリーンシートは例えば誘電率9.7 のアル
ミナ材料で形成される焼結前の可塑性シート材料のこと
である。この各グリーンシートに、それぞれ層に応じた
信号系、電源系、接地系等のパターンが形成されると共
に、フィルタチップ３３ａ，３３ｂを搭載する領域のキ
ャビティを形成するための開口部が必要に応じて形成さ
れる（Ｓ２）。

【００３９】続いて、形成したグリーンシートを積層
し、例えば１５００〜１６００℃で１５〜２４時間焼成
する（Ｓ３）。この状態では、多層セラミックパッケー
ジが複数個一体となって形成されたものである。そこ
で、上部の層上に例えば銅材料で蒸着等によりパターン
膜が形成される（Ｓ４）。パターン膜が形成されると、
エッチングにより図１に示すようなつづら折れ形状の位
相整合回路用のパターン３７ａ，３７ｂや共通端子パタ
ーン３７ｃが所定数形成される（Ｓ５）。その後、個別
の多層セラミックパッケージ３２ごとにカッティングし
て分離する（Ｓ６）。

【００４０】そして、個々の多層セラミックパッケージ
３２ごとに、下面から側面にかけて外部接続端子３６ａ
〜３６ｃを形成した後に、フィルタチップ３３ａ，３３
ｂを搭載してワイヤ３４により電気的接続を行い、キャ
ップ３５により封止を行うものである（Ｓ７）。

【００４１】このように、多層セラミックパッケージ３
２の形成と位相整合回路用のパターン３７ａ，３７ｂ等
の形成とが分離されることから、該パターン３７ａ，３
７ｂ等を形成する材料を異ならせることができ、低抵抗
の部材（例えば銅又は銅・ニッケル・アルミニウムの複
層構造）が使用可能となって損失低減による長さ短縮が
図られて小型化することができると共に、フィルタ特性
を改善することができる。

【００４２】そこで、図５に、本実施例の周波数特性の
グラフを示す。図５（Ａ）は周波数特性全体のグラフで
あり、図５（Ｂ）は図５（Ａ）の損失変化の一部拡大の
グラフである。図５（Ａ），（Ｂ）に示す周波数特性
は、例えば位相整合回路用のパターン３７ａの線幅を約
２００μm ，長さを約４０mmとして形成し、パターン３
７ｂの線幅約２００μm ，長さを約３５mmとして形成し
したときの分波器３１（多層セラミックパッケージ層３
２₁ の誘電率は9.7 ）の該パターン３７ａ，３７ｂの損
失、及び該分波器３１でデュプレクサ（送受切換器）構
成した時の相手側通過域の損失変化を示したものであ
る。

【００４３】図５（Ａ）に示すように、フィルタチップ
Ｆ₁ （３３ａ）では、８２４ＭＨｚで−2.19dB，８４９
ＭＨｚで−2.70dBの減衰を示し、８６９ＭＨｚで−41.8
0 dB，８９４ＭＨｚで−28.30 の減衰を示した。また、
フィルタチップＦ₂ （３３ｂ）では、８６９ＭＨｚで−
3.78dB，８９４ＭＨｚで−3.12dBの減衰を示し、８２４
ＭＨｚで−42.84 dB，８４９ＭＨｚで−34.94 の減衰を
示した。

【００４４】一方、図５（Ｂ）は、図１８に示す従来の
場合におけるアルミナセラミックス材料とタングステン
導体パターンの組み合わせで内層した場合（実線）と、
図１に示す上部のパターン３７ａ，３７ｂの構成でアル
ミナセラミックス材料とタングステン導体パターンの組
み合わせの場合（破線）と、図１に示す上部のパターン
３７ａ，３７ｂの構成でアルミナセラミックス材料と銅
導体パターンの組み合わせの場合（一点鎖線）とを比較
したものである。

【００４５】すなわち、共にアルミナセラミックス材料
とタングステン導体パターンを組み合わせた場合であっ
ても、図１８の従来の内層した場合（実線）より図１の
上部に形成した場合（破線）の方が中心周波数帯で減衰
量が小さくフィルタ特性が良好であり、さらにタングス
テン導体パターンを銅導体パターンに代えて上部に形成
した場合（一点鎖線）の方が直流抵抗の減少による高周
波損失の低減で減衰量が小さく、フィルタ特性がより良
好となったものである。

【００４６】このように、多層セラミックパッケージ３
２の上部に位相整合回路用のパターンを例えば銅のよう
な低抵抗部材で設けることにより、該パターンの抵抗に
よるフィルタ特性の損失劣化を従来の約半分に低減さ
せ、また浮遊容量による反射係数の劣化を改善すること
ができ、分波器３１の回路構成時のフィルタ特性の劣化
を抑制することができる。また、共通端子パターン３７
ｃを多層セラミックパッケージ３２の両側から外部接続
端子（アンテナ端子）３６ｃと接続することができるこ
とから、該分波器を実装するボードの設計時における独
立端子（送信及び受信端子）の方向性の自由度を大きく
することができる。

【００４７】ところで、従来（図１８）のように位相整
合回路用のパターンを内層すると多層セラミックパッケ
ージ３２の両側（上下）の誘電率を利用することから当
該パターンの線路長の短縮、パッケージを小型化するこ
とができるもので、一方本発明は多層セラミックパッケ
ージ３２の片側（下側）の誘電率しか利用できずに線路
長を長くする必要が生じるが、当該パターン３７ａ，３
７ｂの材料を低抵抗材料で形成することができることか
ら線路長を従来より短縮することができるものである。

【００４８】次に、図６に、本発明の第２実施例の斜視
図を示す。図６に示す分波器３１は、多層セラミックパ
ッケージ３２の上部の層上に位相整合回路用のパターン
３７ａの端部分に線路長を調整するための互いに分離し
た例えば５つの調整用パターン４１ａ（４１ａ₁ 〜４１
ａ₅ ）が形成される。また、パターン３７ｂの端部分に
線路長を調整するための互いに分離した例えば５つの調
整用パターン４１ａ（４１ｂ₁ 〜４１ｂ₅ ）が形成され
る。

【００４９】そして、線路長の決定後に、パターン３７
ａにおいて、調整用パターン４１ａ₅ と共通端子パター
ン３７ｃとがワイヤ４２により接続される。また、パタ
ーン３７ｂにおいて、調整用パターン４１ｂ₃ と共通端
子パターン３７ｃとがワイヤ４２により接続されると共
に、調整用パターン４１ｂ₃ ，４１ｂ₅ 間がワイヤ４２
により接続される。

【００５０】このような調整用パターン４１ａ，４１ｂ
はパターン３７ａ，３７ｂの形成時に形成されるもの
で、ワイヤ４２による接続位置で各パターン３７ａ，３
７ｂの線路長を調整するものである。

【００５１】ここで、図７に、第２実施例の周波数特性
のグラフを示す。図７において、フィルタチップ３３ａ
（Ｆ₁ ）の中心周波数を８７５ＭＨｚとしたときの位相
整合回路用のパターン３７ａが調整用パターン４１ａ
（４１ａ₁ 〜４１ａ₅ ）より選択されてワイヤ４２で接
続された場合の分波器３１の周波数特性がＦ1 で表わさ
れ、フィルタチップ３３ｂ（Ｆ₂ ）の中心周波数が９３
７ＭＨｚとしたときのパターン３７ｂが調整用パターン
４１ｂ（４１ｂ₁ 〜４１ｂ₅ ）より選択されたワイヤ４
２で接続された場合の分波器３１の周波数特性がＦ2 で
表わされる。何れも中心周波数帯で顕著な減衰量（dB）
の低下が図られ、第１実施例と同様の効果を得られるこ
とがわかる。これにより、多層セラミックパッケージ３
２を変更することなく周波数の異なるフィルタチップを
組み合わせることができるものである。

【００５２】ところで、図６では調整用パターン４１
ａ，４１ｂを分離して形成した場合を示したが、分離さ
せないパターンに形成してワイヤ４２のボンディング位
置のみで線路長を可変することも可能である。しかる
に、本実施例では不要な調整用パターン部分で位相整合
に悪影響の生じることを回避するために分離した形状と
したものである。従って、形成する調整用パターン４１
ａ，４１ｂの線路長が短かく、不要部分で位相整合に悪
影響を生じない場合には、あえて分離したパターンとす
る必要はない。

【００５３】また、位相整合回路用のパターン３７ａ，
３７ｂを図１（Ａ）のように形成し、かつ各パターン３
７ａ，３７ｂのつづら折れ形状をバイパスするパターン
を調整用パターンとして所定数形成し、必要に応じてバ
イパス部分をトリミングにより削除することによっても
各パターン３７ａ，３７ｂの線路長を調整することがで
きるものである。

【００５４】次に、図８に本発明の第３実施例の断面構
成図を示す。図８に示す分波器３１は、図１に示す多層
セラミックパッケージ３２の上部の層上にスペーサ５１
を介在させて接地層としてシールドキャップ５２を設け
たもので、他の構成は図１（又は図６）と同様である。
すなわち、位相整合回路用のパターン３７ａ，３７ｂ上
にスペーサ５１により空隙部５３を介在させてシールド
キャップ５２を設けたものである。

【００５５】これによれば、シールドキャップ５２によ
り位相整合回路用のパターン３７ａ，３７ｂが外部状況
より影響を受けることが回避することができると共に、
第２実施例（図６）に適用した場合にワイヤ４２を保護
することができるものである。

【００５６】次に、図９乃至図１１に本発明の第４実施
例を示す。図９は第４実施例に係る分波器６１の断面図
であり、図１０は分波器６１の底面図であり、図１１は
分波器６１の斜視図である。

【００５７】分波器６１は、例えば４つの層（グリーン
シート）６２₁ 〜６２₄ により形成される多層セラミッ
クパッケージ６２と、フィルタチップ３３ａ，３３ｂ
と、キャップ３５等により構成されている。多層セラミ
ックパッケージ６２の最下層６２₄ の下面には、図１０
に示されるように、受信用端子６６ａ，送信用端子６６
ｂ，アンテナ端子６６ｃ，及び接地（グランド）端子６
６ｄが形成されている。

【００５８】この各端子６６ａ〜６６ｄは、図１１に示
される多層セラミックパッケージ６２の側面に形成され
た配線６６ａ_-1〜６６ｄ_-1（以下、キャストレーション
という）により、多層セラミックパッケージ６２内に配
設されたフィルタチップ３３ａ，３３ｂ等と電気的に接
続されている。尚、上記した最下層６２₄ に形成された
各端子６６ａ〜６６ｄは請求項８に記載した接合端子に
相当し、分波器６１を他の回路基板に実装する際、この
各端子６６ａ〜６６ｄは他の回路基板に接合される。

【００５９】また、最上層６２₁ 及び第２層６２₂ に
は、弾性表面波通過のフィルタチップ３３ａ，３３ｂを
収納する第１のキャビティ６４を形成するための開口部
が形成されている。フィルタチップ３３ａ，３３ｂは第
３層６２₃ の上部に形成されたチップ搭載面６３上に搭
載され、よってフィルタチップ３３ａ，３３ｂは層６２
₁ ，６２₂ が協働して形成するキャビティ６４内に位置
することとなる。

【００６０】また、第２層６２₂ の上面には所定の信号
パターン及びグランドパターンが形成されており、この
各パターンは前記したキャストレーション６６ａ_-1〜６
６ｄ_-1に接続されている。更に、第２層６２₂ の上面に
形成された信号パターン及びグランドパターンは、ワイ
ヤ３４によりフィルタチップ３３ａ，３３ｂと電気的に
接続されている。これにより、フィルタチップ３３ａ，
３３ｂと各端子６６ａ〜６６ｄは電気に接続された構成
となる。

【００６１】キャップ３５は、多層セラミックパッケー
ジ６２に形成された第１のキャビティ６４を塞ぐように
最上層６２₁ の上部に配設される。これにより、フィル
タチップ３３ａ，３３ｂは多層セラミックパッケージ６
２内に気密封止された構成となる。

【００６２】一方、最下層６２₄ にも開口部が形成され
ており、よって第３層６２₃ と最下層６２₄ は協働して
多層セラミックパッケージ６２の底面に第２のキャビテ
ィ６７を形成する。この第２のキャビティ６７内には、
具体的には第２のキャビティ６７内に露出した第３層６
２₃ の下面には、つづら折れ形状の位相整合回路用パタ
ーン６８が形成されている。この位相整合回路用パター
ン６８はマイクロストリップラインで形成されており、
その材質としては例えば銅或いは銅を主体として導体材
料が選定されている。この位相整合回路用パターン６８
の一端はスルーホール６９によりフィルタチップ３３
ａ，３３ｂに接続されると共に、他端は第３層６２₃ 上
に形成された配線（図示せず）を介してアンテナ端子６
６ｃに接続されている。

【００６３】ここで、位相整合回路用パターン６８の形
成位置に注目すると、本実施例に係る分波器６１では、
位相整合回路用パターン６８は多層セラミックパッケー
ジ６２の底面に形成された第２のキャビティ６７内に形
成されている。よって、分波器６１を他の回路基板に実
装すると、位相整合回路用パターン６８は実装側の基板
と対向する構成となるため、外部に対する放射を抑制す
ることができる。

【００６４】図１２は、本実施例に係る周波数特性のグ
ラフを示している。同図に示す周波数特性は、前記した
図５と同一条件で特性試験を行った結果を示してる。即
ち、図１２に示す周波数特性は、例えば位相整合回路用
パターン６８の線幅を約２００μm ，長さを約25mmとし
て形成ししたときの分波器６１（多層セラミックパッケ
ージの第３層３２₃ の誘電率は9.7 ）の位相整合回路用
パターン６８の損失、及び分波器６１でデュプレクサ
（送受切換器）構成した時の相手側通過域の損失変化を
示したものである。

【００６５】図１２と図５（Ａ）とを比較すると、本実
施例に係る分波器６１の周波数特性は、図５（Ａ）に示
される第１実施例に係る分波器３１の周波数特性と略同
等の特性を示しており、よって良好なフィルタ特性が得
られていることが判る。

【００６６】このように、本実施例に係る分波器６１に
おいても、位相整合回路用パターン６８を例えば銅のよ
うな低抵抗部材で設けることにより、該パターン６８の
抵抗によるフィルタ特性の損失劣化を従来の約半分に低
減させ、また浮遊容量による反射係数の劣化を改善する
ことができ、分波器３１の回路構成時のフィルタ特性の
劣化を抑制することができる。

【００６７】また、本実施例の構成でもアンテナ端子６
６ｃを多層セラミックパッケージ６２の両側に引き出す
ことができるため、設計時における独立端子の方向性の
自由度を大きくすることができる。更に、上記したよう
に本実施例に係る分波器６１では、実装された状態で位
相整合回路用パターン６８が実装側の基板と対向する構
成となるため、外部に対する放射を抑制することもでき
る。

【００６８】尚、本実施例においても図６に示されると
同様に、位相整合回路用パターン６８を分離することも
可能であり、更に位相整合回路用パターン６８を分離さ
せないパターンに形成してワイヤのボンディング位置の
みで線路長を可変することも可能である。

【００６９】また、位相整合回路用パターン６８を図１
（Ａ）のように形成し、形成された各パターン（図１
（Ａ）のパターン３７ａ，３７ｂに相当する）のつづら
折れ形状をバイパスするパターンを調整用パターンとし
て所定数形成し、必要に応じてバイパス部分をトリミン
グにより削除することによっても各パターンの線路長を
調整することが可能となる。

【００７０】次に、図１３及び図１４に本発明の第５実
施例を示す。図１３は第５実施例に係る分波器７１の断
面図であり、図１４は分波器７１の斜視図である。尚、
図１３及び図１４において、図９乃至図１１を用いて説
明した第４実施例に係る分波器６１と同一構成について
は同一符号を附してその説明を省略する。

【００７１】本実施例に係る分波器７１は、第４実施例
に係る分波器６１において、高さ方向に対しチップ搭載
面６３と各端子６６ａ〜６６ｄの形成位置との間に、共
通接地用パターン７２を形成したことを特徴とするもの
である。

【００７２】具体的には、本実施例では第３層６２₃ を
二分割し、その間に導体膜を形成することにより、チッ
プ搭載面６３と各端子６６ａ〜６６ｄの形成位置との間
に共通接地用パターン７２を形成する構成を実現してい
る。

【００７３】この共通接地用パターン７２は、図１４に
示されるキャストレーション６６ｄ_-1と接続されてお
り、よって共通接地用パターン７２はキャストレーショ
ン６６ｄ_-1を介して底面に形成されているグランド端子
６６ｄと接続された構成となっている。

【００７４】分波器７１を上記構成とすることにより、
共通接地用パターン６８とグランド端子６６ｄとの間を
接続するため、多層セラミックパッケージ６２の外側面
に形成されるキャストレーション６６ｄ_-1を短くするこ
とができる（図１４参照）。このようにキャストレーシ
ョン６６ｄ_-1が短くなることにより、キャストレーショ
ン６６ｄ_-1のインダクタンス成分を低減することが可能
となる。

【００７５】図１５は、本実施例に係る分波器７１の減
衰特性（図中、で示す）を従来の分波器の特性（図
中、で示す）と比較しつつ示す図である。同図に示さ
れるように、本実施例に係る分波器７１の減衰特性は、
特に帯域外における減衰特性が優れており、よって本実
施例に係る分波器７１では特に帯域外減衰特性の改善を
図ることができる。

【００７６】次に、図１６及び図１７に本発明の第６実
施例を示す。図１６は第６実施例に係る分波器８１の断
面図であり、図１７は分波器８１の斜視図である。尚、
図１６及び図１７においても、図９乃至図１１を用いて
説明した第４実施例に係る分波器６１と同一構成につい
ては同一符号を附してその説明を省略する。

【００７７】本実施例に係る分波器８１は、第４実施例
に係る分波器６１において、フィルタチップ３３ａ，３
３ｂと接続されるアンテナ端子パターン８２を多層セラ
ミックパッケージ６２の内部に形成したことを特徴とす
るものである。

【００７８】具体的には、本実施例の分波器７１では、
第２層６２₂ の下面と第３層６２₃の上面との間にアン
テナ端子パターン８２を形成することにより、アンテナ
端子パターン８２を多層セラミックパッケージ６２の内
部に形成した構成としている。このアンテナ端子パター
ン８２の両端部は、図１７に示されるように多層セラミ
ックパッケージ６２の側面に形成された一対のキャスト
レーション６６ｃ_-1に接続されている。

【００７９】分波器８１を上記構成とすることにより、
アンテナ端子パターン８２から外部に信号が漏洩するこ
とを軽減することができる。即ち、図１を用いて説明し
た第１実施例に係る分波器３１のように、アンテナ端子
パターンとして機能する共通端子パターン３７ｃを多層
パッケージ３２の上面に露出して形成した構成では、こ
の共通端子パターン３７ｃから信号が漏洩することが考
えられる。しかるに、本実施例のようにアンテナ端子パ
ターン８２を多層セラミックパッケージ６２の内部に形
成することにより、多層セラミックパッケージ６２がシ
ールド機能を奏し、よってアンテナ端子パターン８２か
ら外部に信号が漏洩することを軽減することができる。

【００８０】

【発明の効果】以上のように請求項１又は２の発明によ
れば、多層パッケージの表面の層にマイクロストリップ
ラインで設けた位相整合回路用パターンを銅部材を含む
層で形成することにより、低抵抗導体による位相整合回
路用のパターンの形成が可能となり、浮遊容量による反
射係数の劣化が改善され、フィルタ特性の損失劣化を抑
制、低減することができる。

【００８１】請求項３の発明によれば、位相整合回路用
のパターンを共通端子に接続して外部接続端子に接続す
ることにより、形成する外部接続端子の方向性の自由度
が大になると共に、パッケージの共通化、デバイスの方
向性自由度の向上を図ることができる。

【００８２】請求項４の発明によれば、所定のパターン
等を形成したグリーンシートを積層して焼成した後、表
面の層に位相整合回路用のパターンを形成することによ
り、グリーンシート形成と別工程で位相整合回路用のパ
ターンが形成されて該グリーンシートの焼成温度に関係
なく、導体材料を選択することができる。

【００８３】また、請求項５又は６記載の発明によれ
ば、請求項１又は２の発明の作用と同様に、浮遊容量に
よる反射係数の劣化が改善され、フィルタ特性の損失劣
化を抑制，低減することが可能となり、更に実装された
状態で位相整合回路用パターンが実装側の基板と対向す
る構成となるため、外部に対する放射を抑制することが
できる。

【００８４】また、請求項７記載の発明によれば、共通
接地用パターンと接合端子との間にパッケージの外面に
形成される配線（キャストレーション）を短くすること
ができ、これによりキャストレーションに起因するイン
ダクタンス成分を低減することが可能となり、帯域外減
衰特性の改善を図ることができる。

【００８５】また、請求項８記載の発明によれば、フィ
ルタチップと接続されるアンテナ端子パターンを多層パ
ッケージの内部に形成したことにより、アンテナ端子パ
ターンから外部に信号が漏洩することを軽減することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成図である。

【図２】図１の分波器の一例の回路図である。

【図３】図１の分波器を説明するための特性図である。

【図４】本発明の製造工程図である。

【図５】第１実施例に係る分波器の周波数特性を示すグ
ラフである。

【図６】本発明の第２実施例の斜視図である。

【図７】第２実施例に係る分波器の周波数特性を示すグ
ラフである。

【図８】本発明の第３実施例の断面構成図である。

【図９】本発明の第４実施例の断面構成図である。

【図１０】本発明の第４実施例の底面図である。

【図１１】本発明の第４実施例の斜視図である。

【図１２】第４実施例に係る分波器の周波数特性を示す
グラフである。

【図１３】本発明の第５実施例の断面構成図である。

【図１４】本発明の第５実施例の斜視図である。

【図１５】第５実施例に係る分波器の周波数特性を示す
グラフである。

【図１６】本発明の第６実施例の断面構成図である。

【図１７】本発明の第６実施例の斜視図である。

【図１８】従来の分波器の構成図である。

【符号の説明】

３１，６１，７１，８１ 分波器 ３２，６２ 多層セラミックパッケージ ３３ａ，３３ｂ フィルタチップ ３５ キャップ ３６ａ〜３６ｃ，６６ａ〜６６ｃ 外部接続端子 ３７ａ，３７ｂ，６８ 位相整合回路用パターン ３７ｃ 共通端子パターン ５２ シールドキャップ ５３ 空隙部 ６３ キャップ搭載面 ６４ 第１のキャビティ ６７ 第２のキャビティ ７２ 共通接地用パターン ８２ アンテナ端子パターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０３Ｈ 9/25 Ｈ０３Ｈ 9/25 Ａ 9/72 9/72 (72)発明者 上田 政則 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (72)発明者 佐藤 良夫 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平６−310979（ＪＰ，Ａ) 特開 平５−267909（ＪＰ，Ａ) 特開 平３−220911（ＪＰ，Ａ) 特開 平６−97761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01P 1/213 H01P 1/18 H01P 11/00 H03H 3/08 H03H 9/145 H03H 9/25 H03H 9/72

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ異なる帯域中心周波数を有する
   所定数の弾性表面波のフィルタチップを搭載し、該フィ
   ルタチップ間に位相整合回路を備えた多層パッケージの
   分波器において、前記多層パッケージは、アルミナ材料で形成され、焼成
   された積層グリーンシートを含み、 前記位相整合回路は、前記焼成された積層グリーンシー
   トの表層にマイクロストリップラインとして形成され、 さらに、前記位相整合回路は、少なくとも前記フィルタ
   チップ搭載領域の上面に露出して 形成されてなることを
   特徴とする分波器。
2. 【請求項２】 請求項１記載の分波器において、 前記位相整合回路用のパターンは、銅部材を含む層によ
   り形成されてなることを特徴とする分波器。
3. 【請求項３】 請求項１又は２記載の分波器において、前記多層パッケージの最下層に外部接続のための所定数
   の外部接続端子が形成され、前記位相整合回路用のパタ
   ーンのそれぞれが共通端子に接続されて、該所定の外部
   接続端子に接続 されてなることを特徴とする分波器。
4. 【請求項４】 それぞれ異なる帯域中心周波数を有する
   所定数の弾性表面波のフィルタチップを搭載し、該フィ
   ルタチップ間に位相整合回路を備えた多層パッケージの
   分波器の製造方法において、 所定数のグリーンシートが形成される工程と、 各該グリーンシート上に所定のパターンが形成されると
   共に、必要に応じて開口部が形成される工程と、 該各グリーンシートを積層して焼成させる工程と、 該焼成されたグリーンシートの上部にパターン膜を生成
   する工程と、 該パターン膜をエッチングにより所定数の前記位相整合
   回路用のパターンを形成させる工程と、 個別の前記多層パッケージに分離する工程と、 外部接続のための端子の形成後に前記フィルタチップを
   搭載して電気的接続を行い、蓋部により封止させる工程
   と、 を含むことを特徴とする分波器の製造方法。
5. 【請求項５】 それぞれ異なる帯域中心周波数を有する
   所定数の弾性表面波のフィルタチップと、 該フィルタチップがチップ搭載面に搭載されると共に、
   最下層に外部回路との接合端子が形成され、かつ前記フ
   ィルタチップ間に位相整合回路を備えた多層パッケージ
   とを具備する分波器において、 前記多層パッケージは、アルミナ材料で形成され、焼成
   された積層グリーンシートを含み、 前記位相整合回路を前記チップ搭載面と前記接合端子と
   の間に形成し、 前記位相整合回路は、マイクロストリップラインとして
   形成されかつ分波器が他の回路基板に実装される面側で
   露出している ことを特徴とする分波器。
6. 【請求項６】 請求項５記載の分波器において、前記位相整合回路用のパターンは、銅部材を含む層によ
   り 形成されてなることを特徴とする分波器。
7. 【請求項７】 請求項５又は６に記載の分波器におい
   て、 前記チップ搭載面と前記位相整合回路面との間に共通接
   地用パターンを形成したことを特徴とする分波器。
8. 【請求項８】 請求項５乃至７のいずれかに記載の分波
   器において、 前記フィルタチップと接続されるアンテナ端子パターン
   を前記多層パッケージの内部に 形成したことを特徴とす
   る分波器。