JP2009033185A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2009033185A
JP2009033185A JP2008228563A JP2008228563A JP2009033185A JP 2009033185 A JP2009033185 A JP 2009033185A JP 2008228563 A JP2008228563 A JP 2008228563A JP 2008228563 A JP2008228563 A JP 2008228563A JP 2009033185 A JP2009033185 A JP 2009033185A
Authority
JP
Japan
Prior art keywords
chip
semiconductor device
circuit elements
insulating
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008228563A
Other languages
English (en)
Inventor
Shunichi Imaoka
俊一 今岡
Ryosuke Usui
良輔 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2008228563A priority Critical patent/JP2009033185A/ja
Publication of JP2009033185A publication Critical patent/JP2009033185A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】 半導体装置を小型化する技術を提供する。
【解決手段】 半導体装置１００は、基材２０、半導体チップ１０ａ、１０ｂ、チップ部品１２ａ、１２ｂ、絶縁基材３０、配線パターン３４、ビアプラグ３２、外部引出電極３６、凹部４０、樹脂５０を含む。絶縁基材３０は、多層構造を有しており、複数の絶縁体膜を積層して形成される。半導体チップ１０ａおよびチップ部品１２ａは、基材２０にマウントされ絶縁基材３０に埋め込まれている。半導体装置１００の表面には凹部４０が形成され、その深さはいずれかの配線導体層までとなっており、凹部４０には、半導体チップ１０ｂ、チップ部品１２ｂが実装される。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。
携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｔａｎｃｅ）、デジタルスチルカメラなどのポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
こうしたパッケージの例として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａy）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。
このようなパッケージにおいて、半導体チップの封止には、例えばトランスファーモールド、インジェクションモールド、ポッティングまたはディッピング等が用いられている（例えば、特許文献１参照。）。
また、さらに高精度、高機能で薄型化されたシステムＬＳＩを実現するために、ベース基板部の上部に、薄膜技術や厚膜技術によって、誘電絶縁層を介してベース基板側から電源あるいは信号の供給を受ける抵抗体部、キャパシタ部あるいはパターン配線部からなる受動素子を含有する層を構成する技術も開示されている（例えば、特許文献２参照。）。
特開平８−１６２４８６号公報 特開２００２−９４２４７号公報
本発明は、上記先行技術とその課題を共通とするが、これらの技術とは異なる手段によってその課題を解決するものであり、その目的は、半導体装置を小型化する技術を提供することにある。
本発明のある態様の半導体装置は、絶縁体層と配線導体層が繰り返し積層された積層基板と、積層基板の一方の面側の絶縁体層に形成された凹部と、凹部が形成された絶縁体層とは異なる絶縁体層に埋め込まれた回路素子と、を備える。凹部の底部は、配線導体層に到達している。
この態様によれば、半導体装置の絶縁体層に凹部を設けることにより、部品実装面を追
加でき、より高密度な部品実装が実現することができる。「回路素子」とは、半導体チップや、抵抗、コンデンサなどの回路部品をいう。
絶縁体層は、有機物を主成分として構成されてもよい。「主成分として」とは、強度や熱伝導性の向上のためにガラス繊維等の無機物が混入されてもよいことを意味する。
凹部には、回路素子が実装されてもよい。凹部に回路素子を実装することにより、高密度実装が実現できる。また、絶縁体層に埋め込まれた回路素子は、組み立て後に変更できないのに対して、凹部にチップ抵抗やチップコンデンサを実装した場合、組み立て後に回路定数を変更できるため、回路特性の向上、さらには歩留まりの向上を図ることができる。さらに、半導体チップを実装した場合には、トリミングにより半導体チップ上に形成された抵抗やコンデンサの抵抗値、容量値を調節することが可能となる。
絶縁体層に埋め込まれた回路素子はビアプラグによって配線導体層上の配線パターンと電気的に接続され、凹部に実装された回路素子はハンダもしくはワイヤにより配線導体層上の配線パターンと電気的に接続されてもよい。
凹部は、配線導体層の配線パターンが外部からトリミングできるように該配線導体層の深さに形成されたこと特徴としてもよい。凹部から配線パターンをトリミングすることにより、回路特性の調整が組み立て後に行うことができるため、回路特性の向上、さらには歩留まりの向上を図ることができる。
凹部は、樹脂により封止されてもよい。凹部に実装される回路素子の調整、配線パターンのトリミング終了後、凹部をモールド樹脂等により封止することによって、これらの回路素子を保護することができる。
本発明の別の態様もまた、半導体装置である。この装置は、絶縁体層と配線導体層が積層された積層基板と、積層基板の一方の面側の絶縁体層に形成された複数の凹部と、凹部が形成された絶縁体層とは異なる絶縁体層に埋め込まれた回路素子と、を備える。複数の凹部の底部は、それぞれいずれかの配線導体層に到達している。
凹部に実装される回路素子の高さに応じて異なる深さの凹部を形成することにより、好適な高密度実装を実現することができる。また、異なる配線導体層に形成される配線パターンのトリミングもそれぞれ行うことができる。
本発明のさらに別の態様もまた、半導体装置である。この装置は、複数の絶縁体層と配線導体層からなる積層基板と、絶縁体層に埋め込まれた複数の回路素子と、を備え、複数の回路素子が埋め込まれた絶縁体層は、その内部に配線導体層を備え、複数の回路素子の間隙部を利用して配線パターンが形成される。
この態様によれば、半導体チップやチップ部品の周辺のスペースを有効利用することにより、高密度な配線を実現することができる。
本発明のさらに別の態様もまた、半導体装置である。この装置は、基材と、基材上に積層された複数の絶縁体層と配線導体層からなる積層基板と、積層基板の基材と隣接する絶縁体層に埋め込まれた複数の回路素子と、を備える。複数の回路素子が埋め込まれた絶縁体層は、その内部に配線導体層を備え、複数の回路素子の間隙部を利用して配線パターンが形成される。
この態様によれば、半導体チップやチップ部品の周辺のスペースを有効利用することに
より、高密度な配線を実現することができる。
本発明のさらに別の態様は、半導体装置の製造方法である。この製造方法は、基材に複数の回路素子をマウントする工程と、複数の回路素子の間隙部に、該回路素子よりも厚みの小さい絶縁体層を形成する工程と、絶縁体層上に配線パターンを形成する工程と、を含む。
本発明のさらに別の態様もまた、半導体装置の製造方法である。この製造方法は、基材に複数の回路素子をマウントする工程と、複数の回路素子の間隙部に対応する箇所に予め開口部が形成された第１の絶縁膜を基材に圧着する工程と、開口部に、第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、第２の絶縁膜上に配線パターンを形成する工程と、を含む。
本発明のさらに別の態様もまた、半導体装置の製造方法である。この製造方法は、基材に複数の回路素子をマウントする工程と、第１の絶縁膜を複数の回路素子の上から基材に圧着する工程と、第１の絶縁膜の回路素子の間隙部に開口部を形成する工程と、開口部に第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、第２の絶縁膜上に配線パターンを形成する工程と、を含む。
これらの態様の半導体装置の製造方法によれば、複数の回路素子の間隙部に好適に配線パターンを形成することができる。
本発明に係る半導体装置およびその製造方法により、高密度実装が実現でき、半導体装置を小型化することができる。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。以降の図において、同一の構成要素には同一の符号を付し、適宜説明を省略する。
半導体装置１００は、基材２０、半導体チップ１０ａ、１０ｂ、チップ部品１２ａ、１２ｂ、絶縁基材３０、配線パターン３４、ビアプラグ３２、外部引出電極３６、凹部４０、樹脂５０を含む。図１において、便宜上、基材２０の設けられた面を下方向とし、凹部４０が設けられた面を上方向とする。
基材２０上には絶縁基材３０が形成され、絶縁基材３０内部には半導体チップ１０ａ、１０ｂ、チップ部品１２ａ、１２ｂが埋め込まれ、配線パターン３４およびビアプラグ３２により互いに接続されることによって電子回路を形成している。
絶縁基材３０は、多層構造を有しており、複数の絶縁体層３０ａ〜３０ｅを積層して形成される。これらの絶縁体層は同一材料により構成されていても良いし、それぞれ異なった材料により構成されていてもよい。絶縁体層３０ａ〜３０ｅの間には配線導体層が設けられ、配線パターン３４が形成されている。配線パターン３４は、各素子間を接続する配線としての他、インダクタやコンデンサとして形成していてもよい。
半導体チップ１０ａ、１０ｂは、例えばトランジスタ、ダイオードや受動素子が集積化されたＩＣチップ等であり、シリコンやシリコンゲルマニウム、ガリウムヒ素等の半導体上に形成される集積回路である。チップ部品１２ａ、１２ｂは、具体的には、コンデンサ、インダクタ、抵抗器などである。半導体チップ１０ａおよびチップ部品１２ａは、基材
２０にマウントされて絶縁体層３０ａに埋め込まれている。
ビアプラグ３２は、異なる配線導体層の配線パターン３４を電気的に接続するために設けられている。さらに、絶縁体層３０ａに埋め込まれた半導体チップ１０ａ、チップ部品１２ａは、このビアプラグ３２によって配線パターン３４と電気的に接続される。
絶縁基材３０の上面には凹部４０が形成されている。この凹部４０は、その底部が、いずれかの配線導体層となるように形成されており、半導体装置１００を上方向からみると、底部には配線パターン３４が露出している。半導体チップ１０ｂおよびチップ部品１２ｂは、この露出した配線パターン３４に対してダイボンド、ワイヤボンドされ、またはハンダにより実装されて、それぞれ配線パターン３４と物理的、電気的に接続される。凹部４０は樹脂５０によって封止されている。
外部引出電極３６は、半導体装置１００の上面に設けられており、外部から電源の供給を受け、または信号の入出力を行うＩ／Ｏ端子として機能する。外部引出電極３６は、半導体装置１００の下面に設けられていてもよい。この場合には、基材２０にビアプラグを設けて、下面に信号線を引き出せばよい。
本実施の形態に係る半導体装置１００によれば、半導体装置１００の表面に凹部４０を形成することにより、各種部品の実装面を追加でき、より高密度な部品実装が実現することができる。
この凹部４０に実装された半導体チップ１０ｂは、樹脂５０による封止工程前であれば内部に形成される抵抗、コンデンサのトリミングを行うことができる。従って、半導体装置１００の組み立て後においても、回路特性の調整を行うことができ、歩留まりの向上を図ることができる。
また、凹部４０にチップ抵抗やチップコンデンサ等のチップ部品１２ｂを実装した場合、樹脂５０による封止工程前であれば、チップ部品１２ｂ載せ替えることによって回路定数を変更することができ、回路特性の向上、歩留まりの改善等を図ることができる。
さらに、絶縁基材３０内の配線導体層に形成された配線パターン３４が凹部４０から露出している場合には、この配線パターンをトリミングすることによっても回路定数を変更することができる。
また、半導体チップから発生する熱の一部は、外部引出電極３６を介して外部へと放熱される。従って、本実施の形態のように、凹部４０を、外部引出電極３６の形成される面と同一の面に形成した場合には、発熱の多い半導体チップをその凹部に実装することにより、半導体チップと外部電極との距離が近くなるため、放熱の面で有利となる。この効果は、特に絶縁体層に熱伝導率の低い材料を用いた場合に顕著となる。
次に、本実施の形態に係る半導体装置１００の製造方法について説明する。図２（ａ）〜（ｉ）は、図１の半導体装置１００の製造工程を示す工程断面図である。
まず、図２（ａ）に示すように、基材２０上に複数の半導体チップ１０ａやチップ部品１２ａ等の回路素子を固定するダイ・チップボンド工程を行う。ここで、基材２０は接着性を有し、半導体チップ１０ａおよびチップ部品１２ａを表面に固定することのできるテープ基材としてもよい。基材２０の材料としては、樹脂フィルムや、アルミニウム板などの伝熱性材料を用いることもできる。また、後述するエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂
、ポリアミドビスマレイミド等の有機物を用いてもよい。
また、本実施の形態において、基材２０として、伸縮可能な材料を用いることもできる。このような材料として、例えばＰＥＴフィルムを用いることができる。あるいは、基材２０として、ＵＶ光反応性フィルムを用いることもできる。ＵＶ光反応性フィルムとしては、例えば半導体（チップ）をカットする際の支持体として使用される粘着テープであって、紫外線照射により、粘着力が変換するタイプの粘着テープが市販されている。
基材２０として、伸縮可能な材料を用いる場合には、基材２０を図中横方向に伸張させた後に、基材２０上に複数の半導体チップ１０ａおよびチップ部品１２ａを固定する。
続いて、図２（ｂ）に示すように、絶縁性樹脂膜１２２上に導電性膜１２０が貼付された導電性膜付き絶縁性樹脂膜１２４を基材２０上に貼付し、真空プレスにより、基材２０と導電性膜付き絶縁性樹脂膜１２４を圧着させる。導電性膜付き絶縁性樹脂膜１２４は、例えば、銅箔付き樹脂膜である。
その結果、半導体チップ１０ａおよびチップ部品１２ａは絶縁性樹脂膜１２２内に押しまれる。導電性膜１２０は、配線導体層となり、後の工程により配線パターンが形成される。
本実施の形態において、半導体チップ１０ａおよびチップ部品１２ａが固定された基材２０を伸張させた状態で半導体チップ１０ａおよびチップ部品１２ａを絶縁性樹脂膜１２２内に押し込む場合、絶縁性樹脂膜１２２内に半導体チップ１０ａおよびチップ部品１２ａを押し込む際に、素子間の間隔が広くなり、素子間に絶縁性樹脂膜１２２が押し込まれやすくなる。そのため、半導体チップ１０ａおよびチップ部品１２ａと絶縁性樹脂膜１２２との密着性を良好にすることができる。
逆に、基材２０を収縮させた状態で半導体チップ１０ａおよびチップ部品１２ａを絶縁性樹脂膜１２２内に押し込む場合には、素子間の間隔が狭くなるため、高密度な素子配置が可能となる。
また、複数の半導体チップ１０ａおよびチップ部品１２ａに段差が生じている場合でも、半導体チップ１０ａおよびチップ部品１２ａ上に絶縁性樹脂膜が入り込むため、基材２０から導電性膜１２０までの厚みを均一に保つこともできる。これにより、半導体装置１００の寸法精度を高めることができる。
導電性膜１２０は、例えば圧延銅箔等の圧延金属である。絶縁性樹脂膜１２２としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、例えばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の有機物を用いることができる。このような材料を用いることにより、回路装置の剛性を高めることができ、回路装置の安定性を向上することができる。
エポキシ樹脂としては、メラミン、メラミンシアヌレート、メチロール化メラミン、（イソ）シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、ＢＴレジン、シアヌール酸、イソシアヌール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。
液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを包含する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。
液晶ポリエステルとしては、例えば、（１）芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、（２）異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、（３）芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、（４）ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等があげられる。なお、これらの芳香族ジカルボン酸、芳香族ジオールおよび芳香族ヒドロキシカルボン酸の代わりにそれらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオールおよび芳香族ヒドロキシカルボン酸は芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。
また、絶縁性樹脂膜１２２には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、例えば粒子状または繊維状のＳｉＯ2やＳｉＮを用いることができる。絶縁性樹脂膜１２２にフィラーや繊維を含めることにより、絶縁性樹脂膜１２２を加熱して半導体チップ１０ａおよびチップ部品１２ａを熱圧着した後、絶縁性樹脂膜１２２を例えば室温に冷却する際に、絶縁性樹脂膜１２２の反りを低減することができ、また熱伝導性も向上する。これにより、半導体チップ１０ａおよびチップ部品１２ａと絶縁性樹脂膜１２２との密着性を高めることができる。また、絶縁性樹脂膜１２２に繊維を含めた場合、絶縁性樹脂膜１２２の剛性を高めることができ、ハンドリングが容易になる。このような観点からは、絶縁性樹脂膜１２２を構成する材料としてアラミド不織布を用いると、繊維よりも樹脂の流動性が高くなるため、加工性を良好にすることができる。
導電性膜付き絶縁性樹脂膜１２４としては、フィルム状の絶縁性樹脂膜１２２上に導電性膜１２０が付着したものを用いることができる。また、導電性膜付き絶縁性樹脂膜１２４は、導電性膜１２０上に絶縁性樹脂膜１２２を構成する樹脂組成物を塗布、乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。導電性膜付き絶縁性樹脂膜１２４は、絶縁性樹脂膜１２２がＢステージ化（一次硬化、半硬化あるいは仮硬化した状態を意味する）した状態で基材２０上に配置される。
このようにすれば、絶縁性樹脂膜１２２と半導体チップ１０ａおよびチップ部品１２ａとの密着性を高めることができる。この後、絶縁性樹脂膜１２２を構成する樹脂の種類に応じて絶縁性樹脂膜１２２を加熱し、真空下または減圧下で導電性膜付き絶縁性樹脂膜１２４と半導体チップ１０ａおよびチップ部品１２ａを圧着する。また、他の例において、フィルム状の絶縁性樹脂膜１２２をＢステージ化した状態で基材２０上に配置し、さらにその上に導電性膜１２０を配置して絶縁性樹脂膜１２２を半導体チップ１０ａおよびチップ部品１２ａと熱圧着する際に、導電性膜１２０を絶縁性樹脂膜１２２に熱圧着することによっても導電性膜付き絶縁性樹脂膜１２４を形成することができる。
そして、図２（ｃ）に示すように、導電性膜１２０を、レーザー直描法（トレパニングアライメント）またはウェット銅エッチングにより配線形成する配線パターニング工程を行い、配線パターン３４を形成する。
また、この後、図２（ｄ）に示すように、炭酸ガスレーザー、ＹＡＧレーザー、ドライエッチングを組み合わせて絶縁性樹脂膜１２２にビアホール（スルーホール）を形成するビアホール形成工程を行う。
続いて、図２（ｅ）に示すように、高アスペクト比対応の無電解銅めっき、電解銅めっきにより、導電性膜を形成するとともに、スルーホール内を導電性材料で埋め込み、ビアプラグ３２を形成するめっき工程を行う。
ビアプラグ３２は、より詳細には以下のように形成することができる。炭酸ガスレーザー、ＹＡＧレーザー、ドライエッチング等を組み合わせて絶縁体層にスルーホール１２８を形成する。次にスルーホール１２８内に、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は通常パラジウムを用いることが多く、可とう性の絶縁基材に無電解めっき触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
ビアプラグ３２内には適宜充填材料を埋め込んでもよい。充填材料としては絶縁性材料や導電性材料等種々のものを用いることができる。また、めっき等により、銅を充填材料として埋め込むこともできる。
次いで、導電性膜付き絶縁性樹脂膜１２４を順次積層し、導電性膜１２０上に配線パターン３４を形成し、ビアプラグ３２で接続する工程を繰り返すことによって絶縁体層３０ａ〜３０ｅの積層された絶縁基材３０が形成される（図２（ｆ））。
次に、図２（ｇ）に示すように絶縁基材３０の上面に凹部４０を設ける。凹部４０は、ドリルを用いて機械的に加工する他、レーザー加工、あるいはエッチングとこれらの組み合わせによって形成することができる。凹部４０の深さは、何れかの配線導体層までとし、その配線導体層に形成された配線パターン３４ｂを露出させる。
次いで、凹部４０の内部に半導体チップ１０ｂ、チップ部品１２ｂを実装する。半導体チップ１０ｂは銀ペーストなどによってダイボンディングを行い、金線などによりワイヤボンディングすることにより物理的、電気的に配線パターン３４ｂと接続する。また、チップ部品１２ｂはハンダにより配線パターン３４ｂと物理的、電気的に接続される。
次いで、図示しない外部引出電極を形成し、必要に応じて検査工程を行う。この検査の結果、所望の特性が得られていなければ、半導体チップ１０ｂのトリミングや、チップ部品１２ｂの変更等を行ってもよい。
その後、凹部４０に樹脂５０をポッティングし、半導体チップ１０ｂおよびチップ部品１２ｂを封止する。
以上の工程を経て、第１の実施の形態に係る半導体装置１００を製造することができる。
（第２の実施の形態）
第２の実施の形態に係る半導体装置２００について、上述の半導体装置１００との相違点を中心に説明する。図３は、第２の実施の形態に係る半導体装置２００の断面図である。
半導体装置２００は、基材２０、半導体チップ１０ａ、チップ部品１２ａ、絶縁基材３０、配線パターン３４、ビアプラグ３２、外部引出電極３６を含む。図３においても、便宜上、基材２０を下方向とし、外部引出電極３６が設けられた面を上方向とする。
絶縁基材３０は、多層構造を有しており、複数の絶縁体層３０ａ〜３０ｅを積層して形成される。基材２０と隣接する絶縁体層３０ａに半導体チップ１０ａ、チップ部品１２ａが埋め込まれており、ビアプラグ３２および配線パターン３４により各部材が接続されて回路を構成している点では図１の半導体装置１００と同様である。
図３の半導体装置２００には、半導体チップ１０ａ、チップ部品１２ａの間隙部、すなわち周辺のスペースに配線パターン３４ｃが設けられている。
通常の半導体チップ１０ａの厚みは１００〜３００μｍであり、抵抗やコンデンサ等のチップ部品１２ａの高さはいわゆる０６０３サイズで３００μｍ、１００５サイズで５００μｍ程度である。本実施の形態では、半導体チップ１０ａ等が実装されていない間隙部にも、配線導体層を形成して、より高密度な配線を行っている。
この半導体装置２００によれば、半導体チップやチップ部品の周辺のスペースを有効利用することにより、高密度な配線を実現することができ、配線の引き回しの自由度を高めることができる。
第２の実施の形態に係る半導体装置２００の製造方法について説明する。図４（ａ）〜（ｈ）は、図３に示した半導体装置２００の製造工程の一部を示す工程断面図である。
図４（ａ）は、基材２０に半導体チップ１０ａ、チップ部品１２ａがダイボンディング、チップボンディングされ、絶縁性樹脂膜１２２に埋め込まれた状態を示している。ここまでは、図２（ａ）〜（ｂ）に示す工程により行うことができる。絶縁性樹脂膜１２２には、導電性膜１２０が貼られていてもいなくてもよい。
続いて、図４（ｂ）に示すように、絶縁性樹脂膜１２２に開口部１５０を形成する。開口部１５０の形成は、半導体チップ１０ａ、チップ部品１２ａの間隙部であって、図３の配線パターン３４ｃを形成したい箇所に対して行う。開口部１５０は、例えばドリル、レーザー加工、あるいはエッチングとこれらの組み合わせにより形成される。
図４（ｃ）では、上記工程により絶縁性樹脂膜１２２に形成された開口部１５０に絶縁体層１３０ａを形成する。この絶縁体層１３０ａは、樹脂ポッティング等により形成することができる。ポッティングする樹脂としては、絶縁性樹脂膜１２２と同様、加熱することにより軟化するエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の有機物を用いることができる。
次いで図４（ｄ）に示すように、絶縁体層１３０ａ上に、配線パターン３４ｃを形成する。配線パターン３４ｃは、例えば無電解めっき法およびエッチングを組み合わせることにより形成することができる。同様にして図４（ｅ）に示すように再度樹脂ポッティングにより絶縁体層１３０ｂを積層し、その上に配線パターン３４ｃを形成する。
次いで図４（ｆ）に示すように絶縁体層１３０ｂにレーザー照射等によりビアホールを形成し、ビアプラグ３２により配線パターン３４ｃ間を電気的に接続する（図４（ｇ））。
その後、樹脂ポッティングにより絶縁体層１３０ｃを形成することにより、絶縁性樹脂膜１２２中に、複数の配線導体層が形成される。以降の工程は図２と同様に行えばよい。なお、絶縁体層１３０ｃは、図４（ｇ）に示す状態において、半導体装置２００全体に上
から絶縁性樹脂膜をプレスすることにより形成してもよい。
以上の製造方法により、複数の半導体チップ１０ａまたはチップ部品１２ａ間の間隙部に配線パターンを形成することができ、半導体装置２００内のスペースを有効利用し、より高密度配線を実現することができる。
図４（ａ）〜（ｂ）に示す工程は、図５（ａ）〜（ｃ）に示す工程により行うこともできる。図５（ａ）において、半導体チップ１０ａ、チップ部品１２ａを基材２０にダイ、チップボンディングする。次に、絶縁性樹脂膜１２２に予め開口部１５０を設けておき、図５（ｂ）、（ｃ）に示すように、この絶縁性樹脂膜１２２を基材２０上に貼付し、真空プレスにより、半導体チップ１０ａおよびチップ部品１２ａを絶縁性樹脂膜１２２内に押し込む。
絶縁性樹脂膜１２２の開口部１５０は、配線パターン３４ｃを形成する箇所に設けられる。
また、図６（ａ）〜（ｆ）に示す工程によっても配線パターン３４ｃを形成することができる。
まず、図６（ａ）に示すように、基材２０に半導体チップ１０ａおよびチップ部品１２ａをダイ、チップボンディングする。次いで、図６（ｂ）に示すように、配線パターン３４ｃを形成したい箇所に局所的に樹脂ポッティングを行い、絶縁体層１３０ａを形成する。続いて図６（ｃ）〜（ｅ）に示すように配線パターン３４ｃ、絶縁体層１３０ｂの形成し、ビアプラグ３２を形成する。
続いて図６（ｆ）に示すように、絶縁性樹脂膜１２２を基材２０上に貼付し、真空プレスにより、半導体チップ１０ａおよびチップ部品１２ａを絶縁性樹脂膜１２２内に押し込む。
以上のようにしても、複数の半導体チップ１０ａまたはチップ部品１２ａ間の間隙部に配線パターン３４ｃを形成することができ、半導体装置２００内のスペースを有効利用した高密度配線を実現することができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
実施の形態では、半導体チップとチップ部品が混載される半導体装置について説明したがこれには限られず、半導体チップが実装される様々な半導体装置に適用することができる。
また、第１の実施の形態において、一つの凹部４０には、半導体チップや、チップ部品などの単一の回路素子が実装されていてもよいし、複数の回路素子が実装されていてもよい。これらは、凹部のサイズに応じて適宜決定すればよい。
なお、上記実施の形態においては、基材２０上に半導体チップ１０およびチップ部品１２が実装されているが、銅などによる配線パターンを持ちながら半導体回路素子を支持するためのコアを使用しないコアレスＳＩＰ(Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ)として知られるＩＳＢ（Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｉｎ Ｂｏａｒｄ：登録商標）についても本発明が適用され得る。
本発明の第１の実施の形態に係る半導体装置の断面図である。 図２（ａ）〜（ｉ）は、図１に示した半導体装置の製造工程を示す工程断面図である。 第２の実施の形態に係る半導体装置の断面図である。 図４（ａ）〜（ｈ）は、図３に示す半導体装置の製造工程の一部を示す工程断面図である。 図５（ａ）〜（ｃ）は、図３に示す半導体装置の製造工程の一部を示す工程断面図である。 図６（ａ）〜（ｆ）は、図３に示す半導体装置の製造工程の一部を示す工程断面図である。
符号の説明
１０ 半導体チップ、 １２ チップ部品、 ２０ 基材、 ３０ 絶縁基材、 ３２
ビアプラグ、 ３４ 配線パターン、 ３６ 外部引出電極、 ４０ 凹部、 ５０ 樹脂、 １００ 半導体装置、 １２０ 導電性膜、 １２２ 絶縁性樹脂膜、 １２４
導電性膜付き絶縁性樹脂膜、 ２００ 半導体装置。

Claims (5)

  1. 複数の絶縁体層と配線導体層からなる積層基板と、
    前記絶縁体層に埋め込まれた複数の回路素子と、
    を備え、前記複数の回路素子が埋め込まれた絶縁体層は、その内部に配線導体層を備え、前記複数の回路素子の間隙部を利用して配線パターンが形成されることを特徴とする半導体装置。
  2. 基材と、
    前記基材上に積層された、複数の絶縁体層と配線導体層からなる積層基板と、
    前記積層基板の前記基材と隣接する絶縁体層に埋め込まれた複数の回路素子と、
    を備え、前記複数の回路素子が埋め込まれた絶縁体層は、その内部に配線導体層を備え、前記複数の回路素子の間隙部を利用して配線パターンが形成されることを特徴とする半導体装置。
  3. 基材に複数の回路素子をマウントする工程と、
    前記複数の回路素子の間隙部に、該回路素子よりも厚みの小さい絶縁体層を形成する工程と、
    前記絶縁体層上に配線パターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 基材に複数の回路素子をマウントする工程と、
    前記複数の回路素子の間隙部に対応する箇所に予め開口部が形成された第１の絶縁膜を前記基材に圧着する工程と、
    前記開口部に、前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に配線パターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 基材に複数の回路素子をマウントする工程と、
    第１の絶縁膜を前記複数の回路素子の上から前記基材に圧着する工程と、
    前記第１の絶縁膜の回路素子の間隙部に開口部を形成する工程と、
    前記開口部に、前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に配線パターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2008228563A 2008-09-05 2008-09-05 半導体装置およびその製造方法 Pending JP2009033185A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008228563A JP2009033185A (ja) 2008-09-05 2008-09-05 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008228563A JP2009033185A (ja) 2008-09-05 2008-09-05 半導体装置およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004253998A Division JP4252019B2 (ja) 2004-09-01 2004-09-01 回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2009033185A true JP2009033185A (ja) 2009-02-12

Family

ID=40403268

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008228563A Pending JP2009033185A (ja) 2008-09-05 2008-09-05 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2009033185A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013507788A (ja) * 2009-11-06 2013-03-04 インテル コーポレイション マイクロエレクトロニクスパッケージ及びその製造方法
US8912663B1 (en) 2013-06-28 2014-12-16 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6375075A (ja) * 1986-09-18 1988-04-05 Toyo Seikan Kaisha Ltd 缶用水性塗料及び塗装缶体
JPH01139447A (ja) * 1987-11-25 1989-05-31 Ricoh Co Ltd 画像形成装置の紙送りガイド部材
JPH0487356A (ja) * 1990-07-31 1992-03-19 Sanyo Electric Co Ltd 混成集積回路の製造方法
JPH065993A (ja) * 1992-06-17 1994-01-14 Tanaka Kikinzoku Kogyo Kk 内層回路露出型基板
JPH10126213A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 分波器パッケージ
JPH10303363A (ja) * 1997-04-30 1998-11-13 Sony Corp 電子部品及びその製造方法
JP2003142797A (ja) * 2001-11-02 2003-05-16 Matsushita Electric Ind Co Ltd 電子部品実装済完成品の製造方法及び電子部品実装済完成品

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6375075A (ja) * 1986-09-18 1988-04-05 Toyo Seikan Kaisha Ltd 缶用水性塗料及び塗装缶体
JPH01139447A (ja) * 1987-11-25 1989-05-31 Ricoh Co Ltd 画像形成装置の紙送りガイド部材
JPH0487356A (ja) * 1990-07-31 1992-03-19 Sanyo Electric Co Ltd 混成集積回路の製造方法
JPH065993A (ja) * 1992-06-17 1994-01-14 Tanaka Kikinzoku Kogyo Kk 内層回路露出型基板
JPH10126213A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 分波器パッケージ
JPH10303363A (ja) * 1997-04-30 1998-11-13 Sony Corp 電子部品及びその製造方法
JP2003142797A (ja) * 2001-11-02 2003-05-16 Matsushita Electric Ind Co Ltd 電子部品実装済完成品の製造方法及び電子部品実装済完成品

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013507788A (ja) * 2009-11-06 2013-03-04 インテル コーポレイション マイクロエレクトロニクスパッケージ及びその製造方法
US8912663B1 (en) 2013-06-28 2014-12-16 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof
EP2819157A1 (en) * 2013-06-28 2014-12-31 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof
CN104253114A (zh) * 2013-06-28 2014-12-31 台达电子工业股份有限公司 嵌入式封装结构及其制造方法
EP2881985A1 (en) * 2013-06-28 2015-06-10 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof

Similar Documents

Publication Publication Date Title
US7875980B2 (en) Semiconductor device having laminated structure
US11222852B2 (en) Method for fabricating electronic package
US8704101B2 (en) Package carrier and manufacturing method thereof
US7312405B2 (en) Module structure having embedded chips
US9847236B2 (en) Electrical interconnect structure for an embedded electronics package
US9532494B2 (en) Manufacturing method of package structure
US7683268B2 (en) Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith
US20130122657A1 (en) Method of manufacturing semiconductor package
JP2010239150A (ja) 半導体モジュールおよびその製造方法
US10098243B2 (en) Printed wiring board and semiconductor package
US20080067666A1 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
US11450597B2 (en) Semiconductor package substrate having heat dissipating metal sheet on solder pads, method for fabricating the same, and electronic package having the same
KR101109356B1 (ko) 임베디드 인쇄회로기판의 제조방법
CN100380653C (zh) 半导体器件及其制造方法
US20110277318A1 (en) Circuit device and manufacturing method therefor
JP2006237517A (ja) 回路装置およびその製造方法
US9299661B2 (en) Integrated circuit package and method of making same
US10510638B2 (en) Electronic component-embedded board
US11445617B2 (en) Package structure and manufacturing method thereof
JP2009033185A (ja) 半導体装置およびその製造方法
JP4880218B2 (ja) 回路装置
JP2005129904A (ja) 半導体装置およびその製造方法
US11553596B2 (en) Embedded component package structure and manufacturing method thereof
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
TW201413842A (zh) 層疊封裝結構及其製作方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111117

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120228