KR19980030135A - 반도체 소자의 다중 금속층 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다중 금속층 형성방법을 제공하는 것으로, 실리콘기판상에 절연막 및 BPSG막을 순차적으로 형성한 후 BPSG막을 식각하여 돌출부를 형성하고, BPSG막상에 제 1 금속층 패턴을 형성한 후 그 전체 상부면에 제 1 금속층간 절연막을 형성하고, 제 1 금속층간 절연막의 낮은부분에만 제 1 금속층 패턴의 높은 부분 보다 낮게 SOG막을 형성한 후 SOG막 및 노출된 제 1 금속층간 절연막상에 제 2 금속층간 절연막을 형성하고, 돌출된 제 1 금속층 패턴이 노출되도록 CMP공정을 실시한 다음실리콘기판의 전체 상부면에 제 2 금속층 패턴을 형성한다.
Description
본 발명은 금속층간 배선공정을 비아홀을 형성하지 않고 접속할 수 있는 반도체 소자의 다중 금속층 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화 됨에 따라 금속배선은 다층구조로 이루어지고 있으며, 이들 금속배선간의 공간을 채우기 위하여 갭필링(Gap Filling) 특성이 양호한 SOG막이 주로 사용된다. 그러나 상기 SOG막은 금속층의 부식에 치명적인 수분을 함유하고 있기 때문에 보잉(Bowing)현상 및 버블디펙트(Bubble Defects)를 유발하게 된다. 도 1A 내지 1C는 종래 반도체 소자의 다중 금속층 형성방법을 도시한 단면도로서, 도 1A는 실리콘기판(1)상에 절연막(2) 및 BPSG(3)을 순차적으로 형성하고, BPSG막(3)상에 제 1 금속층 패턴(4)을 형성한 후 실리콘기판(1)의 전체 상부면에 제 1 금속층간 절연막(5)을 형성한 상태를 도시한다.
도 1B는 제 1 금속층간 절연막(5)상에 SOG막(6) 및 제 2 금속층간 절연막(7)을 순차적으로 형성한 상태를 도시하며, 도 1C는 제 1 금속층 패턴(4)의 상부가 노출되도록 제 2 금속층간 절연막(7), SOG막(6) 및 제 1 금속층간 절연막(5)을 순차적으로 식각하여 비아홀을 형성한 후 비아홀 및 제 2 금속층간 절연막(7)상에 제 2 금속층 패턴(8)을 형성한 상태를 도시한다. 이때 SOG막(6)은 친수성이 있기 때문에 화살표 A로 도시한 바와같이 버블디펙트가 발생하므로써 제 2 금속층 패턴(8)을 형성시 오픈(B)현상을 초래하며, 노출된 SOG막(6)의 표면으로부터 아웃가싱(Out Gassing)이 발생되어 제 1 금속층 패턴(4)상에 산화막이 형성되므로써 콘택저항이 높아지는 등 소자의 특성을 저하시키는 문제가 발생된다.
본 발명은 돌출된 BPSG막상에 제 1 금속층 패턴이 높게 돌출하도록 형성하고, 제 1 금속층간 절연막, SOG막 및 제 2 금속층간 절연막을 순차적으로 형성한 후 CMP(Chemical Mechanical Polishing) 공정으로 제 1 금속층 패턴이 노출되도록 한 다음 제 2 금속층 패턴을 형성하므로써 비아홀을 형성하지 않고 금속층간 접속을 할 수 있는 반도체 소자의 다중 금속층 형성방법을 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 다중 금속층 형성방법은 실리콘기판상에 절연막 및 BPSG막을 순차적으로 형성한 후 BPSG막을 식각하여 돌출부를 형성하는 단계와, 상기 단계로부터 BPSG막상에 제 1 금속층 패턴을 형성한 후 그 전체 상부면에 제 1 금속층간 절연막을 형성하는 단계와, 상기 단계로부터 제 1 금속층간 절연막의 낮은부분에만 제 1 금속층 패턴의 높은 부분 보다 낮게 SOG막을 형성한 후 SOG막 및 노출된 제 1 금속층간 절연막상에 제 2 금속층간 절연막을 형성하는 단계와, 상기 단계로부터 돌출된 제 1 금속층 패턴이 노출되도록 CMP공정을 실시하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제 2 금속층 패턴을 형성하는 단계로 이루어진다.
도 1A 내지 1C는 종래 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도.
도 2A내지 2E는 본 발명에 따른 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 기호 설명
1 및 11 : 실리콘기판, 2 및 12 : 절연막, 3 및 13 : BPSG막, 4 및 14 : 제 1 금속층 패턴, 5 및 15 : 제 1 금속층간 절연막, 6 및 16 : SOG막, 7 및 17 : 제 2 금속층간 절연막, 8 및 18 : 제 2 금속층 패턴, A : 버블 디펙트, B : 제2금속층의 오픈부분, C : 보잉현상
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2A 내지 2E는 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 도 2A는 실리콘기판(11)상에 절연막(12) 및 하나 이상의 돌출부를 갖는 BPSG막(13)을 순차적으로 형성한 상태를 도시한다. BPSG막(13)의 각 돌출부는 대략 폭이 0.5 내지 1㎛이고, 높이가 0.8 내지 1.2㎛가 되도록 형성된다.
도 2B는 BPSG막(13)상에 제 1 금속층 패턴(14)을 형성한 후 그 전체 상부면에 제 1 금속층간 절연막(15)을 형성한 상태를 도시한다. 제 1 금속층 패턴(14)은 4000 내지 6000Å의 두께가 되도록 형성된다.
도 2C는 제 1 금속층간 절연막(15)의 낮은부분에만 제 1 금속층 패턴(14)의 높은 부분 보다 낮은 정도로 SOG막(16)을 형성한 후 SOG막(16) 및 노출된 제 1 금속층간 절연막(15)상에 제 2 금속층간 절연막(17)을 형성한 상태를 도시한다. SOG막(16)은 평탄성이 양호하므로 제 1 금속층간 절연막(15)의 깊은부분에만 남게된다.
도 2D는 돌출된 제 1 금속층(14)이 노출되도록 제 2 금속층간 절연막(17) 및 제 1 금속층간 절연막(15)을 CMP공정으로 깍아서 제거한 상태를 도시한다. CMP공정은 현탁액(Slurry)을 폴리싱 패드에 공급하면서 실리콘기판(11)의 전면이 폴리싱 패드와 마찰에 의해 소정부분 깍여지도록 실시한다.
도 2E는 실리콘기판(11)의 전체 상부면에 제 2 금속층 패턴(18)을 형성한 상태를 도시한다. 이때, 제 2 금속층 패턴(18)은 노출된 제 1 금속층 패턴(14)과 접속된다.
상술한 바와같이 본 발명에 의하면 제 1 금속층 패턴 및 제 2 금속층 패턴의 접속될 부분에 돌출부를 갖는 BPSG막을 형성한 후 제 1 금속층 패턴이 돌출되도록 형성하고, 제 1 금속층간 절연막, SOG막 및 제 2 금속층간 절연막을 순차적으로 형성한 다음 돌출된 제 1 금속층의 표면이 노출되도록 CMP공정으로 깍아서 제거하고, 제 2 금속층 패턴을 형성하여 비아홀을 형성하지 않고 금속층간 접속을 하므로써 양호한 접촉저항 및 단차완화는 물론 공정의 단순화로 인하여 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (4)
- 반도체 소자의 다중 금속층 형성방법에 있어서, 실리콘기판상에 절연막 및 BPSG막을 순차적으로 형성한 후 상기 BPSG막을 식각하여 돌출부를 형성하는 단계와, 상기 단계로부터 상기 BPSG막상에 제 1 금속층 패턴을 형성한 후 그 전체 상부면에 제 1 금속층간 절연막을 형성하는 단계와, 상기 단계로부터 상기 제 1 금속층간 절연막의 낮은부분에만 상기 제 1 금속층 패턴의 높은 부분 보다 낮게 SOG막을 형성한 후 상기 SOG막 및 노출된 상기 제 1 금속층간 절연막상에 제 2 금속층간 절연막을 형성하는 단계와, 상기 단계로부터 돌출된 상기 제 1 금속층 패턴이 노출되도록 CMP공정을 실시하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제 2 금속층 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
- 제 1 항에 있어서, 상기 BPSG막의 각 돌출부는 폭이 0.5 내지 1㎛이고, 높이가 0.8 내지 1.2㎛가 되도록 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
- 제 1 하에 있어서, 상기 제 1 금속층 패턴은 4000 내지 6000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
- 제 1 항에 있어서, 상기 CMP공정은 현탁액을 폴리싱 패드에 공급하면서 실리콘기판의 전면이 폴리싱 패드와 마찰에 의행 제 2 금속층간 절연막 및 제 1 금속층 패턴의 소정부분 깍여지도록 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
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