KR102667581B1 - 반도체 패키지의 제조 방법 - Google Patents
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
용해액에 기인하는 디바이스의 대미지를 억제하면서, 점착층을 빠르게 용해 또는 연화시켜, 역할을 다한 보강 시트를 박리하는 것이 가능한, 반도체 패키지의 제조 방법이 제공된다. 이 제조 방법은, 가용성 점착층을 구비한 점착 시트를 준비하는 공정과, 제1 적층체를 제작하는 공정과, 제1 적층체에 제2 지지 기판이 결합된 제2 적층체를 얻는 공정과, 제2 적층체로부터 제1 지지 기판을 박리하여 제3 적층체를 얻는 공정과, 제3 적층체에 반도체 칩을 실장하여 제4 적층체를 얻는 공정과, 제4 적층체의 우측 단부면 및 좌측 단부면을 한 쌍의 밀봉 부재로 밀봉하고, 제4 적층체의 하단부면을 용액에 선택적으로 침지시키는 공정과, 제4 적층체의 내부 공간과, 용액 사이에 압력차를 부여하여, 용액을 내부 공간 내에 침투시켜, 가용성 점착층을 용해 또는 연화시키는 공정과, 제4 적층체로부터 제2 지지 기판을 박리하여 반도체 패키지를 얻는 공정을 포함한다.
Description
본 발명은, 반도체 패키지의 제조 방법에 관한 것이다.
근년, 프린트 배선판의 실장 밀도를 높여 소형화하기 위해, 프린트 배선판의 다층화가 널리 행해지도록 되어 가고 있다. 이와 같은 다층 프린트 배선판은, 휴대용 전자 기기의 대부분에서, 경량화나 소형화를 목적으로 하여 이용되고 있다. 그리고, 이 다층 프린트 배선판에는, 층간 절연층의 한층 더한 두께의 저감, 및 배선판으로서의 보다 한층 더한 경량화가 요구되고 있다.
이와 같은 요구를 충족시키는 기술로서, 코어리스 빌드업법을 사용한 다층 프린트 배선판의 제조 방법이 채용되고 있다. 코어리스 빌드업법이란, 소위 코어(심재) 상에 빌드업법이라 불리는 방법으로 절연층과 배선층을 교대로 적층(빌드업)하여 다층화한 후, 코어(심재)를 제거하여 빌드업층만으로 배선판을 형성하는 방법이다. 코어리스 빌드업법에 있어서는, 지지체와 다층 프린트 배선판의 박리를 용이하게 행할 수 있도록, 캐리어 구비 구리박을 사용하는 것이 제안되어 있다. 예를 들어, 특허문헌 1(일본 특허 공개 제2005-101137호 공보)에는, 캐리어 구비 구리박의 캐리어면에 절연 수지층을 첩부하여 지지체로 하고, 캐리어 구비 구리박의 극박 구리층측에 포토레지스트 가공, 패턴 전해 구리 도금, 레지스트 제거 등의 공정에 의해 제1 배선 도체를 형성한 후, 빌드업 배선층을 형성하고, 캐리어 구비 지지 기판을 박리하여, 극박 구리층을 제거하는 것을 포함하는, 반도체 소자 탑재용 패키지 기판의 제조 방법이 개시되어 있다.
특히, 전자 디바이스의 보다 한층 더한 소형화 및 전력 절약화에 수반하여, 반도체 칩 및 프린트 배선판의 고집적화 및 박형화에 대한 요구가 높아지고 있다. 이러한 요구를 충족시키는 차세대 패키징 기술로서, FO-WLP(Fan-Out Wafer Level Packaging)나 PLP(Panel Level Packaging)의 채용이 근년 검토되고 있다. 그리고, FO-WLP나 PLP에 있어서도, 코어리스 빌드업법의 채용이 검토되고 있다. 그와 같은 공법의 하나로서, 코어리스 지지체 표면에 배선층 및 필요에 따라 빌드업 배선층을 형성하고, 또한 필요에 따라 지지체를 박리한 후에, 칩의 실장을 행하는, RDL-First(Redistribution Layer-First)법이라 불리는 공법이 있다. 예를 들어, 특허문헌 2(일본 특허 공개 제2015-35551호 공보)에는, 유리 또는 실리콘 웨이퍼로 이루어지는 지지체의 주면에 대한 금속 박리층의 형성, 그 위에 절연 수지층의 형성, 그 위에 빌드업층을 포함하는 재배선층(Redistribution Layer)의 형성, 그 위에 반도체 집적 회로의 실장 및 밀봉, 지지체의 제거에 의한 박리층의 노출, 박리층의 제거에 의한 2차 실장 패드의 노출, 그리고 2차 실장 패드의 표면에 대한 땜납 범프의 형성, 그리고 2차 실장을 포함하는, 반도체 장치의 제조 방법이 개시되어 있다.
FO-WLP나 PLP의 채용이 검토되는 근년의 기술 동향에 따라, 빌드업층의 박형화가 요구되고 있다. 그러나, 빌드업층이 얇은 경우, 코어리스 빌드업법을 사용하여 제작한 빌드업층 구비 기재로부터, 기재를 박리할 때, 빌드업층이 국부적으로 크게 만곡하는 경우가 있다. 이러한 빌드업층의 큰 만곡은, 빌드업층 내부의 배선층의 단선이나 박리를 야기하고, 그 결과, 배선층의 접속 신뢰성을 저하시킬 수 있다. 이러한 문제에 대처하기 위해, 다층 적층체에 보강 시트를 적층하여 핸들링성을 향상시키는 것이 제안되어 있다. 예를 들어, 특허문헌 3(국제 공개 제2018/097265호)에는, 다층 적층체에 가용성 점착층을 개재하여 보강 시트를 적층시킴으로써, 다층 배선층을 국부적으로 크게 만곡시키지 않도록 보강하는 것이 개시되어 있고, 그것에 의해 다층 배선층의 접속 신뢰성과 다층 배선층 표면의 평탄성(코플래너리티)을 향상시킬 수 있다고 되어 있다. 또한, 특허문헌 4(국제 공개 제2018/097266호)에는, 섬상 또는 스트라이프상 등의 간헐 패턴으로 구성된 가용성 점착층을 구비한 점착 시트가 개시되어 있다. 특허문헌 4에는, 이러한 점착 시트를 프린트 배선판 등의 피착체에 첩부하여 보강한 후, 당해 점착 시트를 박리할 때, 용액을 가용성 점착층의 상기 패턴의 간극에 효과적으로 침투시켜 점착제의 용해 등을 촉진하는 것이나, 당해 용액에 계면 활성제나 알코올 용액 등을 첨가함으로써 침투성을 개선하는 것도 개시되어 있다.
보강 시트를 재배선층에 첩부하기 위한 점착층으로서 간헐 패턴으로 구성된 가용성 점착층을 채용하는 것, 및 가용성 점착층을 용해 가능한 용액(이하, 「용해액」이라 칭하는 경우가 있음)에 계면 활성제 등을 첨가하는 것은, 보강 시트의 신속한 박리에 기여하기 때문에 바람직하다. 그러나, 용해액의 침투에는 아직 시간을 요하기 때문에, 한층 더한 개선이 요망된다. 또한, 가용성 점착층을 용해 또는 연화할 때는, 반도체 칩 등의 디바이스가 재배선층에 실장 및 수지 밀봉된 상태의 적층체를 용해액에 침지하기 때문에, 당해 용해액과의 접촉에 의해 디바이스 및 수지 밀봉재가 받는 대미지를 억제할 것도 요망된다.
본 발명자들은, 금번, 반도체 패키지의 제조에 있어서, 역할을 다한 보강 시트를 박리할 때, 적층체의 하단부면 부분을 용해액에 선택적으로 침지시키고, 압력차에 의해 용해액을 점착층이 존재하는 내부 공간 내에 침투시킴으로써, 용해액에 기인하는 디바이스의 대미지를 억제하면서, 점착층을 빠르게 용해 또는 연화할 수 있다는 지견을 얻었다.
따라서, 본 발명의 목적은, 용해액에 기인하는 디바이스의 대미지를 억제하면서, 점착층을 빠르게 용해 또는 연화시켜, 역할을 다한 보강 시트를 박리하는 것이 가능한, 반도체 패키지의 제조 방법을 제공하는 것에 있다.
본 발명의 일 양태에 의하면, 반도체 패키지의 제조 방법으로서,
(a) 기재 시트와, 해당 기재 시트의 적어도 한쪽의 면에 간헐 패턴으로 마련된 가용성 점착층을 구비한, 점착 시트를 준비하는 공정과,
(b) 제1 지지 기판 상에 재배선층을 구비한 제1 적층체를 제작하는 공정과,
(c) 상기 점착 시트를 사용하여, 상기 제1 적층체의 상기 재배선층측의 표면에, 제2 지지 기판이 상기 가용성 점착층을 개재하여 결합된 제2 적층체를 얻는 공정과,
(d) 상기 제2 적층체로부터 상기 제1 지지 기판을 박리하여, 상기 재배선층의 상기 제2 지지 기판으로부터 이격된 측의 표면이 노출된 제3 적층체를 얻는 공정과,
(e) 상기 제3 적층체의 상기 재배선층측의 표면에 반도체 칩을 실장하고, 또한, 상기 반도체 칩을 수지 밀봉하여, 상단부면, 하단부면, 우측 단부면 및 좌측 단부면으로 이루어지는 외주 단부면을 구비한 제4 적층체를 얻는 공정과,
(f) 상기 제4 적층체의 상기 우측 단부면 및 상기 좌측 단부면을 한 쌍의 밀봉 부재로 밀봉하고, 상기 제4 적층체를 상기 하단부면이 아래로 또한 상기 상단부면이 위로 되는 각도로, 상기 하단부면을 용액에 선택적으로 침지시키는 공정과,
(g) 상기 제4 적층체의 상기 제2 지지 기판 및 상기 재배선층간의 내부 공간과, 상기 용액 사이에 압력차를 부여하여, 해당 압력차에 의해 상기 용액을 상기 내부 공간 내에 침투시키고, 그것에 의해 상기 가용성 점착층을 용해 또는 연화시키는 공정과,
(h) 상기 가용성 점착층이 용해 또는 연화된 상태에서, 상기 제4 적층체로부터 상기 제2 지지 기판을 박리하여 반도체 패키지를 얻는 공정
을 포함하는, 방법이 제공된다.
도 1a는 본 발명에 의한 반도체 패키지의 제조 방법의 일례에 있어서의, 초기의 공정을 도시하는 공정 흐름도이다.
도 1b는 본 발명에 의한 반도체 패키지의 제조 방법의 일례에 있어서의, 도 1a에 도시된 공정에 이어지는 공정을 도시하는 공정 흐름도이다.
도 2a는 흡인 지그 및 배면판을 사용한 제4 적층판의 고정 및 침지를 설명하기 위한 단면 모식도이다.
도 2b는 도 2a에 도시된 제4 적층판을 포함하는 구조물을 흡인 지그의 정면판측으로부터 정면판 등을 분리한 상태에서 관찰한 정면 모식도이다.
도 3a는 본 발명에서 준비하는 점착 시트의 일 양태를 도시하는 단면 모식도이다.
도 3b는 도 3a에 도시된 점착 시트의 상면 모식도이다.
도 1b는 본 발명에 의한 반도체 패키지의 제조 방법의 일례에 있어서의, 도 1a에 도시된 공정에 이어지는 공정을 도시하는 공정 흐름도이다.
도 2a는 흡인 지그 및 배면판을 사용한 제4 적층판의 고정 및 침지를 설명하기 위한 단면 모식도이다.
도 2b는 도 2a에 도시된 제4 적층판을 포함하는 구조물을 흡인 지그의 정면판측으로부터 정면판 등을 분리한 상태에서 관찰한 정면 모식도이다.
도 3a는 본 발명에서 준비하는 점착 시트의 일 양태를 도시하는 단면 모식도이다.
도 3b는 도 3a에 도시된 점착 시트의 상면 모식도이다.
본 발명에 의한 반도체 패키지의 제조 방법은, (a) 점착 시트의 준비, (b) 제1 적층체의 제작, (c) 보강 시트의 적층, (d) 제1 지지 기판의 박리, (e) 반도체 칩의 실장, (f) 용해액으로의 침지, (g) 점착층의 용해 또는 연화, 및 (h) 보강 시트의 박리의 각 공정을 포함한다.
이하, 도면을 참조하면서, 공정 (a)부터 공정 (h)까지의 각각에 대하여 설명한다.
(a) 점착 시트의 준비
도 3a 및 도 3b에 도시된 바와 같이, 기재 시트(15)와, 기재 시트(15)의 적어도 한쪽의 면에 간헐 패턴으로 마련된 가용성 점착층(16)을 구비한, 점착 시트(17)를 준비한다. 점착 시트(17)의 상세에 대해서는 후술하는 것으로 한다. 또한, 점착 시트에는, 점착층을 개재하여 기재 시트 자체를 피착체에 접착시키기 위해 사용되는 「접착형 점착 시트」와, 점착층을 피착체 또는 제2 기재 시트에 전사시켜 당초의 기재 시트를 박리함으로써, 피착체 또는 제2 기재 시트에 점착성을 부여하기 위해 사용되는 「전사형 점착 시트」의 2개의 타입이 존재한다. 이 점에서, 본 발명에서 준비하는 점착 시트(17)는 접착형 점착 시트 및 전사형 점착 시트 중 어느 것이어도 된다.
(b) 제1 적층체의 제작
도 1a의 (i)에 도시된 바와 같이, 제1 지지 기판(10) 상에 재배선층(12)을 구비한 제1 적층체(14)를 제작한다. 제1 지지 기판(10)은 재배선층(12)을 형성하기 위한 베이스가 되는 것이다. 제1 지지 기판(10)은, 소위 캐리어 구비 금속박의 형태여도 되고, 공지의 층 구성이 채용 가능하다. 제1 지지 기판(10)은, 기재, 박리층 및 금속층을 순서대로 구비하는 것이어도 되고, 예를 들어 특허문헌 3(국제 공개 제2018/097265호)에 개시되는 적층 시트를 바람직하게 사용할 수 있다(이 적층 시트의 기재는 수지 필름, 유리 또는 세라믹스로 구성될 수 있다). 이 경우, 재배선층(12)이 제1 지지 기판(10)의 금속층 표면에 제작되는 것이 바람직하다.
본 발명에 있어서, 재배선층이란, 절연층과 당해 절연층의 내부 및/또는 표면에 형성된 배선층을 포함하는 층을 의미한다. 이 재배선층을 통해, 예를 들어 반도체 칩 상에 배치된 칩 전극과, 프린트 배선판 상에 칩 전극보다도 큰 피치로 배치된 단자를 전기적으로 접속할 수 있다. 재배선층(12)의 형성은, 공지의 방법에 따라서 행하면 되고, 특별히 한정되지 않는다. 예를 들어, 전술한 빌드업법에 의해, 절연층과 배선층을 교대로 적층하여 다층화함으로써 재배선층(12)을 형성할 수 있다.
(c) 보강 시트의 적층
도 1a의 (ii)에 도시된 바와 같이, 점착 시트(17)를 사용하여, 제1 적층체(14)의 재배선층(12)측의 표면에, 제2 지지 기판(18)이 가용성 점착층(16)을 개재하여 결합된 제2 적층체(20)를 얻는다. 예를 들어, 제1 적층체(14)의 재배선층(12)측의 표면에 점착 시트(17)를 사용하여 제2 지지 기판(18)을 첩부함으로써, 제2 적층체(20)를 얻을 수 있다. 이렇게 함으로써, 재배선층(12)은 제2 지지 기판(18에 의해 크게 만곡되지 않도록 보강될 수 있다. 즉, 제2 지지 기판(18)이 보강 시트로서 기능하기 때문에, 재배선층(12)의 표면 및/또는 내부의 배선층의 단선이나 박리를 회피하여, 재배선층(12)의 접속 신뢰성을 향상시킬 수 있다. 또한, 만곡이 효과적으로 방지 내지 억제됨으로써, 재배선층(12) 표면의 평탄성(코플래너리티)을 향상시킬 수 있다.
점착 시트(17)가 접착형 점착 시트인 경우에는, 제1 적층체(14)의 재배선층(12)측의 표면에 점착 시트(17)를 첩부하여, 기재 시트(15) 자체를 제2 지지 기판(18)으로서 사용하는 것이 바람직하다. 한편, 점착 시트(17)가 전사형 점착 시트인 경우에는, 제1 적층체(14)와 제2 지지 기판(18)의 결합에 앞서서, 제2 지지 기판(18), 또는 제1 적층체(14)에 점착 시트(17)를 첩부하여, 가용성 점착층(16)을 제2 지지 기판(18), 또는 제1 적층체(14)에 전사함과 함께, 기재 시트(15)를 박리하는 것이 바람직하다. 전사 방법은 특별히 한정되는 것은 아니고, 예를 들어 롤 라미네이션 등의 공지의 방법이 채용 가능하다.
제2 지지 기판(18)은 제1 지지 기판(10)보다도 비커스 경도가 낮은 것인 것이 바람직하다. 이에 의해, 제2 지지 기판(18) 자체가 휨으로써, 적층 또는 박리 시에 발생할 수 있는 응력을 잘 제거할 수 있고, 그 결과, 재배선층(12)의 만곡을 효과적으로 방지 내지 억제할 수 있다. 제2 지지 기판(18)의 비커스 경도는 재배선층(12)의 비커스 경도의 2% 이상 99% 이하인 것이 바람직하고, 보다 바람직하게는 6% 이상 90% 이하, 더욱 바람직하게는 10% 이상 85% 이하이다. 제2 지지 기판(18)의 비커스 경도가 50HV 이상 700HV 이하인 것이 바람직하고, 보다 바람직하게는 150HV 이상 550HV 이하, 더욱 바람직하게는 170HV 이상 500HV 이하이다. 또한, 본 명세서에 있어서 비커스 경도는 JIS Z 2244-2009에 기재되는 「비커스 경도 시험」에 준거하여 측정되는 것이다.
참고를 위해, 후보가 될 수 있는 각종 재료의 비커스 경도 HV를 이하에 예시한다: 사파이어 유리(2300HV), 초경 합금(1700HV), 서멧(1650HV), 석영(수정)(1103HV), SKH56(고속도 공구강 강재, 하이스)(722HV), 강화 유리(640HV), SUS440C(스테인리스강)(615HV), SUS630(스테인리스강)(375HV), 티타늄 합금 60종(64합금)(280HV 전후), 인코넬(내열 니켈 합금)(150HV 이상 280HV 이하), S45C(기계 구조용 탄소강)(201HV 이상 269HV 이하), 하스텔로이 합금(내식 니켈 합금)(100HV 이상 230HV 이하), SUS304(스테인리스강)(187HV), SUS430(스테인리스강)(183HV), 주철(160HV 이상 180HV 이하), 티타늄 합금(110HV 이상 150HV 이하), 황동(80HV 이상 150HV 이하) 및 청동(50HV 이상 100HV 이하).
제2 지지 기판(18)의 재질은 특별히 한정되지 않지만, 수지, 금속, 유리, 또는 그것들의 조합이 바람직하다. 수지의 예로서는, 에폭시 수지, 폴리이미드 수지, 폴리에틸렌 수지, 및 페놀 수지를 들 수 있고, 이와 같은 수지와 섬유 보강재로 이루어지는 프리프레그여도 된다. 금속의 예로서는, 상기 비커스 경도나 스프링 한계값 Kb0 .1의 관점에서, 스테인리스강, 구리 합금(예를 들어 청동, 인 청동, 구리 니켈 합금, 구리 티타늄 합금)을 들 수 있지만, 내약품성의 관점에서 스테인리스강이 특히 바람직하다. 제2 지지 기판(18)의 형태는, 재배선층(12)의 만곡을 방지 내지 억제 가능한 한, 시트상에 한하지 않고, 필름, 판, 및 박(箔)의 다른 형태여도 되고, 바람직하게는 시트 또는 판의 형태이다. 제2 지지 기판(18)은 이들 시트, 필름, 판 및 박 등이 적층된 것이어도 된다. 제2 지지 기판(18)의 전형예로서는, 금속 시트, 수지 시트(특히 경질 수지 시트), 유리 시트를 들 수 있다. 제2 지지 기판(18)의 두께는, 제2 지지 기판(18)의 강도 유지 및 제2 지지 기판(18)의 핸들링 용이성의 관점에서, 바람직하게는 10㎛ 이상 1㎜ 이하이고, 보다 바람직하게는 50㎛ 이상 800㎛ 이하, 더욱 바람직하게는 100㎛ 이상 600㎛ 이하이다. 제2 지지 기판(18)이 금속 시트(예를 들어 스테인리스강 시트)인 경우, 금속 시트에 있어서의, 가용성 점착층(16)과 밀착하는 측의 표면의 10점 평균 조도 Rz-jis(JIS B 0601-2001에 준거하여 측정됨)는 0.05㎛ 이상 500㎛ 이하인 것이 바람직하고, 보다 바람직하게는 0.5㎛ 이상 400㎛ 이하, 더욱 바람직하게는 1㎛ 이상 300㎛ 이하이다. 이와 같은 표면 조도이면, 표면의 요철에 기인하는 앵커 효과에 의해, 가용성 점착층(16)과의 밀착성이 높아져, 가용성 점착층(16)에 있어서의 적당한 박리 강도가 실현된다고 생각된다.
(d) 제1 지지 기판의 박리
도 1a의 (iii)에 도시된 바와 같이, 제2 적층체(20)로부터 제1 지지 기판(10)을 박리하여, 재배선층(12)의 제2 지지 기판(18)으로부터 이격된 측의 표면이 노출된 제3 적층체(22)를 얻는다. 이렇게 함으로써, 예를 들어 제1 지지 기판(10)을 구성하는 기재 및 박리층 등이 재배선층(12)으로부터 박리 제거된다. 이 박리 제거는 물리적인 박리에 의해 행해지는 것이 바람직하다. 물리적 박리법은, 손이나 치공구, 기계 등으로 제1 지지 기판(10)을 재배선층(12)으로부터 박리함으로써 분리하는 방법이다. 이때, 가용성 점착층(16)을 개재하여 밀착된 제2 지지 기판(18)이 재배선층(12)을 보강하고 있음으로써, 재배선층(12)이 국부적으로 크게 만곡하는 것을 방지할 수 있다. 즉, 제2 지지 기판(18)은, 제1 지지 기판(10)이 박리되는 동안, 박리력에 저항하기 위해 재배선층(12)을 보강하여, 만곡을 보다 한층 더 효과적으로 방지 내지 억제할 수 있다. 이렇게 하여 만곡에 의해 야기되는 경우가 있는 재배선층(12)의 내부 및/또는 표면의 배선층의 단선이나 박리를 회피하여, 재배선층(12)의 접속 신뢰성을 향상시킬 수 있다. 또한, 만곡이 효과적으로 방지 내지 억제됨으로써, 재배선층(12) 표면의 평탄성(코플래너리티)을 향상시킬 수 있다. 또한, 제1 지지 기판(10)이 금속층을 포함하는 경우에는, 제1 지지 기판(10)의 박리 후에 제3 적층체(22)의 표면에 잔류할 수 있는 금속층을 에칭에 의해 제거하는 것이 바람직하다. 금속층의 에칭은 플래시 에칭 등의 공지의 방법에 기초하여 행하면 된다.
(e) 칩 실장
도 1b의 (iv)에 도시된 바와 같이, 제3 적층체(22)의 재배선층(12)측의 표면에 반도체 칩(24)을 실장하고, 또한, 반도체 칩(24)을 밀봉재(26)로 수지 밀봉하여, 상단부면, 하단부면, 우측 단부면 및 좌측 단부면으로 이루어지는 외주 단부면을 구비한 제4 적층체(28)를 얻는다. 본 발명의 방법에 있어서는, 재배선층(12)의 표면에 가용성 점착층(16)을 개재하여 제2 지지 기판(18)을 적층함으로써, 반도체 칩(24)의 실장에 유리해지는 우수한 표면 평탄성(코플래너리티)을 재배선층(12)의 제2 지지 기판(18)으로부터 이격된 측의 표면에 있어서 실현할 수 있다. 즉, 반도체 칩(24)의 실장 시에 있어서도, 재배선층(12)은 제2 지지 기판(18)에 의해 국부적으로 크게 만곡되지 않는다. 그 결과, 반도체 칩(24)의 접속 수율을 높게 할 수 있다. 또한, 제4 적층체(28)의 각 단부면의 길이는 각각 달라도 된다. 예를 들어, 제4 적층체(28)가 직사각형인 경우, 긴 변측의 양 단부면을 각각 상단부면 및 하단부면으로 설정해도 되고, 짧은 변측의 양 단부면을 각각 상단부면 및 하단부면으로 설정해도 된다. 이 점에서, 후술하는 점착층의 용해 또는 연화 공정에 있어서, 제4 적층체(28)의 상단부면에 접속된 펌프를 사용하여 흡인을 행하는 경우에는, 흡인하는 면적을 확대하는 관점에서, 긴 변측의 양 단부면을 각각 상단부면 및 하단부면으로 하는 것이 바람직하다.
칩 실장에 앞서서, 재배선층(12)의 제2 지지 기판(18)으로부터 이격된 측의 표면에 전처리를 실시해도 되고, 그와 같은 전처리의 예로서는, 반도체 칩 상에 배치된 칩 전극과 접속하기 위한 전극(예를 들어 주상 전극)의 형성 등을 들 수 있다. 전극의 형성은 공지의 방법을 사용하여 행하면 되고, 예를 들어 드라이 필름 레지스트를 사용한 선택적인 전해 구리 도금의 형성에 의해 바람직하게 행하는 것이 가능하다.
반도체 칩(24)의 예로서는, 반도체 소자, 칩 콘덴서, 저항체 등을 들 수 있다. 칩 실장의 방식의 예로서는, 플립 칩 실장 방식, 다이 본딩 방식 등을 들 수 있다. 플립 칩 실장 방식은, 반도체 칩(24)의 실장 패드와, 재배선층(12)의 배선층의 접합을 행하는 방식이다. 이 실장 패드 상에는 주상 전극(필러)이나 땜납 범프 등이 형성되어도 되고, 실장 전에 재배선층(12)의 표면에 밀봉 수지막인 NCF(Non-Conductive Film) 등을 첩부해도 된다. 또한, 접합은, 땜납 등의 저융점 금속을 사용하여 행해지는 것이 바람직하지만, 이방 도전성 필름 등을 사용해도 된다. 다이 본딩 접착 방식은, 배선층에 대하여, 반도체 칩(24)의 실장 패드면과 반대측의 면을 접착하는 방식이다. 이 접착에는, 열경화 수지와 열전도성의 무기 필러를 포함하는 수지 조성물인, 페이스트나 필름을 사용하는 것이 바람직하다. 어느 방식으로 해도, 반도체 칩(24)은 도 1b의 (iv)에 도시된 바와 같이 밀봉재(26)로 수지 밀봉된다. 이렇게 함으로써, 재배선층(12)과 반도체 칩(24)의 적층체 전체의 강성을 더욱 향상시킬 수 있다. 밀봉재(26)는, 반도체 칩의 수지 밀봉에 사용되는 공지의 재료(예를 들어 에폭시 수지 등)로 구성하면 되고, 특별히 한정되지 않는다.
(f) 용해액으로의 침지
도 1b의 (v)에 도시된 바와 같이, 제4 적층체(28)의 일부를, 가용성 점착층(16)을 용해 가능한 용액(즉 용해액)에 침지시킨다. 이 조작은, 도 2a 및 도 2b에 도시된 바와 같이, 제4 적층체(28)의 우측 단부면 및 좌측 단부면을 한 쌍의 밀봉 부재(36)로 밀봉하고, 제4 적층체(28)를 하단부면이 아래로, 또한 상단부면이 위로 되는 각도로, 하단부면을 용액 L에 선택적으로 침지시킴으로써 행한다. 이렇게 함으로써, 후술하는 점착층의 용해 또는 연화 공정에 있어서, 용액 L을 제2 지지 기판(18) 및 재배선층(12) 간의 내부 공간(이하, 간단히 「내부 공간」이라 칭하는 경우가 있음) 내에 침투시켰을 때, 용액 L이 제4 적층체(28)의 좌우 단부면으로부터 누출되는 일없이, 하단부면으로부터 상단부면을 향하여 골고루 퍼진다. 그 결과, 가용성 점착층(16)의 용해 또는 연화를 효율적으로 행하는 것이 가능해진다. 또한, 본 발명의 방법에서는, 제4 적층체(28)의 하단부면을 용액 L에 선택적으로 침지시키기 때문에, 제4 적층체(28) 전체를 용액 L에 침지시키는 경우에 비해, 용액 L과의 접촉에 의해 반도체 칩(24) 및 밀봉재(26)가 받는 대미지가 효과적으로 억제된다. 이 점에서, 종래의 방법에서는, 디바이스 등에 악영향을 미치기 어려운 pH 영역의 용해액을 사용하는 등, 사용 가능한 용해액의 종류가 제한되었다. 한편, 본 발명의 방법에서는, 상기 양태로 함으로써 반도체 칩(24) 등에 부여하는 대미지를 억제할 수 있기 때문에, 가용성 점착층(16)을 보다 효과적으로 용해 가능한 성질이 있는 용해액을 유연하게 채용하는 것이 가능해진다.
상기 관점에서, 제4 적층체(28)의 하단부면으로부터 상단부면까지의 길이를 100%로 하여, 하단부면으로부터 길이 0% 초과 90% 이하의 범위 내의 하방 영역만을 용액 L에 침지시키는 것이 바람직하고, 보다 바람직하게는 1% 이상 70% 이하, 더욱 바람직하게는 1% 이상 50% 이하, 더욱 보다 바람직하게는 1% 이상 30% 이하, 특히 바람직하게는 2% 이상 20% 이하, 특히 보다 바람직하게는 2% 이상 10% 이하, 가장 바람직하게는 2% 이상 5% 이하이다. 또한, 상기 마찬가지의 관점에서, 제4 적층체(28)의 하단부면으로부터 길이 200㎜의 범위 내의 하방 영역만을 용액 L에 침지시키는 것이 바람직하고, 보다 바람직하게는 100㎜, 더욱 바람직하게는 50㎜, 더욱 보다 바람직하게는 30㎜, 특히 바람직하게는 20㎜, 특히 보다 바람직하게는 10㎜, 가장 바람직하게는 5㎜이다.
제4 적층체(28)의 변형을 방지하면서 제4 적층체(28)의 우측 단부면 및 좌측 단부면의 밀봉을 보다 확실하게 행하는 관점에서, 제4 적층체(28)의 일면측을 배면판(32)에 접촉시켜 고정하는 것이 바람직하다. 배면판(32)과 접촉시키는 제4 적층체(28)의 면은, 재배선층(12)측이어도 되고, 제2 지지 기판(18)측이어도 된다. 보다 바람직하게는, 도 2a에 도시된 바와 같이, 흡인 지그(44)와 배면판(32) 사이에 제4 적층체(28)를 끼워 넣음으로써 밀봉을 행한다. 흡인 지그(44)는, 정면판(34)과, 한 쌍의 밀봉 부재(36)와, 제2 밀봉 부재(38)와, 상부 캡(40)과, 흡인구(42)를 구비한다. 한 쌍의 밀봉 부재(36)는, 정면판(34) 상에 서로 평행하게 이격하여 마련된다. 제2 밀봉 부재(38)는 정면판(34) 상에 한 쌍의 밀봉 부재(36) 사이에 현가하여 마련되며, 제4 적층체(28)의 제2 지지 기판(18) 및 재배선층(12) 간의 내부 공간과, 용액 L 사이에 압력차를 발생시켜, 내부 공간 내로의 용액 L의 침투를 촉진시키는 역할을 담당한다. 상부 캡(40)은, 정면판(34)의 상단 및/또는 한 쌍의 밀봉 부재(36)의 상단에 접속되며, 정면판(34), 한 쌍의 밀봉 부재(36), 제2 밀봉 부재(38) 및 배면판(32)과 함께, 감압용 밀폐 공간을 형성 가능하게 한다. 흡인구(42)는 상부 캡(40)에 마련된다. 흡인구(42)에는, 펌프(도시하지 않음)가 접속된다. 이와 같이, 간소한 구성으로 착탈 용이한 흡인 지그(44)를 사용함으로써, 가용성 점착층(16)의 용해 또는 연화를 보다 한층 더 효율적으로 행할 수 있다.
밀봉 부재(즉 한 쌍의 밀봉 부재(36) 및 제2 밀봉 부재(38)의 양쪽을 포함하는 밀봉 부재)의 바람직한 예로서는, 고무제의 부재, 접착 필름, 엘라스토머, 및 그들의 조합을 들 수 있고, 보다 바람직하게는 고무제의 부재이다. 제4 적층체(28)와의 밀착성을 향상시키는 관점에서, 고무제 부재를 구성하는 고무의 바람직한 예로서는, EPDM(에틸렌프로필렌디엔 고무), 실리콘 고무, 불소 함유 고무, 및 그것들의 조합을 들 수 있고, 보다 바람직하게는 실리콘 고무이다. 또한, 표면 평활성이 우수한 밀봉 부재를 사용함으로써 제4 적층체(28)와의 밀착성을 보다 한층 더 높일 수 있다. 이 관점에서, 밀봉 부재의 제4 적층체(28)와 접촉하는 면에 있어서의, JIS B0601-2001에 준거하여 측정되는 최대 높이 Rz가 0.01㎛ 이상 500㎛ 이하인 것이 바람직하고, 보다 바람직하게는 0.02㎛ 이상 100㎛ 이하, 더욱 바람직하게는 0.03㎛ 이상 60㎛ 이하, 특히 바람직하게는 0.05㎛ 이상 20㎛ 이하이다.
배면판(32)은 내알칼리성을 갖는 것이 바람직하다. 이것은, 도 2a 및 도 2b에 도시된 바와 같이, 배면판(32)도 용액 L과 접촉하는 것이 상정되는 바, 후술하는 바와 같이, 가용성 점착층(16)은 알칼리 가용성 수지를 포함하는 것이 바람직하고, 이 경우, 용액 L로서 알칼리 용액이 전형적으로 사용되기 때문이다. 이 관점에서, 배면판(32)은 염화비닐로 구성되는 것이 바람직하다. 또한, 제4 적층체(28)와의 밀착성을 보다 한층 더 높이는 관점에서, 배면판(32)의 제4 적층체(28)와 접촉하는 면에 있어서의, JIS B0601-2001에 준거하여 측정되는 최대 높이 Rz가 0.01㎛ 이상 500㎛ 이하인 것이 바람직하고, 보다 바람직하게는 0.02㎛ 이상 100㎛ 이하, 더욱 바람직하게는 0.03㎛ 이상 60㎛ 이하, 특히 바람직하게는 0.05㎛ 이상 20㎛ 이하이다.
용액 L은, 가용성 점착층(16)의 재질에 맞추어 원하는 용해력을 갖는 용액을 적절히 선택하면 되고, 특별히 한정되지 않는다. 예를 들어, 가용성 점착층(16)이 알칼리 가용형 수지를 포함하는 경우에는, 용액 L은 알칼리성 용액을 사용하면 된다. 그와 같은 알칼리 용액의 예로서는, 수산화나트륨 용액 및/또는 수산화칼륨 용액을 들 수 있다. 이들 용액의 바람직한 농도는 0.5중량% 이상 50중량% 이하이다. 이 범위 내이면, 알칼리성이 높아져, 용해력이 향상됨과 함께, 용해액 사용 시의 실온이 낮은 경우라도 수산화나트륨 및/또는 수산화칼륨이 석출되기 어려워진다. 또한, 수용액이 알칼리성을 나타내는 유기물(예를 들어 에탄올아민)을 단독 또는 상기 용액과 함께 사용해도 된다. 또한, 후술하는 바와 같이, 가용성 점착층(16)에 미리 알칼리를 첨가해 두는 경우에는, 물 또는 수용액을 용해액으로서 사용해도 된다.
가용성 점착층(16)의 용해 시간의 단축을 위해, 알칼리성 용액에, 아크릴 수지 및/또는 노볼락 수지를 용해 가능한 유기 용매(예를 들어 2-프로판올)를 첨가해도 된다. 이 유기 용매의 바람직한 첨가량은, 알칼리성 용액 100중량%에 대하여, 5중량% 이상 50중량% 이하이다. 이 범위 내이면, 용해 시간의 단축을 바람직하게 실현하면서, 작업 중에 있어서의 휘산량이 저감되기 때문에, 알칼리성 물질의 농도 관리가 쉬워지고, 안전성도 향상된다. 바람직한 유기 용매는 알코올이며, 알코올의 바람직한 예로서는 2-프로판올, 메탄올, 에탄올, 및 2-부탄올을 들 수 있다.
알칼리성 용액에 적량의 계면 활성제를 첨가해도 된다. 계면 활성제의 첨가에 의해 수지에 대한 용액의 침투성이나 습윤성이 향상되기 때문에, 가용성 점착층(16)의 용해 시간의 한층 더한 단축을 도모할 수 있다. 계면 활성제의 종류는 특별히 한정되는 것은 아니고, 어떠한 것이어도 된다. 예를 들어, 수용성의 계면 활성제로서는, 음이온계, 양이온계 및 비이온계 모두 사용할 수 있다.
(g) 점착층의 용해 또는 연화
제4 적층체(28)의 하단부면을 용액 L에 침지시킨 상태에서, 제4 적층체(28)의 제2 지지 기판(18) 및 재배선층(12) 간의 내부 공간과, 용액 L 사이에 압력차를 부여하여, 용액 L을 내부 공간 내에 침투시킨다. 이렇게 하여 가용성 점착층(16)을 용해 또는 연화시킨다. 즉, 제4 적층체(28)의 내부 공간 내를 감압하거나, 및/또는 용액 L을 가압함으로써, 제4 적층체(28)의 하단부면 부근에 존재하는 용액 L이, 제4 적층체(28)의 상단부면측을 향하여 내부 공간 내를 상승한다. 그 결과, 내부 공간 내가 용액 L로 채워지고, 내부 공간 내에 존재하는 가용성 점착층(16)과 용액 L이 접촉함으로써, 가용성 점착층(16)이 용해 또는 연화된다. 이 점에서, 가용성 점착층(16)은 간헐 패턴으로 구성되어 있으므로, 용액 L이 가용성 점착층(16)의 간헐 패턴의 간극에 효과적으로 침투하여, 가용성 점착층(16)의 용해 또는 연화가 촉진된다. 이와 같이, 본 발명의 방법에서는, 가용성 점착층(16)이 존재하는 내부 공간과 용해액 사이에 압력차를 부여함으로써 용해액의 침투를 강제적으로 행하기 때문에, 적층체 전체를 용해액에 침지시킴으로써 모세관 현상에 의해 용해액을 점착층의 간극에 서서히 침투시키는 종래의 방법과 비교하여, 점착층의 용해 또는 연화를 매우 단시간에 행할 수 있다.
용액 L을 내부 공간 내에 빠르게 침투시키는 관점에서, 내부 공간과 용액 L 사이의 압력차는, 게이지 압력계에 의한 측정으로 5kPa 이상인 것이 바람직하고, 보다 바람직하게는 20kPa 이상 100kPa 이하, 더욱 바람직하게는 40kPa 이상 100kPa 이하, 특히 바람직하게는 60kPa 이상 100kPa 이하이다.
상술한 바와 같이, 압력차는, 용액 L을 가압함으로써 부여되어도 되지만, 내부 공간을 감압함으로써 부여되는 것이 간편한 구성으로 실현할 수 있는 점에서 바람직하다. 즉, 내부 공간의 감압은, 제4 적층체(28)의 상단부면에 접속된 펌프를 사용하여 바람직하게 행할 수 있다. 바람직한 펌프의 예로서는, 이젝터 펌프, 로터리 펌프, 다이어프램 펌프, 에스퍼레이터 펌프 및 그것들의 조합을 들 수 있다. 제4 적층체(28)의 상단부면에 펌프를 직접 접속하여 감압을 행해도 되지만, 도 2a 및 도 2b에 도시된 바와 같이, 흡인 지그(44)에 의해 제4 적층체(28)의 상단 부분에 감압용 밀폐 공간을 형성하고, 흡인 지그(44)의 흡인구(42)에 펌프를 접속하여 감압을 행하는 것이 바람직하다.
(h) 보강 시트의 박리
도 1b의 (vi)에 도시된 바와 같이, 가용성 점착층(16)이 용해 또는 연화된 상태에서, 제4 적층체(28)로부터 제2 지지 기판(18)을 박리하여, 반도체 패키지(30)를 얻는다. 제2 지지 기판(18)은 가용성 점착층(16)의 용해 또는 연화에 기인하여 매우 박리되기 쉬운 상태로 되어 있기 때문에, 손이나 치공구, 기계 등으로 제2 지지 기판(18)을 제4 적층체(28)로부터 가볍게 떼어냄으로써 매우 용이하게 분리할 수 있다. 또한, 제2 지지 기판(18)은, 가용성 점착층(16)의 용해에 기인하여 자연 박리된 상태로 되어 있어도 된다. 어쨌든, 본 발명의 방법에 의하면, 재배선층(12)에 부여하는 응력을 최소화하면서 매우 단시간에 제2 지지 기판(18)의 박리를 행할 수 있다. 이렇게 하여 재배선층(12)에 가해지는 응력이 최소화됨으로써, 재배선층(12)에 있어서의 배선의 단선이나 실장부의 단선을 효과적으로 회피할 수 있다.
점착 시트
도 3a 및 도 3b를 참조하면서 상술한 바와 같이, 본 발명의 방법에 사용되는 점착 시트(17)는, 기재 시트(15)와, 기재 시트(15)의 적어도 한쪽의 면에 간헐 패턴으로 마련된 가용성 점착층(16)을 구비한다. 가용성 점착층(16)은 기재 시트(15)의 양면에 마련되어도 된다. 간헐 패턴이란, 가용성 점착층(16)이 간헐적(띄엄띄엄)으로 존재하는 형상을 의미하고, 가용성 점착층(16)이 존재하는 점착성 영역(16a)과, 가용성 점착층(16)이 존재하지 않는 비점착성 영역(16b)(예를 들어 공간)에 의해 형성된다. 간헐 패턴은 섬상 또는 스트라이프상의 패턴인 것이 바람직하고, 보다 바람직하게는 섬상의 패턴이다. 섬상의 패턴이란, 개개의 점착성 영역(16a)이, 그 주위에 존재하는 비점착성 영역(16b)에 의해 둘러싸인 형상을 의미한다. 섬상의 패턴을 구성하는 개개의 점착성 영역(16a)의 구체적 형상으로서는, 다각형, 원형 등의 다양한 형상을 들 수 있고, 별형 다각형과 같은 직선의 윤곽선이 뒤얽힌 다각형, 곡선의 윤곽선이 뒤얽힌 이형상이어도 된다.
가용성 점착층(16)이 섬상의 패턴을 구성하는 경우, 개개의 점착성 영역(16a)의 외접원의 직경이 0.1㎜ 이상 10㎜ 이하인 것이 바람직하고, 보다 바람직하게는 0.1㎜ 이상 5.0㎜ 이하, 더욱 바람직하게는 0.1㎜ 이상 2.0㎜ 이하이다. 또한, 가용성 점착층(16)이 스트라이프상의 패턴을 구성하는 경우, 개개의 점착성 영역(16a)의 스트라이프 폭이 0.1㎜ 이상 10㎜ 이하인 것이 바람직하고, 보다 바람직하게는 0.1㎜ 이상 5.0㎜ 이하, 더욱 바람직하게는 0.1㎜ 이상 2.0㎜ 이하이다. 이와 같은 범위 내이면, 용해액 침지 전에 있어서의 가용성 점착층(16)에 의한 점착력을 충분히 확보하면서도, 가용성 점착층(16)의 패턴의 간극으로의 용해액의 침투를 촉진시켜 용해 박리 등에 의한 재배선층(12)으로부터의 제2 지지 기판(18)의 박리를 용이하게 할 수 있다. 섬상의 패턴은 도트 패턴인 것이 바람직하고, 개개의 도트 형상은 전형적으로는 원이지만, 원에 가까운 형상이어도 된다. 도트 패턴을 구성하는 개개의 도트 외접원 직경으로서 정의되는, 도트 직경은 10㎜ 이하인 것이 바람직하고, 보다 바람직하게는 0.1㎜ 이상 5.0㎜ 이하, 더욱 바람직하게는 0.1㎜ 이상 2.0㎜ 이하이다. 이렇게 함으로써 가용성 점착층(16)의 표면적이 증가되어 용해성이 향상되는 결과, 박리성이 향상된다.
가용성 점착층(16)은, 두께가 0.5㎛ 이상 50㎛ 이하인 것이 바람직하고, 보다 바람직하게는 1.0㎛ 이상 30㎛ 미만, 더욱 바람직하게는 1.0㎛ 이상 20㎛ 이하, 특히 바람직하게는 2.0㎛ 이상 15㎛ 이하, 가장 바람직하게는 3.0㎛ 이상 10㎛ 이하이다. 상기 범위 내의 두께이면, 용해액이 가용성 점착층(16)의 패턴의 간극에 빠르게 침투하기 때문에, 가용성 점착층(16)의 용해 또는 연화가 촉진됨과 동시에, 간헐 패턴의 재배선층(12)에 대한 압흔을 저감할 수 있다. 특히, 반도체 패키지 제조에 있어서, 가용성 점착층(16)을 개재하여 제2 지지 기판(18)을 첩부하여 재배선층(12)을 보강한 후에, 칩 실장, 땜납 리플로우 및 압축 성형을 행한 경우에, 가용성 점착층(16)에 기인하는 압흔이 재배선층(12)에 남는 경우가 있지만, 가용성 점착층(16)의 두께가 7.0㎛ 이하이면 압축 성형 후의 재배선층(12)에 압흔이 남기 어려워진다는 이점이 있다. 이 점에서, 가용성 점착층(16)을 도트 패턴으로 하는 경우, 도트 직경이 0.7㎜ 이하이고, 또한, 가용성 점착층(16)의 두께가 1.0㎛ 이상 7.0㎛ 이하이면, 압흔의 저감과 박리성의 양쪽을 보다 효과적으로 실현할 수 있기 때문에 특히 바람직하다.
점착성 영역(16a)의 외접원의 중심간의 간격은, 외접원의 직경의 평균값보다도 큰 것이 개개의 점착성 영역(16a)의 사이에 충분한 간극을 확보할 수 있는 점에서 바람직하다. 이러한 관점에서, 점착성 영역(16a)의 외접원의 중심간의 간격은 0.1㎜ 초과 20㎜ 이하인 것이 바람직하고, 보다 바람직하게는 0.2㎜ 이상 10㎜ 이하, 더욱 바람직하게는 0.3㎜ 이상 5.0㎜ 이하, 특히 바람직하게는 0.4㎜ 이상 2.0㎜ 이하이다. 이와 같은 범위로 함으로써, 용해액이 가용성 점착층(16)의 패턴의 간극에 빠르게 침투하기 때문에, 박리성이 향상된다.
섬상의 패턴은, 전체로서, 다각형, 원, 원환상, 띠상 또는 격자상의 모양을 갖게 하는 하나 또는 복수개의 클러스터로 구성되어도 되고, 클러스터의 각각은, 3개 이상의 점착성 영역(16a)의 집합체로 구성될 수 있다.
가용성 점착층(16)은, 실온에서 점착성을 나타내는 것은 물론, 용해액에 접촉하여 용해 또는 연화 가능한 층이다. 따라서, 가용성 점착층(16)은 용액 가용형 수지를 포함하는 것이 바람직하고, 예를 들어 산가용형 수지 또는 알칼리 가용형 수지를 포함한다. 이 용액 가용형 수지는, 용해액과의 접촉에 의해 효율적으로 용해 또는 연화할 수 있으므로, 재배선층(12)으로부터의 제2 지지 기판(18)의 박리를 보다 효과적으로 행하는 것이 가능해진다.
바람직한 용액 가용형 수지는 알칼리 가용형 수지이다. 반도체 패키지의 제조에서는, 세정 공정 등에 있어서 중성 또는 산성의 용액을 사용하는 것이 상정되기 때문에, 용액 가용형 수지는 중성 또는 산성의 용액에 용해되지 않는 것이 요망되기 때문이다. 알칼리 가용형 수지는 카르복실기 및 페놀성 수산기 중 적어도 한쪽을 함유하는 폴리머를 포함하는 것이 특히 바람직하다. 이와 같은 폴리머는 알칼리성 용액에 특히 용해되기 쉽기 때문에, 가용성 점착층(16)의 용해를 촉진하여, 재배선층(12)으로부터의 제2 지지 기판(18)의 박리를 보다 단시간에 행하는 것을 가능하게 한다. 카르복실기 및 페놀성 수산기 중 적어도 한쪽을 함유하는 폴리머의 예로서는, 카르복실기를 함유하는 아크릴 수지 및 페놀성 수산기를 함유하는 페놀노볼락 수지를 들 수 있다. 아크릴 수지계 점착제는, 카르복실기를 갖고, 또한, 분자 내에 불포화 이중 결합을 갖는 아크릴계 모노머(예를 들어 아크릴산이나 메타크릴산)와, 아크릴산에틸 또는 아크릴산부틸을 공중합시킴으로써 합성할 수 있다. 합성 시에, 아크릴계 모노머의 종류 및 비율을 조정함으로써, 가용성 점착층(16)의 점착력 및 알칼리성 용액에 대한 용해성의 제어가 가능해진다. 또한, 가용성 점착층(16)의 점착력 및 알칼리성 용액에 대한 용해성의 제어는 카르복실기를 함유하는 아크릴 수지에 대하여, 카르복실기의 가교 반응을 일으키는 수지(예를 들어 에폭시 수지)를 첨가함으로써도 행할 수 있다. 즉, 아크릴 수지 중의 일부의 카르복실기가 에폭시 수지 등의 수지에 의해 가교됨으로써 분자량이 증대되기 때문에, 내열성이 향상되는 반면, 점착력이 저하됨과 함께, 알칼리성 용액에 대한 용해성이 저하된다. 한편, 알칼리 가용형 수지로서 페놀성 수산기를 함유하는 페놀노볼락 수지를 사용하는 경우에는, 이 수지 단독으로는 가용성 점착층(16)의 점착력이 약해지기 때문에, 로진 등의 점착성 부여제를 혼입함으로써 적당한 점착성을 부여하는 것이 바람직하다.
알칼리 가용형 수지에 미리 알칼리를 첨가해 두어도 된다. 이렇게 함으로써, 물 또는 수용액을 용해액으로서 사용하여 가용성 점착층(16)을 용해 또는 연화시키는 것이 가능해진다. 즉, 가용성 점착층(16)이 물 또는 수용액에 접촉함으로써, 미리 첨가한 알칼리에 의해 당해 물 등의 액성이 알칼리성으로 변화되고, 그것에 의해 알칼리 가용형 수지를 포함하는 가용성 점착층(16)을 용해 또는 연화시키는 것이 가능해진다.
기재 시트(15)의 형태는, 일반적으로 시트라 칭해지는 것에 한하지 않고, 필름, 판, 박 등의 다른 형태여도 된다. 기재 시트(15)는 이들 시트, 필름, 판 및 박 등이 적층된 것이어도 된다. 또한, 기재 시트(15)와 가용성 점착층(16) 사이의 접착력을 조정하기 위해, 기재 시트(15)의 가용성 점착층(16)이 도포되게 되는 표면에, 연마 처리, 이형제 도포, 플라스마 처리 등의 공지의 방법으로 표면 처리를 미리 실시해도 된다.
본 발명의 바람직한 양태에 의하면, 기재 시트(15)는 폴리에틸렌테레프탈레이트(PET) 및 폴리에틸렌(PE) 중 적어도 한쪽의 수지로 구성되는 것이 바람직하고, 보다 바람직하게는 폴리에틸렌테레프탈레이트(PET)이다. 특히, 점착 시트(17)가 전사형 점착 시트로서 사용되는 경우, 기재 시트(15)는 가용성 점착층(16)을 보유 지지하는 기능 및 별도로 준비하는 제2 지지 기판(18)에 가용성 점착층(16)을 전사하는 기능을 가질 것이 요망되는데, 이러한 용도에 본 형태의 기재 시트(15)는 적합하다. 전사형 점착 시트로서 사용되는 경우의 기재 시트(15)의 바람직한 두께는 10㎛ 이상 200㎛ 이하이고, 보다 바람직하게는 20㎛ 이상 150㎛ 이하, 더욱 바람직하게는 25㎛ 이상 75㎛ 이하이다. 한편, 점착 시트(17)를 접착형 점착 시트로서 사용하는 경우에는, 기재 시트(15)는 제2 지지 기판(18)에 준한 것으로 하면 되고, 상술한 제2 지지 기판(18)의 바람직한 양태는 기재 시트(15)에도 그대로 적용된다. 즉, 점착 시트(17)가 접착형 점착 시트로서 사용되는 경우, 기재 시트(15)는 가용성 점착층(16)을 보유 지지하는 기능에 더하여, 반도체 패키지의 제조 공정에 있어서의, 재배선층(12)의 핸들링성 향상 및 만곡을 방지 내지 억제하는 보강 시트로서의 기능이 요망되는데, 이러한 용도에 본 형태의 기재 시트(15)는 적합하다.
Claims (19)
- 반도체 패키지의 제조 방법으로서,
(a) 기재 시트와, 해당 기재 시트의 적어도 한쪽의 면에 간헐 패턴으로 마련된 가용성 점착층을 구비한, 점착 시트를 준비하는 공정과,
(b) 제1 지지 기판 상에 재배선층을 구비한 제1 적층체를 제작하는 공정과,
(c) 상기 점착 시트를 사용하여, 상기 제1 적층체의 상기 재배선층측의 표면에, 제2 지지 기판이 상기 가용성 점착층을 개재하여 결합된 제2 적층체를 얻는 공정과,
(d) 상기 제2 적층체로부터 상기 제1 지지 기판을 박리하여, 상기 재배선층의 상기 제2 지지 기판으로부터 이격된 측의 표면이 노출된 제3 적층체를 얻는 공정과,
(e) 상기 제3 적층체의 상기 재배선층측의 표면에 반도체 칩을 실장하고, 또한, 상기 반도체 칩을 수지 밀봉하여, 상단부면, 하단부면, 우측 단부면 및 좌측 단부면으로 이루어지는 외주 단부면을 구비한 제4 적층체를 얻는 공정과,
(f) 상기 제4 적층체의 상기 우측 단부면 및 상기 좌측 단부면을 한 쌍의 밀봉 부재로 밀봉하고, 상기 제4 적층체를 상기 하단부면이 아래로 또한 상기 상단부면이 위로 되는 각도로, 상기 하단부면을 용액에 선택적으로 침지시키는 공정과,
(g) 상기 제4 적층체의 상기 제2 지지 기판 및 상기 재배선층간의 내부 공간과, 상기 용액 사이에 압력차를 부여하여, 해당 압력차에 의해 상기 용액을 상기 내부 공간 내에 침투시킴으로써, 상기 가용성 점착층을 용해 또는 연화시키는 공정과,
(h) 상기 가용성 점착층이 용해 또는 연화된 상태에서, 상기 제4 적층체로부터 상기 제2 지지 기판을 박리하여 반도체 패키지를 얻는 공정을 포함하는, 방법. - 제1항에 있어서,
상기 공정 (f)에 있어서, 상기 제4 적층체의 상기 하단부면으로부터 상단부면까지의 길이를 100%로 하여, 하단부면으로부터 길이 0% 초과 90% 이하의 범위 내의 하방 영역만을 상기 용액에 침지시키는, 방법. - 제1항 또는 제2항에 있어서,
상기 공정 (f)가, 상기 제4 적층체의 일면측을 배면판에 접촉시켜 고정하는 공정을 포함하는, 방법. - 제1항 또는 제2항에 있어서,
상기 공정 (g)에 있어서의 상기 압력차가, 5kPa 이상인, 방법. - 제1항 또는 제2항에 있어서,
상기 공정 (g)에 있어서의 상기 압력차가, 상기 제4 적층체의 상기 상단부면에 접속된 펌프를 사용하여 상기 내부 공간을 감압함으로써 부여되는, 방법. - 제5항에 있어서,
상기 펌프가, 이젝터 펌프, 로터리 펌프, 다이어프램 펌프 및 에스퍼레이터 펌프로 이루어지는 군에서 선택되는 적어도 1종인, 방법. - 제3항에 있어서,
상기 공정 (g)에 있어서의 상기 압력차가, 상기 제4 적층체의 상기 상단부면에 접속된 펌프를 사용하여 상기 내부 공간을 감압함으로써 부여되는 것이며,
상기 공정 (f)가, 흡인 지그와 상기 배면판으로 상기 제4 적층체를 끼워 넣음으로써 행해지고, 상기 흡인 지그가,
정면판과,
상기 정면판 상에 서로 평행하게 이격하여 마련되는, 상기 한 쌍의 밀봉 부재와,
상기 정면판 상에 상기 한 쌍의 밀봉 부재간에 현가하여 마련되는, 제2 밀봉 부재와,
상기 정면판의 상단 및/또는 상기 한 쌍의 밀봉 부재의 상단에 접속되며, 상기 정면판, 상기 한 쌍의 밀봉 부재, 상기 제2 밀봉 부재 및 상기 배면판과 함께, 감압용 밀폐 공간을 형성 가능한 상부 캡과,
상기 상부 캡에 마련되는 흡인구
를 구비한 것이며, 상기 흡인구에 상기 펌프가 접속되는, 방법. - 제1항 또는 제2항에 있어서,
상기 밀봉 부재가, 고무제의 부재, 접착 필름, 엘라스토머로부터 선택되는 적어도 1종인, 방법. - 제8항에 있어서,
상기 밀봉 부재가 고무제의 부재이며, 상기 고무가, EPDM, 실리콘 고무 및 불소 함유 고무로 이루어지는 군에서 선택되는 적어도 1종인, 방법. - 제1항 또는 제2항에 있어서,
상기 밀봉 부재의 상기 제4 적층체와 접촉하는 면에 있어서의, JIS B0601-2001에 준거하여 측정되는 최대 높이 Rz가 0.01㎛ 이상 500㎛ 이하인, 방법. - 제3항에 있어서,
상기 배면판이 내알칼리성을 갖는, 방법. - 제11항에 있어서,
상기 배면판이 염화비닐로 구성되는, 방법. - 제3항에 있어서,
상기 배면판의 상기 제4 적층체와 접촉하는 면에 있어서의, JIS B0601-2001에 준거하여 측정되는 최대 높이 Rz가 0.01㎛ 이상 500㎛ 이하인, 방법. - 제1항 또는 제2항에 있어서,
상기 가용성 점착층이 용액 가용형 수지를 포함하는, 방법. - 제14항에 있어서,
상기 용액 가용형 수지가 알칼리 가용형 수지인, 방법. - 제1항 또는 제2항에 있어서,
상기 간헐 패턴이 섬상 또는 스트라이프상의 패턴인, 방법. - 제16항에 있어서,
상기 섬상의 패턴이 도트 패턴인, 방법. - 제1항 또는 제2항에 있어서,
상기 점착 시트가 접착형 점착 시트이며, 상기 공정 (c)가 상기 제1 적층체의 상기 재배선층측의 표면에 상기 점착 시트를 첩부하여, 상기 기재 시트 자체를 상기 제2 지지 기판으로서 사용하는 공정을 포함하는, 방법. - 제1항 또는 제2항에 있어서,
상기 점착 시트가 전사형 점착 시트이며, 상기 공정 (c)가, 상기 제1 적층체와 상기 제2 지지 기판의 결합에 앞서서, 상기 제2 지지 기판, 또는 상기 제1 적층체에 상기 점착 시트를 첩부하여, 상기 가용성 점착층을 상기 제2 지지 기판, 또는 상기 제1 적층체에 전사함과 함께, 상기 기재 시트를 박리하는 공정을 포함하는, 방법.
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Citations (4)
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JP2015035551A (ja) | 2013-08-09 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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