KR102632404B1 - 셀 밸런싱 회로용 게이트 구동회로 - Google Patents

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Abstract

본 발명은 셀 밸런싱 회로용 게이트 구동회로에 관한 것으로서, 셀 밸런싱 회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들; 및 상기 셀 밸런싱 회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들을 포함하되, 상기 복수의 PMOS 구동 유닛들을 포함하는 PMOS 구동 유닛 그룹과 상기 NMOS 구동 유닛들을 포함하는 NMOS 구동 유닛 그룹 중 적어도 하나는, 단일 칩(single chip)으로 구성되는 것을 특징으로 한다.

Description

셀 밸런싱 회로용 게이트 구동회로{GATE DRIVING CIRCUIT FOR CELL BALANCING CIRCUIT}
본 발명은 게이트 구동회로에 관한 것으로서, 더욱 상세하게는 셀 밸런싱 회로에 구비된 복수의 반도체 스위치들을 구동하기 위한 게이트 구동회로에 관한 것이다.
전기 자동차 또는 전기 선박 등과 같이 여러 배터리 셀을 직렬로 연결해서 사용하는 배터리 관리 시스템(Battery Management System, BMS)의 경우, 전체 배터리 셀의 사용 가능한 용량은 가장 낮은 용량을 가진 배터리 셀로 제한된다. 그래서 사용 가능 용량을 최대화시키기 위하여 각 셀의 전압을 같도록 맞춰주는 셀 밸런싱(cell balancing) 기술이 필요하다.
이러한 셀 밸런싱 기술은 수동 밸런싱(passive balancing) 방식과 능동 밸런싱(active balancing) 방식으로 분류될 수 있다. 수동 밸런싱 방식은 다른 셀보다 높은 전압을 갖는 셀을 저항 소자로 방전하여 소비시킴으로써 셀 간 전압 편차를 없애주는 기술이며, 능동 밸런싱 방식은 상대적으로 높은 전압의 셀로부터 상대적으로 낮은 전압의 셀로 에너지를 전달하여 셀 간 전압 편차를 없애주는 기술이다.
도 1은 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로를 나타내는 도면이다. 도 1에 도시된 바와 같이, 능동 셀 밸런싱 회로(10)는 직렬로 연결된 복수의 셀들(11, Vcell1, Vcell2, Vcell3, Vcell4), 각각의 셀(11)에 병렬로 연결되어 형성되는 루프(L), 각각의 루프(L) 상에 설치되는 트랜지스터 스위치(13, 15), 2개의 셀이 형성하는 병렬 루프의 공통 지로 상에 공통으로 연결된 로컬 권선(17)을 포함한다. 상기 트랜지스터 스위치는 PMOS 스위치(13)와 NMOS 스위치(15)로 구성될 수 있다.
능동 셀 밸런싱 회로(10)는 임의의 배터리 셀에 저장된 에너지를 다중 권선 변압기에 저장하여 목표로 하는 배터리 셀에 직접적으로 에너지를 전달하므로 셀 밸런싱 기능을 빠르게 수행할 수 있다. 또한, 능동 셀 밸런싱 회로(10)는 각각의 셀에 병렬로 연결된 PMOS/NMOS 스위치들(13, 15)을 개별적으로 구동하여 셀 밸런싱 기능을 수행할 수 있다. 이러한 셀 밸런싱 기능을 수행하기 위해, 능동 셀 밸런싱 회로(10)의 PMOS/NMOS 스위치들(13, 15)을 구동하기 위한 게이트 구동회로가 필요하다.
도 2는 종래 기술에 따른 셀 밸런싱 회로용 게이트 구동회로를 나타내는 도면이다. 도 2에 도시된 바와 같이, 기존의 게이트 구동회로(20)는 능동 셀 밸런싱 회로(10)의 PMOS 스위치(13)를 구동하기 위한 제1 포토커플러(photo-coupler, 21)와 NMOS 스위치(15)를 구동하기 위한 제2 포토커플러(23)를 포함한다. 상기 제1 포토커플러(21)의 일 예로 TLP 2748 포토커플러가 사용될 수 있고, 제2 포토커플러(23)의 일 예로 TLP 2745 포토커플러가 사용될 수 있다.
제1 포토커플러(21)의 VHI(HIgh Voltage) 단은 PMOS 스위치(13, MP)의 소스(source) 노드 전압인 Vi에 연결될 수 있고, 제1 포토커플러(21)의 VLO(Low Voltage) 단은 PMOS 스위치(13)의 드레인(drain) 노드 전압인 Vi+1에 연결될 수 있다. 그리고, 제2 포토커플러(23)의 VHI 단은 NMOS 스위치(15, MN)의 드레인 노드 전압인 Vi+1에 연결될 수 있고, 제2 포토커플러(23)의 VLO 단은 NMOS 스위치(15)의 소스 노드 전압인 Vi+2에 연결될 수 있다.
그런데, 기존의 게이트 구동회로(20)는 능동 셀 밸런싱 회로(10)에 포함된 PMOS 스위치들(13)의 개수에 해당하는 복수의 TLP 2748 포토커플러들(21)이 필요하고, 상기 능동 셀 밸런싱 회로(10)에 포함된 NMOS 스위치들(15)의 개수에 해당하는 TLP 2745 포토커플러들(23)이 필요하므로 해당 제품의 원가가 증가하고 집적도가 떨어지는 문제가 있다. 또한, TLP 2745와 TLP 2748 등의 포토커플러는 GaAlAs LED(Light Emitting Diode) 공정을 사용하기 때문에 이용하기가 쉽지 않은 문제가 있다. 따라서, 이러한 문제들을 해결하기 위한 새로운 게이트 구동회로가 필요하다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들을 구동하기 위한 복수의 PMOS 구동 유닛들과 샐 밸런싱 회로에 포함된 복수의 NMOS 스위치들을 구동하기 위한 복수의 NMOS 구동 유닛들이 하나의 칩으로 구성된 셀 밸런싱 회로용 게이트 구동회로를 제공함에 있다.
또 다른 목적은 고 전압 소자가 지원되는 반도체 공정을 기반으로 설계된 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제공함에 있다.
또 다른 목적은 셀 밸런싱 회로에 포함된 반도체 스위치들의 스위칭 시간(switching time)을 개선하는 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제공함에 있다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 전자회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들; 및 상기 전자회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들을 포함하되, 상기 복수의 PMOS 구동 유닛들을 포함하는 PMOS 구동 유닛 그룹과 상기 복수의 NMOS 구동 유닛들을 포함하는 NMOS 구동 유닛 그룹 중 적어도 하나는, 단일 칩(single chip)으로 구성되는 것을 특징으로 하는 게이트 구동회로를 제공한다. 여기서, 상기 전자회로는 셀 밸런싱 회로임을 특징으로 한다.
좀 더 바람직하게는, 상기 복수의 PMOS 및 NMOS 구동 유닛들은, 단일 칩 상에서 번갈아 가며 배치되는 것을 특징으로 한다. 상기 복수의 PMOS 및 NMOS 구동 유닛들은, 고 전압 소자가 지원되는 반도체 공정을 이용하여 제조되는 것을 특징으로 한다. 또한, 상기 복수의 PMOS 구동 유닛들의 개수는 복수의 PMOS 스위치들의 개수에 대응하고, 상기 복수의 NMOS 구동 유닛들의 개수는 복수의 NMOS 스위치들의 개수에 대응하는 것을 특징으로 한다.
좀 더 바람직하게는, 각각의 PMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호에 따라, 상기 PMOS 구동 유닛에 대응하는 PMOS 스위치의 소스 전압과 드레인 전압을 이용하여 상기 PMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 한다. 또한, 각각의 PMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호를 반전하여 출력하는 인버터부, 차동 입력 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 PMOS 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및 상기 PMOS 스위치를 구동하기 위한 구동전압을 상기 PMOS 스위치의 소스 전압과 드레인 전압으로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 각각의 PMOS 구동 유닛은, PMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 한다. 또한, 각각의 PMOS 구동 유닛은, PMOS 스위치의 소스 전압과 PMOS 스위치의 드레인 전압 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 한다. 또한, 각각의 PMOS 구동 유닛은, 트랜지스터 사이즈가 큰 복수의 PMOS 트랜지스터들을 이용하여 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 빠르게 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 각각의 NMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호에 따라, 상기 NMOS 구동 유닛에 대응하는 NMOS 스위치의 소스 전압과 드레인 전압을 이용하여 상기 NMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 한다. 또한, 각각의 NMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 Enable 신호를 반전하여 출력하는 제1 인버터부, 상기 제1 인버터부의 출력 신호를 반전하여 출력하는 제2 인버터부, 차동 입력 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 PMOS 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및 상기 NMOS 스위치를 구동하기 위한 구동전압을 상기 NMOS 스위치의 소스 전압과 드레인 전압으로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 각각의 NMOS 구동 유닛은, NMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 한다. 또한, 각각의 NMOS 구동 유닛은, NMOS 스위치의 소스 전압과 NMOS 스위치의 드레인 전압 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 한다. 또한, 각각의 NMOS 구동 유닛은, 트랜지스터 사이즈가 큰 복수의 PMOS 트랜지스터들을 이용하여 디퍼렌셜 페어 회로부의 차동 출력 전압을 미리 결정된 전압으로 빠르게 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 한다.
본 발명의 실시 예들에 따른 셀 밸런싱 회로용 게이트 구동회로의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들을 구동하기 위한 복수의 PMOS 구동 유닛들과 샐 밸런싱 회로에 포함된 복수의 NMOS 스위치들을 구동하기 위한 복수의 NMOS 구동 유닛들을 하나의 칩 형태로 구성하여 제품 원가를 감소하고 집적도를 향상시킬 수 있다는 장점이 있다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 각각의 PMOS 구동 유닛과 NMOS 구동 유닛에 트랜지스터 사이즈가 큰 PMOS 트랜지스터들을 추가함으로써, 셀 밸런싱 회로에 포함된 반도체 스위치들의 스위칭 시간(switching time)을 개선할 수 있다는 장점이 있다.
다만, 본 발명의 실시 예들에 따른 셀 밸런싱 회로용 게이트 구동회로가 달성할 수 있는 효과는 이상에서 언급한 것들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로를 나타내는 도면;
도 2는 종래 기술에 따른 셀 밸런싱 회로용 게이트 구동회로를 나타내는 도면;
도 3은 본 발명의 일 실시 예에 따른 셀 밸런싱 회로용 게이트 구동회로의 구성 블록도;
도 4는 본 발명의 일 실시 예에 따른 PMOS 구동 유닛의 회로 구성도;
도 5는 본 발명의 일 실시 예에 따른 NMOS 구동 유닛의 회로 구성도;
도 6 및 도 7은 도 4의 PMOS 구동 유닛과 도 5의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면;
도 8은 본 발명의 다른 실시 예에 따른 PMOS 구동 유닛의 회로 구성도;
도 9는 PMOS/NMOS 구동 유닛에 추가되는 모드 전환부의 회로 구성도;
도 10은 본 발명의 다른 실시 예에 따른 NMOS 구동 유닛의 회로 구성도;
도 11 및 도 12는 도 8의 PMOS 구동 유닛과 도 10의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들을 구동하기 위한 복수의 PMOS 구동 유닛들과 상기 샐 밸런싱 회로에 포함된 복수의 NMOS 스위치들을 구동하기 위한 복수의 NMOS 구동 유닛들이 하나의 칩으로 구성된 셀 밸런싱 회로용 게이트 구동회로를 제안한다. 또한, 본 발명은 고전압 소자가 지원되는 BCD 공정 기반으로 설계된 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제안한다. 또한, 본 발명은 셀 밸런싱 회로에 포함된 반도체 스위치들의 스위칭 시간을 개선하는 PMOS 구동 유닛들과 NMOS 구동 유닛들을 포함하는 셀 밸런싱 회로용 게이트 구동회로를 제안한다.
이하, 본 명세서에서는, 설명의 편의상, 12개의 배터리 셀이 직렬로 연결되는 BMS 시스템에서 능동 셀 밸런싱 기능을 수행하는 것을 예시하여 설명하도록 한다. 따라서, 본 명세서에서 설명하는 셀 밸런싱 회로는, 12개의 배터리 셀에 각각 병렬로 연결되는 6개의 PMOS 스위치와 6개의 NMOS 스위치를 포함하는 것을 예시하여 설명하도록 한다. 또한, 게이트 구동회로는 셀 밸런싱 회로의 PMOS 스위치들을 구동하기 위한 6개의 PMOS 구동 유닛들과 상기 셀 밸런싱 회로의 NMOS 스위치들을 구동하기 위한 6개의 NMOS 구동 유닛들을 포함하는 것을 예시하여 설명하도록 한다.
이하에서는, 본 발명의 다양한 실시 예들에 대하여, 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 셀 밸런싱 회로용 게이트 구동회로의 구성 블록도이다.
도 3을 참조하면, 본 발명에 따른 셀 밸런싱 회로용 게이트 구동회로(100)는 셀 밸런싱 회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들(110)을 포함하는 PMOS 구동 유닛 그룹과, 상기 셀 밸런싱 회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들(120)을 포함하는 NMOS 구동 유닛 그룹으로 구성될 수 있다. 여기서, 복수의 PMOS 구동 유닛들(110)의 개수는 셀 밸런싱 회로에 포함된 복수의 PMOS 스위치들의 개수에 대응하고, 복수의 NMOS 구동 유닛들(120)의 개수는 셀 밸런싱 회로에 포함된 NMOS 스위치들의 개수에 대응한다.
이러한 셀 밸런싱 회로용 게이트 구동회로(100, 이하 설명의 편의상, '게이트 구동회로'라 칭함)는 고 전압 소자가 지원되는 BCD(Bipolar-CMOS-DMOS) 공정을 기반으로 설계되어 하나의 칩(one chip) 형태로 구성될 수 있다. 도면에 도시된 바와 같이, 상기 게이트 구동회로(100)를 구성하는 PMOS 구동 유닛들(110)과 NMOS 구동 유닛들(120)은 순차적으로 번갈아 가며 위치할 수 있다. 한편, 다른 실시 예로, 하나의 단일 칩 상에 복수의 PMOS 구동 유닛들(110)을 순차적으로 배치하고, 그 다음에 연속으로 복수의 NMOS 구동 유닛들(120)을 순차적으로 배치할 수 있다. 또 다른 실시 예로, 복수의 PMOS 구동 유닛들(110)을 별개의 단일 칩 형태로 구성할 수 있고, 복수의 NMOS 구동 유닛들(120)을 별개의 단일 칩 형태로 구성할 수 있다.
PMOS 구동 유닛들(110)의 제1 입력 단은 스위치 Enable 신호들(S1_EN, S3_EN, S5_EN, S7_EN, S9_EN, S11_EN)의 출력 노드들에 각각 연결될 수 있고, 제2 입력 단은 PWR_ON 신호의 출력 노드에 연결될 수 있고, 제3 입력 단은 VDD 신호의 출력 노드에 연결될 수 있고, 제4 입력 단은 VSS 신호의 출력 노드에 연결될 수 있다.
PMOS 구동 유닛들(110)의 제1 출력 단은 PMOS 스위치들의 게이트 노드(gate node)에 각각 연결되어, 상기 PMOS 스위치들을 구동하기 위한 복수의 구동 신호들(S1, S3, S5, S7, S9, S11)을 출력할 수 있다. PMOS 구동 유닛들(110)의 제2 출력 단은 PMOS 스위치들의 소스 노드(source node)에 각각 연결되어, VHI 전압 신호를 출력할 수 있다. PMOS 구동 유닛들(110)의 제3 출력 단은 PMOS 스위치들의 드레인 노드(drain node)에 각각 연결되어, VLO 전압 신호를 출력할 수 있다.
NMOS 구동 유닛들(120)의 제1 입력 단은 스위치 Enable 신호들(S2_EN, S4_EN, S6_EN, S8_EN, S10_EN, S12_EN)의 출력 노드들에 각각 연결될 수 있고, 제2 입력 단은 PWR_ON 신호의 출력 노드에 연결될 수 있고, 제3 입력 단은 VDD 신호의 출력 노드에 연결될 수 있고, 제4 입력 단은 VSS 신호의 출력 노드에 연결될 수 있다.
NMOS 구동 유닛들(120)의 제1 출력 단은 NMOS 스위치들의 게이트 노드(gate node)에 각각 연결되어, 상기 NMOS 스위치들을 구동하기 위한 복수의 구동 신호들(S2, S4, S6, S8, S10, S12))을 출력할 수 있다. NMOS 구동 유닛들(120)의 제2 출력 단은 NMOS 스위치들의 드레인 노드에 각각 연결되어, VHI 전압 신호를 출력할 수 있다. NMOS 구동 유닛들(120)의 제3 출력 단은 NMOS 스위치들의 소스 노드에 각각 연결되어, VLO 전압 신호를 출력할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 PMOS 구동 유닛의 회로 구성도이다.
도 4를 참조하면, 본 발명에 따른 PMOS 구동 유닛(200)은 인버터부(210), 디퍼렌셜 페어 회로부(220), 전압강하 방지부(230), 크로스 커플드 회로부(240), 전압 레벨 변환부(250), 버퍼부(260) 및 제너 다이오드(270)를 포함할 수 있다. 도 4에 도시된 구성요소들은 PMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 PMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
인버터부(210)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 이러한 인버터부(210)는 하나의 PMOS 트랜지스터(MPI1)와 하나의 NMOS 트랜지스터(MNI1)를 포함할 수 있다. 상기 인버터부(210)의 트랜지스터는 낮은 정격 전압(가령, 5V)을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
PMOS 트랜지스터(MPI1)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터(MPI1)의 소스 단은 VDD 전압의 출력 노드에 연결될 수 있으며, PMOS 트랜지스터(MPI1)의 드레인 단은 NMOS 트랜지스터(MNI1)의 드레인 단에 연결될 수 있다. 한편, 다른 실시 예로, PMOS 트랜지스터(MPI1)의 소스 단은 제12 배터리 셀의 일 단에 연결될 수도 있다. 상기 제12 배터리 셀의 일 단에 걸리는 전압(V12)은 직렬로 연결된 12개의 배터리 셀 중에서 가장 밑에 위치하는 셀의 전압으로서 약 3.2V 내지 4.2V의 전압 범위를 갖는다.
NMOS 트랜지스터(MNI1)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터(MNI1)의 드레인 단은 PMOS 트랜지스터(MPI1)의 드레인 단에 연결될 수 있으며, NMOS 트랜지스터(MNI1)의 소스 단은 접지(ground)에 연결될 수 있다.
디퍼렌셜 페어 회로부(220)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(220)는 두 개의 NMOS 트랜지스터(MN1, MN2)를 포함할 수 있다. 상기 디퍼렌셜 페어 회로부(220)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
한편, 상기 디퍼렌셜 페어 회로부(220)는 인버터부(210)를 포함할 수 있다. 즉, 인버터부(210)와 디퍼렌셜 페어 회로부(220)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.
제1 NMOS 트랜지스터(MN1)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드와 인버터부(210)의 입력 단에 연결될 수 있고, 제1 NMOS 트랜지스터(MN1)의 드레인 단은 전압강하 방지부(230)의 일 단에 연결될 수 있으며, 제1 NMOS 트랜지스터(MN1)의 소스 단은 접지(ground)에 연결될 수 있다.
제2 NMOS 트랜지스터(MN2)의 게이트 단은 인버터부(210)의 출력 단에 연결될 수 있고, 제2 NMOS 트랜지스터(MN2)의 드레인 단은 전압강하 방지부(230)의 일 단에 연결될 수 있으며, 제2 NMOS 트랜지스터(MN2)의 소스 단은 접지(ground)에 연결될 수 있다.
전압강하 방지부(230)는 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압이 일정한 전압 이하로 떨어지는 것을 방지할 수 있다. 또한, 전압강하 방지부(230)는 입력 신호(S_EN)와 출력 신호(S)를 전기적으로 분리시킬 수 있다. 이러한 전압강하 방지부(230)는 네 개의 PMOS 트랜지스터(MP1, MP2, MP7, MP8)를 포함할 수 있다. 상기 전압강하 방지부(230)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 PMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
전압강하 방지부(230)는 제1 및 제2 PMOS 트랜지스터(MP1, MP2)를 이용하여 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압이 미리 결정된 전압(즉, VLO+|VTP|) 이하로 떨어지는 것을 방지할 수 있다. 여기서, |VTP|는 PMOS 트랜지스터의 임계 전압(threshold voltage)이다.
제1 PMOS 트랜지스터(MP1)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제2 PMOS 트랜지스터(MP2)의 게이트 단에 연결될 수 있고, 제1 PMOS 트랜지스터(MP1)의 소스 단은 크로스 커플드 회로부(240)의 일 단과 제7 PMOS 트랜지스터(MP7)의 드레인 단에 연결될 수 있으며, 제1 PMOS 트랜지스터(MP1)의 드레인 단은 디퍼렌셜 페어 회로부(220)의 일 단에 연결될 수 있다.
제2 PMOS 트랜지스터(MP2)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제1 PMOS 트랜지스터(MP1)의 게이트 단에 연결될 수 있고, 제2 PMOS 트랜지스터(MP2)의 소스 단은 크로스 커플드 회로부(240)의 일 단과 제8 PMOS 트랜지스터(MP8)의 드레인 단에 연결될 수 있으며, 제2 PMOS 트랜지스터(MP2)의 드레인 단은 디퍼렌셜 페어 회로부(220)의 일 단에 연결될 수 있다.
전압강하 방지부(230)는 제7 및 제8 PMOS 트랜지스터(MP7, MP8)를 이용하여 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압이 미리 결정된 전압(VLO-V0) 이하로 떨어지는 것을 방지할 수 있다. 여기서, V0는 제7 PMOS 트랜지스터(MP7)와 제8 PMOS 트랜지스터(MP8)에 있는 PN 접합 다이오드의 접촉 전압(contact voltage)이다.
제7 PMOS 트랜지스터(MP7)의 게이트 단은 제1 PMOS 트랜지스터(MP1)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 일 단이 만나는 노드(N3)에 연결될 수 있고, 제7 PMOS 트랜지스터(MP7)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제7 PMOS 트랜지스터(MP7)의 드레인 단은 제1 PMOS 트랜지스터(MP1)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 일 단이 만나는 노드(N3)에 연결될 수 있다.
제8 PMOS 트랜지스터(MP8)의 게이트 단은 제2 PMOS 트랜지스터(MP2)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 타 단이 만나는 노드(N4)에 연결될 수 있고, 제8 PMOS 트랜지스터(MP8)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제8 PMOS 트랜지스터(MP8)의 드레인 단은 제2 PMOS 트랜지스터(MP2)의 소스 단과 크로스 커플드 회로부(240) 및 전압 레벨 변환부(250)의 타 단이 만나는 노드(N4)에 연결될 수 있다.
크로스 커플드 회로부(240)는 디퍼렌셜 페어 회로부(220)의 차동 출력 전압과 전압강하 방지부(230)의 출력 전압(즉, 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 소스 전압)을 VHI 전압으로 상승(pull up)시킬 수 있다. 이러한 크로스 커플드 회로부(240)는 두 개의 PMOS 트랜지스터(MP3, MP4)를 포함할 수 있다. 상기 크로스 커플드 회로부(240)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 PMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
제3 PMOS 트랜지스터(MP3)의 게이트 단은 제4 PMOS 트랜지스터(MP4)의 드레인 단과 전압강하 방지부(230)의 일 단에 연결될 수 있고, 제3 PMOS 트랜지스터(MP3)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제3 PMOS 트랜지스터(MP3)의 드레인 단은 제4 PMOS 트랜지스터(MP4)의 게이트 단과 전압강하 방지부(230)의 타 단에 연결될 수 있다.
제4 PMOS 트랜지스터(MP4)의 게이트 단은 제3 PMOS 트랜지스터(MP3)의 드레인 단과 전압강하 방지부(230)의 타 단에 연결될 수 있고, 제4 PMOS 트랜지스터(MP4)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제4 PMOS 트랜지스터(MP4)의 드레인 단은 제3 PMOS 트랜지스터(MP3)의 게이트 단과 전압강하 방지부(230)의 일 단에 연결될 수 있다.
전압 레벨 변환부(250)는 크로스 커플드 회로부(240)에 구비된 PMOS 트랜지스터들(MP3, MP4)의 드레인 전압을 이용하여 스위칭 구동 전압(즉, 게이트 구동 전압)을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO)으로 변환할 수 있다. 즉, 전압 레벨 변환부(250)는, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)의 종류에 따라, 스위칭 구동 전압을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO) 중 어느 하나로 변환할 수 있다. 이러한 전압 레벨 변환부(250)는 두 개의 NMOS 트랜지스터(MN3, MN4)와 두 개의 PMOS 트랜지스터(MP5, MP6)를 포함할 수 있다. 상기 전압 레벨 변환부(250)의 트랜지스터는 높은 정격 전압(가령, 70V)을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
제5 PMOS 트랜지스터(MP5)의 게이트 단은 전압강하 방지부(230)의 일 단에 연결될 수 있고, 제5 PMOS 트랜지스터(MP5)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제5 PMOS 트랜지스터(MP5)의 드레인 단은 제3 NMOS 트랜지스터(MN3)의 드레인 단과 제4 NMOS 트랜지스터(MN4)의 게이트 단이 만나는 노드(N5)에 연결될 수 있다.
제6 PMOS 트랜지스터(MP6)의 게이트 단은 전압강하 방지부(230)의 타 단에 연결될 수 있고, 제6 PMOS 트랜지스터(MP6)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제6 PMOS 트랜지스터(MP6)의 드레인 단은 제3 NMOS 트랜지스터(MN3)의 게이트 단과 제4 NMOS 트랜지스터(MN4)의 드레인 단과 버퍼부(260)의 입력 단이 만나는 노드(N6)에 연결될 수 있다.
제3 NMOS 트랜지스터(MN3)의 게이트 단은 제6 PMOS 트랜지스터(MP6)의 드레인 단과 제4 NMOS 트랜지스터(MN4)의 드레인 단이 만나는 노드(N6)에 연결될 수 있고, 제3 NMOS 트랜지스터(MN3)의 드레인 단은 제5 PMOS 트랜지스터(MP5)의 드레인 단과 제4 NMOS 트랜지스터(MN4)의 게이트 단이 만나는 노드(N5)에 연결될 수 있으며, 제3 NMOS 트랜지스터(MN3)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.
제4 NMOS 트랜지스터(MN4)의 게이트 단은 제5 PMOS 트랜지스터(MP5)의 드레인 단과 제3 NMOS 트랜지스터(MN3)의 드레인 단이 만나는 노드(N5)에 연결될 수 있고, 제4 NMOS 트랜지스터(MN4)의 드레인 단은 제6 PMOS 트랜지스터(MP6)의 드레인 단과 제3 NMOS 트랜지스터(MN3)의 게이트 단이 만나는 노드(N6)에 연결될 수 있으며, 제4 NMOS 트랜지스터(MN4)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.
버퍼부(260)는 PMOS 스위치를 구동하기 위한 구동 전류를 단계적으로 증가시킬 수 있다. 이러한 버퍼부(260)는 PMOS 구동 유닛(200)의 출력 단으로 갈수록 트랜지스터 사이즈가 점점 증가하는 복수의 인버터들을 포함할 수 있다. 본 실시 예에서, 버퍼부(260)는 5개의 인버터를 포함하는 것을 예시하고 있으나 이를 제한하지는 않는다.
버퍼부(260)의 입력 단은 전압 레벨 변환부(250)의 출력 단에 연결될 수 있고, 버퍼부(260)의 출력 단(S)은 PMOS 스위치의 게이트 단에 연결될 수 있다.
제너 다이오드(270)는, 일종의 보호 소자로서, PMOS 스위치의 소스 전압(즉, VHI)과 PMOS 스위치의 드레인 전압(VLO) 사이의 전압 차이를 일정하게 유지시킬 수 있다. 상기 제너 다이오드(270)의 캐소드 단은 PMOS 스위치의 소스 단에 연결될 수 있고, 제너 다이오드(270)의 애노드 단은 PMOS 스위치의 드레인 단에 연결될 수 있다.
이러한 PMOS 구동 유닛(200)은, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)에 따라, PMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, PMOS 구동 유닛(200)은, 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 해당되는 PMOS 스위치를 오프 상태로 동작시키는 반면, 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 해당되는 PMOS 스위치를 온 상태로 동작시킬 수 있다.
PMOS 구동 유닛(200)의 동작을 좀 더 구체적으로 설명하면 다음과 같다. 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, 인버터부(210)의 출력 신호()는 하이 레벨 신호(VDD 전압 또는 V12 전압)가 된다. 상기 S_EN 신호와 신호가 디퍼렌셜 페어 회로부(220)로 입력되면, 상기 디퍼렌셜 페어 회로부(220)의 제1 NMOS 트랜지스터(MN1)는 오프 상태가 되고, 제2 NMOS 트랜지스터(MN2)는 온 상태가 된다. 제2 NMOS 트랜지스터(MN2)가 온 상태로 되면, 제2 노드(N2) 전압은 0V가 되고 제4 노드(N4) 전압은 VLO+|VTP|가 된다. 여기서 |VTP|는 PMOS 트랜지스터의 임계 전압(threshold voltage)이다.
제4 노드(N4) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(240)의 제3 PMOS 트랜지스터(MP3)는 온 상태가 되어 제3 노드(N3) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제3 노드(N3) 전압이 VHI 전압이 되면, 전압강하 방지부(230)의 제1 PMOS 트랜지스터(MP1)가 온 상태로 되어, 제1 노드(N1) 전압을 VHI 전압으로 상승(pull-up)시킨다.
제3 노드(N3) 전압과 제4 노드(N4) 전압이 각각 VHI 전압과 VLO+|VTP| 전압이 되면, 전압 레벨 변환부(250)의 제5 PMOS 트랜지스터(MP5)는 온 상태로 되고 제6 PMOS 트랜지스터(MP6)는 오프 상태로 되어, 제5 노드(N5) 전압과 제6 노드(N6) 전압은 각각 VHI 전압과 VLO 전압이 된다. 버퍼부(260)의 인버터는 VLO 전압을 반전하여 VHI 전압을 출력한다. 따라서, PMOS 구동 유닛(200)의 출력신호(S)는 VHI 전압 상태가 되어, 상기 PMOS 구동 유닛(200)에 해당하는 PMOS 스위치를 턴 오프 시킨다.
한편, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)인 경우, 인버터부(210)의 출력 신호()는 로우 레벨 신호(0V)가 된다. 상기 S_EN 신호와 신호가 디퍼렌셜 페어 회로부(220)로 입력되면, 상기 디퍼렌셜 페어 회로부(220)의 제1 NMOS 트랜지스터(MN1)는 온 상태가 되고, 제2 NMOS 트랜지스터(MN2)는 오프 상태가 된다. 제1 NMOS 트랜지스터(MN1)가 온 상태로 되면, 제1 노드(N1) 전압은 0V가 되고 제3 노드(N3) 전압은 VLO+|VTP|가 된다.
제3 노드(N3) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(240)의 제4 PMOS 트랜지스터(MP4)는 온 상태가 되어 제4 노드(N4) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제4 노드(N4) 전압이 VHI 전압이 되면, 전압강하 방지부(230)의 제2 PMOS 트랜지스터(MP2)가 온 상태로 되어, 제2 노드(N2) 전압을 VHI 전압으로 상승(pull-up)시킨다.
제3 노드(N3) 전압과 제4 노드(N4) 전압이 각각 VLO+|VTP| 전압과 VHI 전압이 되면, 전압 레벨 변환부(250)의 제5 PMOS 트랜지스터(MP5)는 오프 상태로 되고 제6 PMOS 트랜지스터(MP6)는 온 상태로 되어, 제5 노드(N5) 전압과 제6 노드(N6) 전압은 각각 VLO 전압과 VHI 전압이 된다. 버퍼부(260)의 인버터는 VHI 전압을 반전하여 VLO 전압을 출력한다. 따라서, PMOS 구동 유닛(200)의 출력신호(S)는 VLO 전압 상태가 되어, 상기 PMOS 구동 유닛(200)에 해당하는 PMOS 스위치를 턴 온 시킨다.
도 5는 본 발명의 일 실시 예에 따른 NMOS 구동 유닛의 회로 구성도이다.
도 5를 참조하면, 본 발명에 따른 NMOS 구동 유닛(300)은 제1 인버터부(310), 제2 인버터부(320), 디퍼렌셜 페어 회로부(330), 전압강하 방지부(340), 크로스 커플드 회로부(350), 전압 레벨 변환부(360), 버퍼부(370) 및 제너 다이오드(380)를 포함할 수 있다. 도 5에 도시된 구성요소들은 NMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 NMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
NMOS 구동 유닛(300)의 제2 인버터부(320), 디퍼렌셜 페어 회로부(330), 전압강하 방지부(340), 크로스 커플드 회로부(350), 전압 레벨 변환부(360), 버퍼부(370) 및 제너 다이오드(380)는 상술한 도 4의 인버터부(210), 디퍼렌셜 페어 회로부(220), 전압강하 방지부(230), 크로스 커플드 회로부(240), 전압 레벨 변환부(250), 버퍼부(260) 및 제너 다이오드(270)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. 이하에서는, 도 4에 도시된 PMOS 구동 유닛(200)과의 차이점을 중심으로 설명하도록 한다.
NMOS 구동 유닛(300)은 PMOS 구동 유닛(200)의 모든 구성요소들을 포함하고, 그 외에 하나의 인버터를 추가로 포함한다. 상기 인버터는 NMOS 구동 유닛(300)의 입력 단에 추가될 수 있다.
제1 인버터부(310)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 상기 제1 인버터부(310)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 인버터부(310)의 트랜지스터는 낮은 정격 전압(가령, 5V)을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
PMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터의 소스 단은 VDD 전압 신호의 출력 단에 연결될 수 있으며, PMOS 트랜지스터의 드레인 단은 NMOS 트랜지스터의 드레인 단과 제2 인버터부(320) 및 디퍼렌셜 페어 회로부(330)의 일 단에 연결될 수 있다.
NMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터의 드레인 단은 PMOS 트랜지스터의 드레인 단과 제2 인버터부(320) 및 디퍼렌셜 페어 회로부(330)의 일 단에 연결될 수 있으며, NMOS 트랜지스터의 소스 단은 접지(ground)에 연결될 수 있다.
디퍼렌셜 페어 회로부(330)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(330)는 두 개의 NMOS 트랜지스터(MN11, MN12)를 포함할 수 있다. 한편, 상기 디퍼렌셜 페어 회로부(330)는 제1 및 제2 인버터부(310, 320)를 포함할 수 있다. 즉, 제1 인버터부(310), 제2 인버터부(320) 및 디퍼렌셜 페어 회로부(330)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.
제1 인버터부(310)를 추가로 포함하는 NMOS 구동 유닛(300)은, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)에 따라, NMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, NMOS 구동 유닛(300)은, 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 해당되는 NMOS 스위치를 오프 상태로 동작시키는 반면, 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 해당되는 NMOS 스위치를 온 상태로 동작시킬 수 있다.
도 6 및 도 7은 도 4의 PMOS 구동 유닛과 도 5의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면이다.
도 6의 (a)는 PMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 PMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(propagation delay time, TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.
도 6의 (b)는 NMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 NMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.
도 6의 (a) 및 (b)에 도시된 바와 같이, VCELL=3.2V, SS(Slow PMOS, Slow NMOS) model parameter, Temperature=85℃의 slow simulation 조건에서 PMOS 구동 유닛의 △t는 13.2ns이고, NMOS 구동 유닛의 △t는 9.7ns로 양호한 결과를 획득할 수 있다. 이러한 시뮬레이션 결과를 통해, 본 발명에 따른 게이트 구동회로는 능동 셀 밸런싱 회로의 반도체 스위치들을 구동하기 위한 회로로 사용하는데 필요한 조건(20ns 이하의 △t)을 만족하고 있음을 확인할 수 있다.
한편, 도 7의 (a)는 제1 PMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 PMOS 구동 유닛에서 출력되는 구동 신호(S1)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 7의 (a)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈(Width/Length 비)가 작은 제4 PMOS 트랜지스터(MP4)를 통해 제2 노드(N2) 전압을 0V에서 38.4V로 상승(pull-up)시키고, 제4 노드(N4) 전압을 35.2V에서 38.4V로 상승(pull-up)시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다. 또한, 트랜지스터 사이즈가 작은 제3 PMOS 트랜지스터(MP3)를 통해 제1 노드(N1) 전압을 0V에서 38.4V로 상승(pull-up)시키고, 제3 노드(N3) 전압을 35.2V에서 38.4V로 상승(pull-up)시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다.
도 7의 (b)는 제1 NMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 NMOS 구동 유닛에서 출력되는 구동 신호(S2)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 7의 (b)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈가 작은 제14 PMOS 트랜지스터(MP14)를 통해 제12 노드(N12) 전압을 0V에서 35.2V로 상승(pull-up)시키고, 제14 노드(N14) 전압을 32V에서 35.2V로 상승시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다. 또한, 트랜지스터 사이즈가 작은 제13 PMOS 트랜지스터(MP13)를 통해 제11 노드(N11) 전압을 0V에서 35.2V로 상승(pull-up)시키고, 제13 노드(N13) 전압을 32V에서 35.2V로 상승시켜야 하므로 상당히 많은 시간이 소요되는 것을 확인할 수 있다.
따라서, PMOS 구동 유닛의 노드 전압과 NMOS 구동 유닛의 노드 전압을 상승시키기 위해 많은 시간이 소요되는 문제를 해결하기 위해, 스위칭 시간(switching time)이 개선된 PMOS 구동 유닛과 NMOS 구동 유닛을 포함하는 셀 밸런싱 회로용 게이트 구동회로가 필요하다.
도 8은 본 발명의 다른 실시 예에 따른 PMOS 구동 유닛의 회로 구성도이고, 도 9는 도 8의 PMOS 구동 유닛에 추가되는 모드 전환부의 회로 구성도이다.
도 8 및 도 9를 참조하면, 본 발명에 따른 PMOS 구동 유닛(400)은 제1 인버터부(410), 디퍼렌셜 페어 회로부(420), 전압강하 방지부(430), 크로스 커플드 회로부(440), 스위칭 타임 개선부(450), 전압 레벨 변환부(460), 버퍼부(470), 제2 인버터부(480), 제3 인버터부(490), 제너 다이오드(495) 및 모드 전환부(500)를 포함할 수 있다. 도 8 및 도 9에 도시된 구성요소들은 PMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 PMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
제1 인버터부(410)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 이러한 인버터부(410)는 하나의 PMOS 트랜지스터(MPI21)와 하나의 NMOS 트랜지스터(MNI21)를 포함할 수 있다.
PMOS 트랜지스터(MPI21)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터(MPI21)의 소스 단은 VDD 전압의 출력 노드에 연결될 수 있으며, PMOS 트랜지스터(MPI21)의 드레인 단은 NMOS 트랜지스터(MNI21)의 드레인 단에 연결될 수 있다.
NMOS 트랜지스터(MNI21)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터(MNI21)의 드레인 단은 PMOS 트랜지스터(MPI21)의 드레인 단에 연결될 수 있으며, NMOS 트랜지스터(MNI21)의 소스 단은 접지(ground)에 연결될 수 있다.
디퍼렌셜 페어 회로부(420)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(420)는 두 개의 NMOS 트랜지스터(MN21, MN22)를 포함할 수 있다.
한편, 상기 디퍼렌셜 페어 회로부(420)는 인버터부(410)를 포함할 수 있다. 즉, 인버터부(410)와 디퍼렌셜 페어 회로부(420)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.
제1 NMOS 트랜지스터(MN21)의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드와 제1 인버터부(410)의 입력 단에 연결될 수 있고, 제1 NMOS 트랜지스터(MN21)의 드레인 단은 전압강하 방지부(430)의 일 단에 연결될 수 있으며, 제1 NMOS 트랜지스터(MN21)의 소스 단은 접지(ground)에 연결될 수 있다.
제2 NMOS 트랜지스터(MN22)의 게이트 단은 제1 인버터부(410)의 출력 단에 연결될 수 있고, 제2 NMOS 트랜지스터(MN22)의 드레인 단은 전압강하 방지부(430)의 일 단에 연결될 수 있으며, 제2 NMOS 트랜지스터(MN22)의 소스 단은 접지(ground)에 연결될 수 있다.
전압강하 방지부(430)는 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압이 일정한 전압 이하로 떨어지는 것을 방지할 수 있다. 또한, 전압강하 방지부(430)는 입력 신호(S_EN)와 출력 신호(S)를 전기적으로 분리시킬 수 있다. 이러한 전압강하 방지부(430)는 네 개의 PMOS 트랜지스터(MP21, MP22, MP27, MP28)를 포함할 수 있다.
전압강하 방지부(430)는 제1 및 제2 PMOS 트랜지스터(MP21, MP22)를 이용하여 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압이 미리 결정된 전압(즉, VLO+|VTP|) 이하로 떨어지는 것을 방지할 수 있다.
제1 PMOS 트랜지스터(MP21)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제2 PMOS 트랜지스터(MP22)의 게이트 단에 연결될 수 있고, 제1 PMOS 트랜지스터(MP21)의 소스 단은 크로스 커플드 회로부(440) 및 스위칭 타임 개선부(450)의 일 단과 제7 PMOS 트랜지스터(MP27)의 드레인 단에 연결될 수 있으며, 제1 PMOS 트랜지스터(MP21)의 드레인 단은 디퍼렌셜 페어 회로부(420)의 일 단에 연결될 수 있다.
제2 PMOS 트랜지스터(MP22)의 게이트 단은 PMOS 스위치의 드레인 단(VLO)과 제1 PMOS 트랜지스터(MP21)의 게이트 단에 연결될 수 있고, 제2 PMOS 트랜지스터(MP22)의 소스 단은 크로스 커플드 회로부(440) 및 스위칭 타임 개선부(450)의 일 단과 제8 PMOS 트랜지스터(MP28)의 드레인 단에 연결될 수 있으며, 제2 PMOS 트랜지스터(MP22)의 드레인 단은 디퍼렌셜 페어 회로부(420)의 일 단에 연결될 수 있다.
전압강하 방지부(430)는 제7 및 제8 PMOS 트랜지스터(MP27, MP28)를 이용하여 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압이 미리 결정된 전압(VLO-V0) 이하로 떨어지는 것을 방지할 수 있다.
제7 PMOS 트랜지스터(MP27)의 게이트 단은 제1 PMOS 트랜지스터(MP21)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있고, 제7 PMOS 트랜지스터(MP27)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제7 PMOS 트랜지스터(MP27)의 드레인 단은 제1 PMOS 트랜지스터(MP21)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있다.
제8 PMOS 트랜지스터(MP28)의 게이트 단은 제2 PMOS 트랜지스터(MP22)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있고, 제8 PMOS 트랜지스터(MP28)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있으며, 제8 PMOS 트랜지스터(MP28)의 드레인 단은 제2 PMOS 트랜지스터(MP22)의 소스 단과 크로스 커플드 회로부(440), 스위칭 타임 개선부(450) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있다.
크로스 커플드 회로부(440)는 디퍼렌셜 페어 회로부(420)의 차동 출력 전압과 전압강하 방지부(430)의 출력 전압(즉, 제1 및 제2 PMOS 트랜지스터(MP21, MP22)의 소스 전압)을 VHI 전압으로 상승(pull up)시킬 수 있다. 이러한 크로스 커플드 회로부(440)는 두 개의 PMOS 트랜지스터(MP23, MP24)를 포함할 수 있다.
제3 PMOS 트랜지스터(MP23)의 게이트 단은 제4 PMOS 트랜지스터(MP24)의 드레인 단과 전압강하 방지부(430) 및 스위칭 타임 개선부(450)의 일 단이 만나는 노드(N24)에 연결될 수 있고, 제3 PMOS 트랜지스터(MP23)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제3 PMOS 트랜지스터(MP23)의 드레인 단은 제4 PMOS 트랜지스터(MP24)의 게이트 단과 전압강하 방지부(430) 및 스위칭 타임 개선부(450)의 타 단이 만나는 노드(N23)에 연결될 수 있다.
제4 PMOS 트랜지스터(MP24)의 게이트 단은 제3 PMOS 트랜지스터(MP23)의 드레인 단과 전압강하 방지부(430) 및 스위칭 타임 개선부(450)의 타 단이 만나는 노드(N23)에 연결될 수 있고, 제4 PMOS 트랜지스터(MP24)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제4 PMOS 트랜지스터(MP24)의 드레인 단은 제3 PMOS 트랜지스터(MP23)의 게이트 단과 전압강하 방지부(430)의 일 단이 만나는 노드(N24)에 연결될 수 있다.
스위칭 타임 개선부(450)는, 스위치 Enable 신호(S_EN) 변경 시, 트랜지스터 사이즈가 큰(또는 구동전류가 큰) PMOS 트랜지스터들을 이용하여 디퍼렌셜 페어 회로부(420)의 차동 출력 전압과 전압강하 방지부(430)의 출력 전압(즉, 제1 및 제2 PMOS 트랜지스터(MP21, MP22)의 소스 전압)을 VHI 전압으로 빨리 상승시킴으로써, PMOS 스위치의 스위칭 동작 시간을 개선할 수 있다. 이러한 스위칭 타임 개선부(450)는 6개의 PMOS 트랜지스터(MPF21, MPF22, MPF23, MPF24, MPF25, MPF26)를 포함할 수 있다.
제1 PMOS 트랜지스터(MPF21)의 게이트 단은 모드 전환부(500)의 출력 단에 연결될 수 있고, 제1 PMOS 트랜지스터(MPF21)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제1 PMOS 트랜지스터(MPF21)의 드레인 단은 제2 PMOS 트랜지스터(MPF22)의 소스 단에 연결될 수 있다.
제2 PMOS 트랜지스터(MPF22)의 게이트 단은 제3 인버터부(490)의 출력 단에 연결될 수 있고, 제2 PMOS 트랜지스터(MPF22)의 소스 단은 제1 PMOS 트랜지스터(MPF21)의 드레인 단에 연결될 수 있으며, 제2 PMOS 트랜지스터(MPF22)의 드레인 단은 제3 PMOS 트랜지스터(MPF23)의 소스 단에 연결될 수 있다.
제3 PMOS 트랜지스터(MPF23)의 게이트 단은 제6 PMOS 트랜지스터(MPF26)의 드레인 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있고, 제3 PMOS 트랜지스터(MPF23)의 소스 단은 제2 PMOS 트랜지스터(MPF22)의 드레인 단에 연결될 수 있으며, 제3 PMOS 트랜지스터(MPF23)의 드레인 단은 제6 PMOS 트랜지스터(MPF26)의 게이트 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있다.
제4 PMOS 트랜지스터(MPF24)의 게이트 단은 모드 전환부(500)의 출력 단에 연결될 수 있고, 제4 PMOS 트랜지스터(MPF24)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제4 PMOS 트랜지스터(MPF24)의 드레인 단은 제5 PMOS 트랜지스터(MPF25)의 소스 단에 연결될 수 있다.
제5 PMOS 트랜지스터(MPF25)의 게이트 단은 제2 인버터부(480)의 출력 단에 연결될 수 있고, 제5 PMOS 트랜지스터(MPF25)의 소스 단은 제4 PMOS 트랜지스터(MPF24)의 드레인 단에 연결될 수 있으며, 제4 PMOS 트랜지스터(MPF24)의 드레인 단은 제6 PMOS 트랜지스터(MPF26)의 소스 단에 연결될 수 있다.
제6 PMOS 트랜지스터(MPF26)의 게이트 단은 제3 PMOS 트랜지스터(MPF23)의 드레인 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 일 단이 만나는 노드(N23)에 연결될 수 있고, 제6 PMOS 트랜지스터(MPF26)의 소스 단은 제5 PMOS 트랜지스터(MPF25)의 드레인 단에 연결될 수 있으며, 제6 PMOS 트랜지스터(MPF26)의 드레인 단은 제3 PMOS 트랜지스터(MPF23)의 게이트 단과 전압강하 방지부(430), 크로스 커플드 회로부(440) 및 전압 레벨 변환부(460)의 타 단이 만나는 노드(N24)에 연결될 수 있다.
모드 전환부(500)는, 스위칭 제어부(미도시)의 제어 명령에 따라, 스위칭 타임 개선부(450)의 동작을 활성화하거나 혹은 비활성화하는 역할을 수행할 수 있다. 이러한 모드 전환부(500)는 인버터부(510), 디퍼렌셜 페어 회로부(520), 전압강하 방지부(530) 및 크로스 커플드 회로부(540)를 포함할 수 있다. 상기 모드 전환부(500)의 구성요소들(510~540)은 상술한 도 4의 인버터부(210), 디퍼렌셜 페어 회로부(220), 전압강하 방지부(230) 및 크로스 커플드 회로부(240)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
모드 전환부(500)의 입력 신호(PWR_ON)가 로우 레벨 신호(0V)인 경우, 모드 전환부(500)는 스위칭 타임 개선부(450)의 동작을 비활성화하는 하이 레벨 신호()를 출력한다. 한편, 모드 전환부(500)의 입력 신호(PWR_ON)가 하이 레벨 신호(VDD)인 경우, 모드 전환부(500)는 스위칭 타임 개선부(450)의 동작을 활성화하는 로우 레벨 신호()를 출력한다.
전압 레벨 변환부(460)는 크로스 커플드 회로부(440)에 구비된 PMOS 트랜지스터들(MP23, MP24)의 드레인 전압을 이용하여 스위칭 구동 전압(즉, 게이트 구동 전압)을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO)으로 변환할 수 있다. 즉, 전압 레벨 변환부(460)는, 스위칭 제어부로부터 입력되는 스위치 Enable 신호(S_EN)의 종류에 따라, 스위칭 구동 전압을 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO) 중 어느 하나로 변환할 수 있다. 이러한 전압 레벨 변환부(460)는 두 개의 NMOS 트랜지스터(MN23, MN24)와 두 개의 PMOS 트랜지스터(MP25, MP26)를 포함할 수 있다.
제5 PMOS 트랜지스터(MP25)의 게이트 단은 전압강하 방지부(430)의 일 단에 연결될 수 있고, 제5 PMOS 트랜지스터(MP25)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제5 PMOS 트랜지스터(MP25)의 드레인 단은 제3 NMOS 트랜지스터(MN23)의 드레인 단과 제4 NMOS 트랜지스터(MN24)의 게이트 단이 만나는 노드(N25)에 연결될 수 있다.
제6 PMOS 트랜지스터(MP26)의 게이트 단은 전압강하 방지부(430)의 타 단에 연결될 수 있고, 제6 PMOS 트랜지스터(MP26)의 소스 단은 PMOS 스위치의 소스 단(VHI)에 연결될 수 있으며, 제6 PMOS 트랜지스터(MP26)의 드레인 단은 제3 NMOS 트랜지스터(MN23)의 게이트 단과 제4 NMOS 트랜지스터(MN24)의 드레인 단과 버퍼부(470)의 입력 단이 만나는 노드(N26)에 연결될 수 있다.
제3 NMOS 트랜지스터(MN23)의 게이트 단은 제6 PMOS 트랜지스터(MP26)의 드레인 단과 제4 NMOS 트랜지스터(MN24)의 드레인 단이 만나는 노드(N26)에 연결될 수 있고, 제3 NMOS 트랜지스터(MN23)의 드레인 단은 제5 PMOS 트랜지스터(MP25)의 드레인 단과 제4 NMOS 트랜지스터(MN24)의 게이트 단이 만나는 노드(N25)에 연결될 수 있으며, 제3 NMOS 트랜지스터(MN23)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.
제4 NMOS 트랜지스터(MN24)의 게이트 단은 제5 PMOS 트랜지스터(MP25)의 드레인 단과 제3 NMOS 트랜지스터(MN23)의 드레인 단이 만나는 노드(N25)에 연결될 수 있고, 제4 NMOS 트랜지스터(MN24)의 드레인 단은 제6 PMOS 트랜지스터(MP26)의 드레인 단과 제3 NMOS 트랜지스터(MN23)의 게이트 단이 만나는 노드(N26)에 연결될 수 있으며, 제4 NMOS 트랜지스터(MN24)의 소스 단은 PMOS 스위치의 드레인 단(VLO)에 연결될 수 있다.
버퍼부(470)는 PMOS 스위치를 구동하기 위한 구동 전류를 단계적으로 증가시킬 수 있다. 이러한 버퍼부(470)는 PMOS 구동 유닛(400)의 출력 단으로 갈수록 트랜지스터 사이즈가 점점 증가하는 복수의 인버터들을 포함할 수 있다. 본 실시 예에서, 버퍼부(470)는 5개의 인버터를 포함하는 것을 예시하고 있으나 이를 제한하지는 않는다.
버퍼부(470)의 입력 단은 전압 레벨 변환부(460)의 출력 단에 연결될 수 있고, 버퍼부(470)의 출력 단(S)은 PMOS 스위치의 게이트 단에 연결될 수 있다.
제2 인버터부(480)는 버퍼부(470)로부터 입력된 신호(S)를 반전하여 출력할 수 있다. 상기 제2 인버터부(480)에서 출력된 신호()는 스위칭 타임 개선부(450)의 제5 PMOS 트랜지스터(MPF25)로 입력될 수 있다.
제2 인버터부(480)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 인버터부(480)의 입력 단은 버퍼부(470)의 출력 단에 연결될 수 있고, 제2 인버터부(480)의 출력 단은 제3 인버터부(490)의 입력 단과 스위칭 타임 개선부(450)의 일 단에 연결될 수 있다.
제3 인버터부(490)는 제2 인버터부(480)로부터 입력된 신호()를 반전하여 출력할 수 있다. 상기 제3 인버터부(490)에서 출력된 신호()는 스위칭 타임 개선부(450)의 제2 PMOS 트랜지스터(MPF22)로 입력될 수 있다.
제3 인버터부(490)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제3 인버터부(490)의 입력 단은 제2 인버터부(480)의 출력 단에 연결될 수 있고, 제3 인버터부(490)의 출력 단은 스위칭 타임 개선부(450)의 일 단에 연결될 수 있다.
제너 다이오드(495)는, 일종의 보호 소자로서, PMOS 스위치의 소스 전압(즉, VHI)과 PMOS 스위치의 드레인 전압(VLO) 사이의 전압 차이를 일정하게 유지시킬 수 있다. 상기 제너 다이오드(495)의 캐소드 단은 PMOS 스위치의 소스 단에 연결될 수 있고, 제너 다이오드(495)의 애노드 단은 PMOS 스위치의 드레인 단에 연결될 수 있다.
이러한 PMOS 구동 유닛(400)은, 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)와 스위치 Enable 신호(S_EN)에 따라, PMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, PMOS 구동 유닛(400)은, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 PMOS 스위치를 오프 상태로 동작시킬 수 있다. 반대로, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)도 하이 레벨 신호(VDD)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 PMOS 스위치를 온 상태로 동작시킬 수 있다.
PMOS 구동 유닛(400)의 동작을 좀 더 구체적으로 설명하면 다음과 같다. 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)에서 로우 레벨 신호(0V)로 전환된 경우, 제1 인버터부(410)의 출력 신호()는 하이 레벨 신호(VDD 전압 또는 V12 전압)가 된다. 상기 S_EN 신호와 신호가 디퍼렌셜 페어 회로부(420)로 입력되면, 상기 디퍼렌셜 페어 회로부(420)의 제1 NMOS 트랜지스터(MN21)는 오프 상태가 되고, 제2 NMOS 트랜지스터(MN22)는 온 상태가 된다. 제2 NMOS 트랜지스터(MN22)가 온 상태로 되면, 제22 노드(N22) 전압은 0V가 되고 제24 노드(N24) 전압은 VLO+|VTP|가 된다. 여기서 |VTP|는 PMOS 트랜지스터의 임계 전압(threshold voltage)이다.
제24 노드(N24) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(440)의 제3 PMOS 트랜지스터(MP23)는 온 상태가 되어 제23 노드(N23) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제23 노드(N23) 전압이 VHI 전압이 되면, 전압강하 방지부(430)의 제1 PMOS 트랜지스터(MP21)가 온 상태로 되어, 제21 노드(N21) 전압을 VHI 전압으로 상승(pull-up)시킨다. 이때, 스위치 Enable 신호(S_EN)가 하이 레벨 신호(VDD)에서 로우 레벨 신호(0V)로 전환된 경우, 스위칭 타임 개선부(450)의 제1 내지 제3 PMOS 트랜지스터들(MPF21, MPF22, MPF23)이 온 상태가 되어, 제23 노드(N23) 전압과 제21 노드(N21) 전압을 VHI 전압으로 빠르게 상승(pull-up)시킨다.
제23 노드(N23) 전압과 제24 노드(N24) 전압이 각각 VHI 전압과 VLO+|VTP| 전압이 되면, 전압 레벨 변환부(460)의 제25 PMOS 트랜지스터(MP25)는 온 상태로 되고 제6 PMOS 트랜지스터(MP26)는 오프 상태로 되어, 제25 노드(N25) 전압과 제26 노드(N26) 전압은 각각 VHI 전압과 VLO 전압이 된다. 버퍼부(470)의 인버터는 VLO 전압을 반전하여 VHI 전압을 출력한다. 따라서, PMOS 구동 유닛(400)의 출력신호(S)는 VHI 전압 상태가 되어, 상기 PMOS 구동 유닛(400)에 해당하는 PMOS 스위치를 턴 오프 시킨다.
한편, 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)이 로우 레벨 신호(0V)에서 하이 레벨 신호(VDD)로 전환된 경우, 제1 인버터부(410)의 출력 신호()는 로우 레벨 신호(0V)가 된다. 상기 S_EN 신호와 신호가 디퍼렌셜 페어 회로부(420)로 입력되면, 상기 디퍼렌셜 페어 회로부(420)의 제1 NMOS 트랜지스터(MN21)는 온 상태가 되고, 제2 NMOS 트랜지스터(MN22)는 오프 상태가 된다. 제1 NMOS 트랜지스터(MN21)가 온 상태로 되면, 제21 노드(N21) 전압은 0V가 되고 제23 노드(N23) 전압은 VLO+|VTP|가 된다.
제23 노드(N23) 전압이 VLO+|VTP|가 되면, 크로스 커플드 회로부(440)의 제4 PMOS 트랜지스터(MP24)는 온 상태가 되어 제24 노드(N24) 전압을 VHI 전압으로 상승(pull-up)시킨다. 제24 노드(N24) 전압이 VHI 전압이 되면, 전압강하 방지부(430)의 제2 PMOS 트랜지스터(MP22)가 온 상태로 되어, 제22 노드(N22) 전압을 VHI 전압으로 상승(pull-up)시킨다. 이때, 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)에서 하이 레벨 신호(VDD)로 전환된 경우, 스위칭 타임 개선부(450)의 제4 내지 제6 PMOS 트랜지스터들(MPF24, MPF25, MPF26)이 온 상태가 되어, 제24 노드(N24) 전압과 제22 노드(N22) 전압을 VHI 전압으로 빠르게 상승(pull-up)시킨다.
제23 노드(N23) 전압과 제24 노드(N24) 전압이 각각 VLO+|VTP| 전압과 VHI 전압이 되면, 전압 레벨 변환부(460)의 제5 PMOS 트랜지스터(MP25)는 오프 상태로 되고 제6 PMOS 트랜지스터(MP26)는 온 상태로 되어, 제25 노드(N25) 전압과 제26 노드(N26) 전압은 각각 VLO 전압과 VHI 전압이 된다. 버퍼부(470)의 인버터는 VHI 전압을 반전하여 VLO 전압을 출력한다. 따라서, PMOS 구동 유닛(400)의 출력신호(S)는 VLO 전압 상태가 되어, 상기 PMOS 구동 유닛(400)에 해당하는 PMOS 스위치를 턴 온 시킨다.
도 10은 본 발명의 다른 실시 예에 따른 NMOS 구동 유닛의 회로 구성도이고, 도 9는 도 10의 NMOS 구동 유닛에 추가되는 모드 전환부의 회로 구성도이다.
도 9 및 도 10을 참조하면, 본 발명에 따른 NMOS 구동 유닛(600)은 제1 인버터부(610), 제2 인버터부(620), 디퍼렌셜 페어 회로부(630), 전압강하 방지부(640), 크로스 커플드 회로부(650), 스위칭 타임 개선부(660), 전압 레벨 변환부(670), 버퍼부(680), 제3 인버터부(685), 제4 인버터부(690), 제너 다이오드(695) 및 모드 전환부(500)를 포함할 수 있다. 도 9 및 도 10에 도시된 구성요소들은 NMOS 구동 유닛을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 PMOS 구동 유닛은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
NMOS 구동 유닛(600)의 제2 인버터부(620), 디퍼렌셜 페어 회로부(630), 전압강하 방지부(640), 크로스 커플드 회로부(650), 스위칭 타임 개선부(660), 전압 레벨 변환부(670), 버퍼부(680), 제3 인버터부(685), 제4 인버터부(690), 제너 다이오드(695) 및 모드 전환부(500)는 상술한 도 8의 제1 인버터부(410), 디퍼렌셜 페어 회로부(420), 전압강하 방지부(430), 크로스 커플드 회로부(440), 스위칭 타임 개선부(450), 전압 레벨 변환부(460), 버퍼부(470), 제2 인버터부(480), 제3 인버터부(490), 제너 다이오드(495) 및 모드 전환부(500)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. 이하에서는, 도 8에 도시된 PMOS 구동 유닛(400)과의 차이점을 중심으로 설명하도록 한다.
NMOS 구동 유닛(600)은 PMOS 구동 유닛(400)의 모든 구성요소들을 포함하고, 그 외에 하나의 인버터를 추가로 포함한다. 상기 인버터는 NMOS 구동 유닛(600)의 입력 단에 추가될 수 있다.
제1 인버터부(610)는 스위칭 제어부(미도시)로부터 입력된 신호(S_EN)를 반전하여 출력할 수 있다. 상기 제1 인버터부(610)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 인버터부(610)의 트랜지스터는 낮은 정격 전압(가령, 5V)을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
PMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, PMOS 트랜지스터의 소스 단은 VDD 전압 신호의 출력 단에 연결될 수 있으며, PMOS 트랜지스터의 드레인 단은 NMOS 트랜지스터의 드레인 단과 제2 인버터부(620) 및 디퍼렌셜 페어 회로부(630)의 일 단이 만나는 노드에 연결될 수 있다.
NMOS 트랜지스터의 게이트 단은 스위치 Enable 신호(S_EN)의 출력 노드에 연결될 수 있고, NMOS 트랜지스터의 드레인 단은 PMOS 트랜지스터의 드레인 단과 제2 인버터부(620) 및 디퍼렌셜 페어 회로부(630)의 일 단이 만나는 노드에 연결될 수 있으며, NMOS 트랜지스터의 소스 단은 접지(ground)에 연결될 수 있다.
디퍼렌셜 페어 회로부(630)는 차동 입력 신호를 이용하여 차동 출력 신호를 생성할 수 있다. 이러한 디퍼렌셜 페어 회로부(630)는 두 개의 NMOS 트랜지스터(MN31, MN32)를 포함할 수 있다. 한편, 상기 디퍼렌셜 페어 회로부(630)는 제1 및 제2 인버터부(610, 620)를 포함할 수 있다. 즉, 제1 인버터부(610), 제2 인버터부(620) 및 디퍼렌셜 페어 회로부(630)를 '디퍼렌셜 페어 회로부'로 지칭할 수 있다.
제1 인버터부(610)를 추가로 포함하는 NMOS 구동 유닛(600)은, 스위칭 제어부로부터 입력되는 모드 전환 신호(PWR_ON)와 스위치 Enable 신호(S_EN)에 따라, NMOS 스위치를 구동하기 위한 게이트 구동전압(S)을 출력할 수 있다. 즉, NMOS 구동 유닛(600)은, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)가 로우 레벨 신호(0V)인 경우, VLO 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 NMOS 스위치를 오프 상태로 동작시킬 수 있다. 반대로, 모드 전환 신호(PWR_ON)가 하이 레벨 신호(VDD)이고 스위치 Enable 신호(S_EN)도 하이 레벨 신호(VDD)인 경우, VHI 상태의 스위치 구동신호(S)를 출력하여 그에 해당되는 NMOS 스위치를 온 상태로 동작시킬 수 있다.
도 11 및 도 12는 도 8의 PMOS 구동 유닛과 도 10의 NMOS 구동 유닛에 관한 성능을 시뮬레이션한 결과를 나타내는 도면이다.
도 11의 (a)는 PMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 PMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(propagation delay time, TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.
도 11의 (b)는 NMOS 구동 유닛들로 입력되는 스위치 Enable 신호들과 상기 NMOS 구동 유닛들로부터 출력되는 구동신호들 사이의 전파 지연 시간들(TPD)을 측정한 결과와, 상기 전파 지연 시간들 중 최소 전파 지연 시간(TPD, min)과 최대 전파 지연 시간(TPD, max) 사이의 차이 값(△t)을 계산한 결과를 나타내는 표이다.
도 11의 (a) 및 (b)에 도시된 바와 같이, VCELL=3.2V, SS(Slow PMOS, Slow NMOS) model parameter, Temperature=85℃의 slow simulation 조건에서 PMOS 구동 유닛의 △t는 8.9ns이고, NMOS 구동 유닛의 △t는 9.9ns로 양호한 결과를 획득할 수 있다. 이러한 시뮬레이션 결과를 통해, 본 발명에 따른 게이트 구동회로는 스위칭 타임 개선부를 추가함으로써, PMOS 스위치와 NMOS 스위치의 스위칭 동작 시간을 개선할 수 있음을 확인할 수 있다.
도 12의 (a)는 제1 PMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 PMOS 구동 유닛에서 출력되는 구동 신호(S1)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 12의 (a)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈가 큰 PMOS 트랜지스터들(MPF21~MPF26)을 통해 제21 노드(N21) 전압 및 제22 노드(N22) 전압을 0V에서 38.4V로 빠르게 상승(pull-up)시키고, 제23 노드(N23) 전압 및 제24 노드(N24) 전압을 35.2V에서 38.4V로 빠르게 상승(pull-up)시키는 것을 확인할 수 있다.
도 12의 (b)는 제1 NMOS 구동 유닛으로 입력되는 스위치 Enable 신호의 전압 파형과, 제1 NMOS 구동 유닛에서 출력되는 구동 신호(S2)의 전압 파형과, 제1 내지 제4 노드(N1~N4)의 전압 파형을 시뮬레이션한 도면이다. 도 12의 (b)에 도시된 바와 같이, 12개의 배터리 셀을 직렬로 연결한 경우, 트랜지스터 사이즈가 큰 PMOS 트랜지스터들(MPF31~MPF36)을 통해 제31 노드(N31) 전압 및 제32 노드(N32) 전압을 0V에서 35.2V로 빠르게 상승(pull-up)시키고, 제33 노드(N33) 전압 및 제34 노드(N34) 전압을 32V에서 35.2V로 빠르게 상승시키는 것을 확인할 수 있다.
한편, 이상 본 실시 예에서는, 본 발명의 다양한 실시 예에 따른 게이트 구동회로들이 셀 밸런싱 회로에 구비된 반도체 스위치들을 구동하기 위해 사용되는 것을 예시하고 있으나 이를 제한하지는 않는다. 따라서, 셀 밸런싱 회로가 아닌 다른 전자회로에 구비된 반도체 스위치들을 구동하기 위해 본 발명에 따른 게이트 구동회로들이 사용될 수 있음은 당업자에게 자명할 것이다.
한편 이상에서는 본 발명의 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술 되는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 셀 밸런싱 회로용 게이트 구동회로 110: PMOS 구동 유닛
120: NMOS 구동 유닛 210: 인버터부
220: 디퍼렌셜 페어 회로부 230: 전압강하 방지부
240: 크로스 커플드 회로부 250: 전압 레벨 변환부
260: 버퍼부 270: 제너 다이오드

Claims (15)

  1. 전자회로에 구비된 복수의 PMOS 스위치들을 개별적으로 구동하기 위한 복수의 PMOS 구동 유닛들; 및
    상기 전자회로에 구비된 복수의 NMOS 스위치들을 개별적으로 구동하기 위한 복수의 NMOS 구동 유닛들을 포함하되,
    상기 복수의 PMOS 구동 유닛들을 포함하는 PMOS 구동 유닛 그룹과 상기 복수의 NMOS 구동 유닛들을 포함하는 NMOS 구동 유닛 그룹은, 단일 칩(single chip)으로 구성되고,
    각각의 PMOS 구동 유닛은, 스위칭 제어부로부터 입력된 스위치 인에이블(Enable) 신호를 반전하는 인버터부, 상기 스위칭 제어부의 스위치 인에이블 신호와 상기 인버터부의 스위치 인에이블 반전 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부, 상기 차동 출력 신호의 전압을 해당 PMOS 구동 유닛에 대응하는 PMOS 스위치의 소스 전압(VHI)으로 상승시키는 크로스 커플드 회로부, 상기 크로스 커플드 회로부에 구비된 트랜지스터들의 드레인 전압을 이용하여 상기 PMOS 스위치를 구동하기 위한 게이트 구동전압을 생성하는 전압 레벨 변환부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서,
    상기 복수의 PMOS 및 NMOS 구동 유닛들은, 상기 단일 칩 상에서 번갈아 가며 배치되는 것을 특징으로 하는 게이트 구동회로.
  3. 제1항에 있어서,
    상기 복수의 PMOS 및 NMOS 구동 유닛들은, BCD(Bipolar-CMOS-DMOS) 반도체 공정을 이용하여 제조되는 것을 특징으로 하는 게이트 구동회로.
  4. 제1항에 있어서,
    상기 복수의 PMOS 구동 유닛들의 개수는 상기 복수의 PMOS 스위치들의 개수에 대응하고, 상기 복수의 NMOS 구동 유닛들의 개수는 상기 복수의 NMOS 스위치들의 개수에 대응하는 것을 특징으로 하는 게이트 구동회로.
  5. 제1항에 있어서,
    각각의 PMOS 구동 유닛은, 상기 스위칭 제어부로부터 입력된 스위치 인에이블 신호에 따라, 상기 PMOS 구동 유닛에 대응하는 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO)을 이용하여 상기 PMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서,
    각각의 PMOS 구동 유닛은, 상기 크로스 커플드 회로부에 구비된 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부를 더 포함하고,
    상기 전압 레벨 변환부는 상기 PMOS 스위치를 구동하기 위한 게이트 구동전압을 상기 PMOS 스위치의 소스 전압(VHI)과 드레인 전압(VLO) 중 어느 하나로 변환하는 것을 특징으로 하는 게이트 구동회로.
  7. 제6항에 있어서,
    각각의 PMOS 구동 유닛은, 상기 PMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  8. 제6항에 있어서,
    각각의 PMOS 구동 유닛은, 상기 PMOS 스위치의 소스 전압(VHI)과 상기 PMOS 스위치의 드레인 전압(VLO) 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제6항에 있어서,
    각각의 PMOS 구동 유닛은, 복수의 PMOS 트랜지스터들을 이용하여 상기 디퍼렌셜 페어 회로부의 차동 출력 신호의 전압을 상기 PMOS 스위치의 소스 전압(VHI)으로 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제1항에 있어서,
    각각의 NMOS 구동 유닛은, 상기 스위칭 제어부로부터 입력된 스위치 인에이블 신호에 따라, 상기 NMOS 구동 유닛에 대응하는 NMOS 스위치의 드레인 전압(VHI)과 소스 전압(VLO)을 이용하여 상기 NMOS 스위치의 동작을 온/오프 시키는 것을 특징으로 하는 게이트 구동회로.
  11. 제10항에 있어서,
    각각의 NMOS 구동 유닛은,
    상기 스위칭 제어부의 스위치 인에이블 신호를 반전하여 출력하는 제1 인버터부,
    상기 제1 인버터부의 스위치 인에이블 반전 신호를 반전하여 출력하는 제2 인버터부,
    상기 제1 인버터부의 스위치 인에이블 반전 신호와 제2 인버터부의 스위치 인에이블 신호를 기반으로 차동 출력 신호를 생성하는 디퍼렌셜 페어 회로부,
    상기 차동 출력 신호의 전압을 상기 NMOS 스위치의 드레인 전압(VHI)으로 상승시키는 크로스 커플드 회로부,
    상기 크로스 커플드 회로부에 구비된 트랜지스터들의 드레인 전압이 일정 전압 이하로 떨어지는 것을 방지하는 전압강하 방지부 및
    상기 트랜지스터들의 드레인 전압을 이용하여 상기 NMOS 스위치를 구동하기 위한 게이트 구동전압을 상기 NMOS 스위치의 드레인 전압(VHI)과 소스 전압(VLO) 중 어느 하나로 변환하는 전압 레벨 변환부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  12. 제11항에 있어서,
    각각의 NMOS 구동 유닛은, 상기 NMOS 스위치를 구동하기 위한 구동전류를 증가시키는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  13. 제11항에 있어서,
    각각의 NMOS 구동 유닛은, 상기 NMOS 스위치의 드레인 전압(VHI)과 상기 NMOS 스위치의 소스 전압(VLO) 사이의 전압 차이를 일정하게 유지시키는 제너 다이오드를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  14. 제11항에 있어서,
    각각의 NMOS 구동 유닛은, 복수의 PMOS 트랜지스터들을 이용하여 상기 디퍼렌셜 페어 회로부의 차동 출력 신호의 전압을 상기 NMOS 스위치의 드레인 전압(VHI)으로 상승시키는 스위칭 타임 개선부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  15. 제1항에 있어서,
    상기 전자회로는, 복수의 배터리 셀들의 전압을 밸런싱하기 위한 셀 밸런싱 회로임을 특징으로 하는 게이트 구동회로.
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