KR102009456B1 - 내방사선 플립-플롭 회로, 이를 포함하는 반도체 장치 및 전자 장치 - Google Patents

내방사선 플립-플롭 회로, 이를 포함하는 반도체 장치 및 전자 장치 Download PDF

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경희대학교 산학협력단
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Abstract

내방사선 플립-플롭 회로, 이를 포함하는 반도체 장치 및 전자 장치에 관한 것으로, 복수의 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터 및 상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브를 포함하되, 상기 제1 마스터 인버터는, 제1 마스터 인버터 p모스펫 및 상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫을 포함할 수 있다.

Description

내방사선 플립-플롭 회로, 이를 포함하는 반도체 장치 및 전자 장치{RADIATION HARDENED FLIP-FLOP CIRCUIT, SEMICONDUCTOR ELEMENT AND ELECTRONIC APPARATUS INCLUDING THE SAME}
내방사선 플립-플롭 회로, 이를 포함하는 반도체 장치 및 전자 장치에 관한 것이다.
전자 부품은 방사선에 의해 영향을 받아 훼손되거나 파괴될 수 있다. 특히 반도체 집적 회로에 인가된 방사선은 집적 회로에 저장된 정보의 내용을 변경시켜 데이터의 손실이나 회로의 오류를 유발하게 된다. 방사선에 기인한 반도체의 훼손 및 파괴는, 예를 들어 총 이온화 선량(TID, Total Ionizing Dose)이나, 단일 사건 효과(SEE, Single Event Effect) 등과 같은 여러 메커니즘 등을 통하여 진행된다. 총 이온화 선량 메커니즘은, 방사선 입사에 따라 반도체 내의 산화물에 생성된 홀에 의해 문턱 전압이 변경되고 이에 따라 전류 누수가 발생되어 반도체가 훼손되는 것을 말한다. 단일 사건 효과 메커니즘은, 반도체가 방사선에 노출되면, 방사선에 의해 반도체 내부에서는 전자 전공 쌍이 생성되고, 이에 따라 의도하지 않은 펄스 전류가 반도체 내에 유도됨으로써 반도체의 훼손이 발생하게 되는 것을 의미한다.
일반적으로 지표면의 모든 물체들은 최소한 방사선에 노출된다. 예를 들어, 우주로부터 지구 표면으로 입사되는 우주 방사선이나, 지구 표면의 암석 등에서 방출되는 지각 방사선이나, 또는 각종 방사선 물질 등에서 발생된 방사선 등 다양한 방사선에 노출되어 있다. 반도체 또는 이를 포함하는 각종 전자 제품이나 기계 장치 등 역시 마찬가지로 이러한 방사선에 노출되기 쉽다. 또한, 인공 위성 등에서 이용되는 반도체 집적 회로 등은 우주 방사선 등에 더욱 더 강하게 노출될 수밖에 없다.
외부의 방사선에 의한 영향을 방지하거나 최소화할 수 있는 내방사선 플립-플롭 회로, 반도체 장치 및 전자 장치를 제공하는 것을 해결하고자 하는 과제로 한다.
상술한 과제를 해결하기 위하여 내방사선 플립-플롭 회로, 반도체 장치 및 전자 장치가 제공된다.
내방사선 플립-플롭 회로는, 복수의 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터 및 상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브를 포함하되, 상기 제1 마스터 인버터는, 제1 마스터 인버터 p모스펫 및 상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫을 포함할 수 있다.
상기 복수의 다른 마스터 인버터는, 상기 제1 마스터 인버터와 연결된 제2 마스터 인버터를 더 포함하되, 상기 제2 마스터 인버터는, 제1 스위치, 상기 제1 스위치와 직렬로 연결된 제2 마스터 인버터 p모스펫, 상기 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제2 마스터 인버터 n모스펫 및 상기 적어도 둘의 n모스펫과 직렬로 연결되는 제2 스위치, 를 포함할 수 있다.
상기 제2 마스터 인버터 p모스펫은, 상기 제1 마스터 인버터에 전기적으로 연결된 게이트를 포함하고, 상기 제2 마스터 인버터 p모스펫은, 상기 제1 마스터 인버터로부터 상기 게이트에 인가되는 전기적 신호에 대응하여 동작할 수 있다.
상기 적어도 둘의 제1 마스터 인버터 n모스펫 중 적어도 하나의 제1 마스터 인버터 n모스펫은, 상기 제2 마스터 인버터에 전기적으로 연결된 게이트를 포함하고, 상기 적어도 하나의 제1 마스터 인버터 n모스펫은, 상기 제2 마스터 인버터로부터 상기 게이트에 인가되는 전기적 신호에 대응하여 동작 할 수 있다.
상기 복수의 다른 마스터 인버터는, 상기 제2 마스터 인버터와 연결된 제3 마스터 인버터, 상기 제1 마스터 인버터 및 상기 제3 마스터 인버터와 연결된 제4 마스터 인버터, 상기 제2 마스터 인버터 및 상기 제4 마스터 인버터와 연결된 제5 마스터 인버터 및 상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터와 연결된 제6 마스터 인버터를 더 포함할 수 있다.
상기 제1 마스터 인버터 p모스펫은, 게이트가 상기 제6 마스터 인버터와 전기적으로 연결되고, 상기 적어도 둘의 제1 마스터 인버터 n모스펫 중 적어도 하나의 제1 마스터 인버터 n모스펫은, 상기 제4 마스터 인버터와 전기적으로 연결될 수 있다.
상기 적어도 둘의 제2 마스터 인버터 n모스펫 중 일부는, 상기 제3 마스터 인버터와 연결되고, 상기 적어도 둘의 제2 마스터 인버터 n모스펫 중 다른 일부는, 상기 제5 마스터 인버터와 연결될 수 있다.
상기 제1 마스터 인버터는, 상기 제2 마스터 인버터, 상기 제4 마스터 인버터 및 상기 제6 마스터 인버터 중 적어도 하나와 연결되고, 상기 제1 마스터 인버터 p모스펫 및 상기 적어도 하나의 제1 마스터 인버터 n모스펫 사이에 형성되는 적어도 하나의 분기를 더 포함할 수 있다.
상기 제2 마스터 인버터는, 상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터 중 적어도 하나와 연결되고, 상기 제2 마스터 인버터 p모스펫 및 상기 적어도 하나의 제2 마스터 인버터 n모스펫 사이에 형성되는 적어도 하나의 분기를 더 포함할 수 있다.
플립-플롭 회로는, 입력 신호를 제공하는 입력부 및 상기 입력 신호를 수신하고 상기 입력 신호를 기반으로 상기 제1 마스터 인버터 내지 상기 제6 마스터 인버터 각각에 대한 출력 신호를 생성하는 제1 연결부를 더 포함할 수 있다.
상기 제1 연결부는, 상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터에는, 상기 제2 마스터 인버터, 상기 제4 마스터 인버터 및 상기 제6 마스터 인버터에 입력되는 신호와 상이한 신호를 입력할 수 있다.
플립-플롭 회로는, 상기 마스터에서 출력되는 신호를 변환한 후 상기 슬레이브로 전달하는 제2 연결부를 더 포함할 수 있다.
상기 제2 연결부는, 상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터가 출력된 신호를 수신할 수 있다.
플립-플롭 회로는, 클릭 신호를 입력 받고, 상기 클릭 신호를 반전하여 반전된 클릭 신호를 생성하는 제1 인버터를 더 포함할 수 있다.
상기 제1 스위치에는 상기 반전된 클릭 신호가 인가되고, 상기 제2 스위치에는 상기 클릭 신호가 인가될 수 있다.
상기 슬레이브는, 상호 전기적으로 연결된 복수의 슬레이브 인버터를 포함할 수 있다.
플립-플롭 회로는, 상호 전기적으로 연결된 복수의 다른 마스터 인버터를 포함하는 마스터 및 상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브를 포함하되, 상기 복수의 마스터 인버터는, 제1 마스터 인버터, 상기 제1 마스터 인버터와 연결된 제2 마스터 인버터, 상기 제2 마스터 인버터와 연결된 제3 마스터 인버터, 상기 제1 마스터 인버터 및 상기 제3 마스터 인버터와 연결된 제4 마스터 인버터, 상기 제2 마스터 인버터 및 상기 제4 마스터 인버터와 연결된 제5 마스터 인버터 및 상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터와 연결된 제6 마스터 인버터를 더 포함할 수 있다.
플립-플롭 회로는, 마스터, 상기 마스터와 전기적으로 연결된 연결부 및 복수의 다른 마스터 인버터와 전기적으로 연결되고, 상기 연결부에서 출력되는 신호 중 적어도 하나를 수신하는 제1 슬레이브 인버터를 포함하되, 상기 제1 슬레이브 인버터는, p모스펫 및 상기 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 n모스펫을 포함할 수 있다.
반도체 장치는, 복수의 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터 및 상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브를 포함하되, 상기 제1 마스터 인버터는, 제1 마스터 인버터 p모스펫 및 상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫을 포함할 수 있다.
전자 장치는, 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터 및 상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브를 포함하되, 상기 제1 마스터 인버터는, 제1 마스터 인버터 p모스펫 및 상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫을 포함할 수 있다.
상술한 내방사선 플립-플롭 회로, 반도체 장치 및 전자 장치에 의하면, 외부의 방사선이 입사되더라도 입사된 방사선에 의한 부정적인 영향을 방지하거나 최소화할 수 있게 되는 효과를 얻을 수 있다.
상술한 내방사선 플립-플롭 회로, 반도체 장치 및 전자 장치에 의하면, 고준위 방사선에 의한 데이터 변경 또는 이에 따른 회로의 오류 발생 등의 문제를 해결할 수 있게 되는 효과도 얻을 수 있다.
상술한 내방사선 플립-플롭 회로, 반도체 장치 및 전자 장치에 의하면, 방사선의 영향력에 보다 강인한 집적 회로 설계를 할 수 있게 되고, 이에 따라 집적 회로의 수명을 연장시킬 수 있게 되며, 또한 집적 회로 또는 이를 이용하는 장치의 유지 및 관리 비용을 절감할 수 있게 되는 효과도 얻을 수 있다.
도 1은 플립-플롭 회로의 일 실시예에 대한 도면이다.
도 2는 제1 연결부의 일 실시예에 대한 도면이다.
도 3은 마스터의 일 실시예에 대한 블록도이다.
도 4는 제1, 제3 및 제5 마스터 인버터의 일 실시예에 대한 블록도이다.
도 5는 제1, 제3 및 제5 마스터 인버터의 일 실시예에 대한 회로도이다.
도 6은 제2, 제4 및 제6 마스터 인버터의 일 실시예에 대한 블록도이다.
도 7은 제2, 제4 및 제6 마스터 인버터의 일 실시예에 대한 회로도이다.
도 8은 마스터의 일 실시예에 대한 회로도이다.
도 9는 제2 연결부의 일 실시예에 대한 블록도이다.
도 10은 슬레이브의 일 실시예에 대한 블록도다.
도 11은 제1, 제3 및 제5 슬레이브 인버터의 일 실시예에 대한 블록도이다.
도 12는 제1, 제3 및 제5 슬레이브 인버터의 일 실시예에 대한 회로도이다.
도 13은 제2, 제4 및 제6 슬레이브 인버터의 일 실시예에 대한 블록도이다.
도 14는 제2, 제4 및 제6 슬레이브 인버터의 일 실시예에 대한 회로도이다.
도 15는 슬레이브의 일 실시예에 대한 회로도이다
도 16은 다이스(DICE) 기반 플립-플롭 회로의 일례를 도시한 도면이다.
도 17은 다이스 기반 플립-플롭 회로의 동작의 일례를 설명하기 위한 도표이다.
도 18은 내방사선 플립-플롭 회로의 동작의 일례를 설명하기 위한 도표이다.
도 19는 신호의 입력의 일례를 설명하기 위한 도면이다.
도 20은 준안정성 윈도(metastability window)의 일례를 도시한 도면이다.
도 21은 다이스 기반 플립-플롭 회로 및 내방사선 플립-플롭 회로의 동작의 일례를 설명하기 위한 도면이다.
이하 명세서 전체에서 동일 참조 부호는 특별한 사정이 없는 한 동일 구성요소를 지칭한다. 이하에서 사용되는 '부'가 부가된 용어는, 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예에 따라 '부'가 하나의 부품으로 구현되거나, 하나의 '부'가 복수의 부품들로 구현되는 것도 가능하다.
명세서 전체에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 어떤 부분과 다른 부분에 따라서 물리적 연결을 의미할 수도 있고, 또는 전기적으로 연결된 것을 의미할 수도 있다. 또한, 어떤 부분이 다른 부분을 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 부분 이외의 또 다른 부분을 제외하는 것이 아니며, 설계자의 선택에 따라서 또 다른 부분을 더 포함할 수 있음을 의미한다.
제 1 이나 제 2 등의 용어는 하나의 부분을 다른 부분으로부터 구별하기 위해 사용되는 것으로, 특별한 기재가 없는 이상 이들이 순차적인 표현을 의미하는 것은 아니다. 제1 이나 제2 등의 용어는 구현 방법에 따라서 특별히 모순이 발생하지 않는 한, 그 용어를 상호 교체/변경하는 것도 가능하다. 또한, 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함할 수 있다.
이하 도 1 내지 도 21을 참조하여 내방사선 플립-플롭 회로, 내방사선 플립-플롭 회로를 포함하는 반도체 장치 및 내방사선 플립-플롭 회로를 포함하는 장치의 여러 실시예에 대해서 설명하도록 한다.
도 1은 플립-플롭 회로의 일 실시예에 대한 도면이다.
도 1에 도시된 바에 의하면, 내방사선 플립-플롭 회로(1)는, 마스터 플립-플롭(100, 이하 마스터) 및 마스터(100)와 직접 또는 간접적으로 연결된 슬레이브 플립-플롭(200, 이하 슬레이브)를 포함할 수 있다.
실시예에 따라서, 내방사선 플립-플롭 회로(1)는, 데이터 입력부(2)와 마스터(100) 사이에 배치되고 데이터 입력부(2), 클락 신호 출력부(3) 및 마스터(100) 각각과 전기적으로 연결된 제1 연결부(10)를 더 포함할 수도 있고, 및/또는 마스터(100)와 슬레이브(200) 사이에 배치되고 마스터(100) 및 슬레이브(200) 각각과 전기적으로 연결된 제2 연결부(20)를 더 포함할 수도 있다. 이 경우, 도 1에 도시된 바와 같이, 제1 연결부(10), 마스터(100), 제2 연결부(20) 및 슬레이브(200)는 순차적으로 직렬로 연결되어 있을 수 있다.
내방사선 플립-플롭 회로(1)는, 소정의 신호(D, 데이터, 이하 입력 신호)가 입력되는 데이터 입력부(2)와, 클락 신호(CLK)가 입력되는 클락 신호 출력부(3)와, 마스터(100) 및 슬레이브(200) 등을 통하여 생성된 신호(Q, 이하 최종 신호)를 출력하는 출력부(4)를 더 포함할 수 있다. 데이터 입력부(2)는, 제1 연결부(10)와 연결되어, 제1 연결부(10)가 입력 신호(D)를 수신할 수 있도록 마련된다. 클락 신호 출력부(3)는, 클락 신호(CLK)를 생성하거나 또는 입력 받고, 이를 제1 연결부(10), 마스터(100), 제2 연결부(20) 및 슬레이브(200) 중 적어도 하나로 전달할 수 있다. 또한, 클락 신호 출력부(3)는, 제1 인버터(30)와 연결되어 클락 신호(CLK)를 제1 인버터(30)로 전달할 수도 있다.
내방사선 플립-플롭 회로(1)는, 클락 신호 출력부(3)와 슬레이브(200) 사이에 배치되고 이들(3, 200)과 연결된 제1 인버터(30)를 더 포함할 수도 있다. 제1 인버터(30)는, 제1 연결부(10), 마스터(100) 및 제2 연결부(20)에 대해 병렬로 연결되어 있을 수 있다. 제1 인버터(30)는 클락 신호 출력부(3)에서 출력된 클락 신호(CLK)를 변환할 수 있다. 예를 들어, 제1 인버터(30)는 클락 신호(CLK)를 반전하여 반전된 클락 신호(
Figure 112019038148222-pat00001
)를 출력할 수 있다. 변환된 신호(예를 들어, 반전된 클락 신호(
Figure 112019038148222-pat00002
))는, 설계자의 선택에 따라서, 제1 연결부(10), 마스터(100), 제2 연결부(20) 및 슬레이브(200) 중 적어도 하나로 전달되도록 설계될 수 있다.
또한, 내방사선 플립-플롭 회로(1)는, 슬레이브(200)와 출력부(4) 사이에 배치되고 이들(4, 200)에 전기적으로 연결된 제2 인버터(40)를 더 포함할 수도 있다. 제2 인버터(40)는 슬레이브(200)에 직렬로 연결되어 있을 수 있다. 제2 인버터(40)는, 필요에 따라서, 생략 가능하다.
도 2는 제1 연결부의 일 실시예에 대한 도면이다.
도 1 및 도 2에 도시된 바에 의하면, 제1 연결부(10)는, 데이터 입력부(2)로부터 입력 신호(D)를 수신하고, 클락 신호 출력부(3)로부터 클락 신호(CLK)를 수신한 후, 이를 기반으로 복수의 출력 신호(N11 내지 N16)를 생성 및 출력할 수 있다. 복수의 출력 신호(N11 내지 N16)는 마스터(100)로 전달될 수 있다. 이 경우, 제1 연결부(10) 내의 인버터(11 내지 17)의 개수에 대응하는 개수의 출력 신호(N11 내지 N16)가 출력될 수 있다. 예를 들어, 복수의 출력 신호(N11 내지 N16)는 도 2에 도시된 바와 같이 6개일 수 있다. 그러나, 이는 예시적인 것으로 출력 신호(N11 내지 N16)의 개수는 6개보다 더 적을 수도 있고(예를 들어, 4개 등), 또는 6개보다 더 많을 수도 있다(예를 들어, 8개나 12개 등). 일 실시예에 의하면, 각각의 출력 신호(N11 내지 N16)는, 대응하는 마스터 인버터(110 내지 160)로 전달될 수 있다. 구체적으로 예를 들어, 6개의 신호(N11 내지 N16)가 출력되는 경우라면, 6개의 마스터 인버터(110 내지 160) 각각에 이들 6개의 출력 신호(N11 내지 N16)가 전달될 수 있다.
일 실시예에 의하면, 제1 연결부(10)는, 도 2에 도시된 바와 같이, 복수의 인버터(11 내지 17)를 포함할 수 있다.
구체적으로, 제1 연결부(10)는 입력 신호(D)를 수신하고 수신한 입력 신호(D)를 변환하여(예를 들어, 반전하여) 출력하는 인버터(11, 이하 제11 인버터)를 포함할 수 있다. 제11 인버터(11)는, 제11 인버터(11)와 직렬로 연결된 다른 적어도 하나의 인버터(15 내지 17, 이하 제15 내지 제17 인버터)로 변환된 신호(예를 들어,
Figure 112019038148222-pat00003
)를 전달할 수 있다.
또한, 제1 연결부(10)는, 입력 신호(D)가 입력되는 적어도 하나의 인버터(12 내지 14, 이하 제12 내지 제14 인버터)를 포함할 수 있다. 이 경우, 제12 내지 제14 인버터(12 내지 14)는, 제11 인버터(11)를 경유하지 않고 데이터 입력부(2)로부터 신호를 전달받을 수 있으며, 이에 따라 제12 내지 제14 인버터(12 내지 14) 각각에 소정의 입력 신호(D)가 입력될 수 있다. 또한, 적어도 하나의 인버터(12 내지 14) 각각에는, 적어도 하나의 인버터(12 내지 14)의 동작을 제어하기 위하여, 클락 신호(CLK) 및 반전된 클락 신호(
Figure 112019038148222-pat00004
) 중 적어도 하나가 입력될 수도 있다. 실시예에 따라서, 제1 연결부(10)는, 도 2에 도시된 바와 같이, 입력 신호(D)가 입력되는 인버터(12 내지 14)를 3개 포함할 수도 있으나, 이는 예시적인 것으로, 제1 연결부(10)에는, 3개 미만의 인버터(12 내지 14)가 마련되어 있을 수도 있고, 또는 3개를 초과(예를 들어, 4개나 5개)하는 인버터(12 내지 14)가 마련되어 있을 수도 있다.
또한, 제1 연결부(10)는, 제11 인버터(11)에서 변환된 신호(일례로 반전된 신호(
Figure 112019038148222-pat00005
))가 입력되는 적어도 하나의 인버터(15 내지 17, 이하 제15 내지 제17 인버터)를 더 포함할 수도 있다. 다시 말해서, 제15 내지 제17 인버터(15 내지 17) 각각에는 입력 신호(D)가 변환(일례로 반전)된 신호(
Figure 112019038148222-pat00006
)가 각각 입력될 수 있다. 상술한 바와 동일하게 제15 내지 제17 인버터(15 내지 17) 각각에는, 제15 내지 제17 인버터(15 내지 17)의 동작을 위하여, 클락 신호(CLK) 및 반전된 클락 신호(
Figure 112019038148222-pat00007
) 중 적어도 하나가 더 입력될 수도 있다. 실시예에 따라서, 제1 연결부(10)는, 제11 인버터(11)에서 변환된 신호를 수신하는 3개의 인버터(15 내지 17)를 포함할 수도 있다. 그러나, 실시예에 따라서, 제1 연결부(10)는 3개 미만의 인버터(15 내지 17)을 포함하는 것도 가능하고, 또는 3개 초과의 인버터(15 내지 17)를 포함하는 것도 가능하다.
제12 내지 제17 인버터(12 내지 17)는 입력된 신호(예를 들어, 입력 신호(D) 또는 변환된 입력 신호(
Figure 112019038148222-pat00008
))를 변환하여 출력할 수 있으며, 예를 들어, 입력된 신호를 반전하여 출력할 수도 있다. 출력된 신호(N11 내지 N16)는 각각 마스터(100)로 전달될 수 있으며, 구체적으로는 각각 대응하는 마스터 인버터(110 내지 160)에 전달될 수 있다.
이에 따라 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)에는 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160)에 입력되는 신호(N12, N14, N16)와 상이한 신호(N11, N13, N15)가 입력되게 된다.
도 3은 마스터의 일 실시예에 대한 블록도이다.
도 3에 도시된 바에 의하면, 마스터(100)는, 적어도 하나의 마스터 인버터(110 내지 160)를 포함할 수 있다. 예를 들어, 마스터(100)는, 6개의 마스터 인버터(즉, 제1 마스터 인버터(110), 제2 마스터 인버터(120), 제3 마스터 인버터(130), 제4 마스터 인버터(140), 제5 마스터 인버터(150) 및 제6 마스터 인버터(160))를 포함할 수도 있다. 물론 실시예에 따라서, 마스터(100)가 6개 미만 또는 6개 초과의 인버터(110 내지 160)를 포함하는 것도 가능하다. 마스터 인버터(110 내지 160)의 개수는 마스터(100)에 입력되는 신호(N11 내지 N16, 예를 들어, 제1 연결부(10)에서 출력되는 신호)의 개수(일례로, 6개 등)에 대응하여 마련된 것일 수 있다.
제1 마스터 인버터 내지 제6 마스터 인버터(110 내지 160) 중 적어도 둘은 상호 전기적으로 연결되어, 전기적 신호를 전달할 수 있도록 마련될 수 있다. 예를 들어, 제1 마스터 인버터(110)는 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160)와 전기적으로 연결되어 있을 수 있다. 또한, 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 각각도, 제1 마스터 인버터(110)와 동일하게, 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160)와 전기적으로 연결되어 있을 수 있다. 다시 말해서, 제2 마스터 인버터(120)는 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)와 전기적으로 연결되고, 제4 마스터 인버터(140) 및 제6 마스터 인버터(160) 역시 각각 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)와 전기적으로 연결되어 있을 수 있다. 이에 따라 각각의 마스터 인버터(110 내지 160)의 동작에 따라서 다른 마스터 인버터(110 내지 160)가 소정의 동작을 수행할 수 있게 된다.
한편, 도면 상에는 도시되어 있지 않으나, 일 실시예에 의하면, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)는 각각 외부로 전기적 신호(S11 내지 S13)을 출력할 수 있도록 마련될 수 있다. 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)에서 출력된 신호(S11 내지 S13)는, 제2 연결부(20)로 전달될 수 있다.
도 4는 제1, 제3 및 제5 마스터 인버터의 일 실시예에 대한 블록도이고, 도 5는 제1, 제3 및 제5 마스터 인버터의 일 실시예에 대한 회로도이다.
도 4 및 도 5에 도시된 바와 같이, 제1 마스터 인버터(110)는, 복수의 트랜지스터(111 내지 113)를 포함할 수 있으며, 여기서 복수의 트랜지스터 중 적어도 하나는 모스펫(금속 산화막 반도체 전계 효과 트랜지스터, MOSFET, metal-oxide-semiconductor field-effect transistor)을 포함할 수 있다. 모스펫(111 내지 113)은, 도 5에 도시된 바와 같이, 적어도 두 개의 n모스펫(nMOSFET, 111, 112) 및 적어도 하나의 p모스펫(pMOSFET, 113)을 포함할 수 있다. 이 경우, p모스펫(113)은, 적어도 두 개의 n모스펫(111, 112) 각각과 직렬로 연결되고, 적어도 두 개의 n모스펫(111, 112)은 상호 병렬로 연결될 수 있다. 도 4 및 도 5에는 제1 마스터 인버터(110)가, 두 개의 n모스펫, 즉 제1 n모스펫(111) 및 제2 n모스펫(112)을 포함하는 일 실시예에 대해 도시되어 있으나, n모스펫(111, 112)의 개수는 이에 한정되는 것은 아니며, 제1 마스터 인버터(110)는, 실시예에 따라서, 셋 또는 그 이상의 n모스펫을 포함할 수도 있다. 또한, 셋 이상의 n모스펫을 포함하는 경우, 셋 이상의 n모스펫 중 적어도 둘 이상은 상호 병렬로 연결되어 있을 수 있으며, 필요에 따라 일부의 n모스펫은 상호 직렬로 연결되어 있는 것도 가능하다.
통상 n모스펫(111, 112)은, p모스펫(113)에 비해 상대적으로 방사선에 민감하다. 즉, n모스펫(111, 112)은 방사선의 영향에 따라 p모스펫(113)에 비해 상대적으로 훼손되기 쉽다. 따라서, 복수의 n모스펫(111, 112)이 상호 병렬로 연결시켜 회로(1)를 구성하게 되면, 어느 하나의 n모스펫, 일례로 제1 모스펫(111)이 훼손되더라도, 신호는 다른 하나의 n모스펫, 일례로 제2 모스펫(112)을 이용하여 전달 및/또는 기록될 수 있기 때문에, 회로(1) 전체의 내방사선 성능을 향상시킬 수 있는 효과를 얻을 수 있게 된다.
p모스펫(113) 및 n모스펫(111, 112)는 각각 서로 상이한 마스터 인버터(120, 140, 160)에 연결되어, 각각의 마스터 인버터(120, 140, 160)에서 인가되는 전압에 따라서 동작할 수 있다.
구체적으로 예를 들어, p모스펫(113)의 게이트(113g)는 제6 마스터 인버터(160)와 연결되어 있을 수 있으며, 이에 따라 p모스펫(113)은, 제6 마스터 인버터(160)에서 인가되는 전기적 신호(전압, 도 6의 V6)의 수신에 따라 동작하여 턴 온 되거나 또는 턴 오프 될 수 있다. 또한, 어느 하나의 n모스펫, 일례로 제1 모스펫(111)은, 게이트(111g)가 제4 마스터 인버터(140)와 연결되어 있어, 제4 마스터 인버터(140)에서 인가되는 전기적 신호(V4)의 수신에 응하여 턴 온 동작을 수행하거나 또는 턴 오프 동작을 수행할 수 있다. 마찬가지로 다른 하나의 n모스펫, 일례로 제2 모스펫(112)은, 제2 모스펫(112)의 게이트(121g)가 제2 마스터 인버터(120)와 전기적으로 연결되어, 제2 마스터 인버터(120)로부터 게이트(121g)에 인가되는 전기적 신호(V2)에 응하여 동작하도록 마련될 수 있다.
한편, p모스펫(113) 및 n모스펫(111, 112) 사이를 연결하는 도선이나 회로 라인 등에는 적어도 하나의 분기(119a, 119b, 119c)가 마련되어 있을 수 있다. 마련된 분기(119a, 119b, 119c)의 개수는 마스터 인버터(110 내지 160)의 개수에 따라서 결정될 수 있다. 예를 들어, 분기(119a, 119b, 119c)의 개수는, 대략 마스터 인버터(110 내지 160)의 개수의 절반일 수 있다. 도 4 및 도 5에 도시된 바와 같이, 3개의 분기(119a, 119b, 119c)가 형성된 경우, 각각의 분기(119a, 119b, 119c)는 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160)와 각각 전기적으로 연결될 수 있다. 이에 따라 p모스펫(113) 및 n모스펫(111, 112) 사이의 소정의 전압(V1)은, 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160) 각각에 인가될 수 있으며, 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및/또는 제6 마스터 인버터(160)는 제1 마스터 인버터(110)의 전압(V1)에 의하여 동작할 수 있게 된다.
제1 마스터 인버터(110)와 동일하게, 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 역시 복수의 트랜지스터(131 내지 133, 151 내지 153)를 포함할 수 있으며, 복수의 트랜지스터 중 적어도 하나는 모스펫일 수 있다. 모스펫(131 내지 133, 151 내지 153)은, 적어도 두 개의 n모스펫(제3 마스터 인버터(130)의 131, 132 또는 제5 마스터 인버터(150)의 151, 152) 및 적어도 하나의 p모스펫(제3 마스터 인버터(130)의 133 또는 제5 마스터 인버터(150)의 153)을 포함할 수 있다. p모스펫(133 또는 153)은, 적어도 두 개의 n모스펫(131, 132 또는 151, 152) 각각과 직렬로 연결되고, 적어도 두 개의 n모스펫(131, 132 또는 151, 152)은 상호 병렬로 연결되어 있을 수 있다. 상술한 바와 같이, 제3 마스터 인버터(130) 또는 제5 마스터 인버터(150)의 n모스펫(131, 132 또는 151, 152)은 두 개일 수도 있고, 또는 실시예에 따라서, 셋 또는 그 이상일 수도 있다.
한편, 제3 마스터 인버터(130)의 p모스펫(133) 및 n모스펫(131, 133)는 서로 상이한 마스터 인버터(120, 140, 160)과 연결될 수 있다. 예를 들어, p모스펫(133)은, 제2 마스터 인버터(120)와 전기적으로 연결되고, 제3 마스터 인버터(130)의 어느 하나의 n모스펫, 일례로 제1 n모스펫(131)은 제6 마스터 인버터(160)와 연결되며, 다른 하나의 n모스펫, 일례로 제2 n모스펫(132)은 제4 마스터 인버터(140)와 연결되어 있을 수 있다. 이들 마스터 인버터(120, 160, 140)로부터의 전압은 각각의 모스펫(133, 131, 132)의 게이트(미도시)에 인가되고, 이에 따라 각각의 모스펫(133, 131, 132)은 턴 온 되거나 또는 턴 오프 될 수 있다.
마찬가지로 제5 마스터 인버터(150)의 p모스펫(153)은, 제4 마스터 인버터(140)와 전기적으로 연결되고, 제5 마스터 인버터(150)의 어느 하나의 n모스펫, 일례로 제1 모스펫(151)은 제2 마스터 인버터(120)와 전기적으로 연결될 수 있다. 또한, 제5 마스터 인버터(150)의 다른 하나의 n모스펫, 일례로 제2 모스펫(152)은 제6 마스터 인버터(160)와 전기적으로 연결되어 있을 수 있다. 이들 마스터 인버터(140, 160, 120)는 이들 모스펫(153, 151, 152)의 게이트에 전압을 인가하고, 각각의 모스펫(153, 151, 152)은 이에 응하여 소정의 동작을 수행할 수 있다.
상술한 바와 동일하게 제3 마스터 인버터(130) 또는 제5 마스터 인버터(150)의 p모스펫(133 또는 153) 및 n모스펫(131, 132 또는 151, 152) 사이를 연결하는 도선이나 회로 라인 등에는 적어도 하나의 분기(예를 들어, 3개의 분기)가 형성될 수 있다. 각각의 분기는 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160) 각각에 전기적으로 연결되어, p모스펫(133 또는 153) 및 n모스펫(131, 132 또는 151, 152) 사이의 소정의 전압(V3 또는 V5)이 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및 제6 마스터 인버터(160) 각각에 인가되도록 할 수 있다. 이에 따라 제2 마스터 인버터(120), 제4 마스터 인버터(140) 및/또는 제6 마스터 인버터(160)는 제3 마스터 인버터(130)의 전압(V2) 및/또는 제5 마스터 인버터(150)에 의하여 동작하게 될 수 있다.
도 6은 제2, 제4 및 제6 마스터 인버터의 일 실시예에 대한 블록도이고, 도 7은 제2, 제4 및 제6 마스터 인버터의 일 실시예에 대한 회로도이다.
도 6 및 도 7에 도시된 바를 참조하면, 제2 마스터 인버터(120)는, 제2 마스터 인버터(120)의 제1 스위치(124)와, 제1 스위치(124)와 직렬로 연결된 p모스펫(123)과, p모스펫(123)에 각각 직렬로 연결된 적어도 둘의 n모스펫(121, 122)과, 적어도 둘의 N모스펫(121, 122) 각각에 직렬로 연결되는 제2 스위치(125)를 포함할 수 있다. 여기서, 제1 스위치(124), p모스펫(123), 적어도 둘의 n모스펫(121, 122) 및 제2 스위치(125)는 순차적으로 연결될 수 있다. 또한, 적어도 둘의 n모스펫(121, 122)은 상호 병렬로 연결된다.
제1 스위치(124)는, 소정의 변환된 클락 신호(일례로, 반전된 클락 신호(
Figure 112019038148222-pat00009
)를 수신하고, 반전된 클락 신호(
Figure 112019038148222-pat00010
)에 대응하여 턴 온 되거나 또는 턴 오프 될 수 있다. 구체적으로 예를 들어, 제1 스위치(124)는 p모스펫을 이용하여 구현될 수 있으며, 이 경우, p모스펫(124)의 게이트(124g)는 반전된 클락 신호(
Figure 112019038148222-pat00011
)를 출력하는 다른 부품(예를 들어, 제1 인버터(30))와 전기적으로 연결되고, 반전된 클락 신호(
Figure 112019038148222-pat00012
)를 수신하고, 반전된 클락 신호(
Figure 112019038148222-pat00013
)의 수신에 대응하여 동작하게 된다. 실시예에 따라서, 제1 스위치(124)는 n모스펫을 이용하여 구현하는 것도 가능하다.
p모스펫(123)은 제1 스위치(124)와 직렬로 연결될 수 있다. 또한, p모스펫(123)의 게이트(123g)는 제1 마스터인버터(110)에 연결되고, 제1 마스터 인버터(110)에서 전달되는 신호에 따라서 동작하게 된다. 구체적으로는 도 4 및 도 5에 도시된 바와 같이, 제1 마스터 인버터(110)의 p모스펫(113)과 n모스펫(111, 112) 사이에서 분기된 회로(119a 내지 119c 중 적어도 하나)는, 제2 마스터 인버터(120)의 p모스펫(123)의 게이트(123g)에 직접 또는 간접적으로 연결되어 있을 수 있으며, 제1 마스터 인버터(110)에서 생성된 전압(V1)이 p모스펫(123)의 게이트(123g)에 인가되면, 이에 응하여 p모스펫(123)은 턴 온 되거나 또는 턴 오프 된다.
상호 병렬로 연결된 적어도 두 개의 n모스펫(121, 122)은, p모스펫(123)에 각각 직렬로 연결되어 마련된다. 또한, 적어도 두 개의 n모스펫(121, 122)은, 각각의 게이트(121g, 122g)가 제5 마스터 인버터(150) 및 제3 마스터 인버터(130) 각각에 전기적으로 연결되어 있으며, 이에 따라 적어도 둘의 n모스펫(121, 122) 각각은 제5 마스터 인버터(150) 및 제3 마스터 인버터(130)의 전압(V5, V3)의 인가 여부에 따라 동작하게 된다. 도 6 및 도 7에는 제2 마스터 인버터(120)가, 두 개의 n모스펫(121, 122)을 포함하는 실시예에 대해 도시되어 있으나, n모스펫(121, 122)의 개수는 이에 한정되는 것은 아니다. 설계자의 선택에 따라서, n모스펫은 셋 이상 마련되는 것도 가능하다. 셋 이상의 n모스펫이 마련된 경우, 적어도 둘 이상의 n모스펫은 상호 병렬로 연결되어 있을 수 있으며, 또한 필요에 따라 일부의 n모스펫은 상호 직렬로 연결되어 있을 수도 있다.
p모스펫(123) 및 n모스펫(121, 122) 사이에는 적어도 하나의 분기(129a 내지 129c)가 마련될 수 있다. 적어도 하나의 분기(129a 내지 129c)는 각각 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)에 전기적으로 연결되어 전압(V2)을 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 각각에 인가할 수 있다. 적어도 하나의 분기(129a 내지 129c)는, 각각이 서로 상이한 마스터 인버터(110, 130, 150)에 연결되도록 설계될 수 있다. 즉, 각각의 분기(129a 내지 129c)는 동일한 마스터 인버터(110, 130, 150)에 연결되지 않도록 마련될 수 있다. 적어도 하나의 분기(129a 내지 129c) 중 어느 하나의 분기(129a)는, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 중 어느 하나의 p모스펫(113, 133, 153)에 연결되고, 다른 하나의 분기(129b)는, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 중 다른 하나의 제1 n모스펫(111, 131, 151)에 연결되며, 또 다른 하나의 분기(129c)는, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 중 또 다른 하나의 제2 n모스펫(112, 132, 152)에 연결될 수 있다. 이에 따라, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 각각의 p모스펫(113, 133, 153) 및 n모스펫(111, 112, 131, 132, 151, 152) 중 적어도 하나는, 인가된 전압(V2)에 따라 동작 가능하게 된다. 예를 들어, 도 4에 도시된 바와 같이, 제1 마스터 인버터(110)의 제2 n모스펫(112), 제3 마스터 인버터(130)의 p모스펫(133) 및 제5 마스터 인버터(150)의 제1 n모스펫(151)은, 제2 마스터 인버터(120)의 전압(V2)에 의해 동작하게 된다.
제2 스위치(125)는 적어도 둘의 n모스펫(121, 122) 각각과 직렬로 연결되어 있으며, 외부에서 전달된 클락 신호(CLK)를 수신하고, 클락 신호(CLK)의 수신에 대응하여 동작할 수 있다. 구체적으로 예를 들어, 제2 스위치(125)는 n모스펫을 이용하여 구현될 수 있다. n모스펫(125)의 게이트(125g)는 클락 신호 출력부(3)와 전기적으로 연결되어, 클락 신호 출력부(3)로부터 클락 신호(CLK)를 수신하고, 수신한 클락 신호(CLK)에 따라서 턴 온 되거나 또는 턴 오프 될 수 있다. 실시예에 따라서, 제2 스위치(125)는 p모스펫으로 구현될 수 있다.
제2 마스터 인버터(120)와 동일하게, 제4 마스터 인버터(140) 또는 제6 마스터 인버터(160) 각각은, 도 6에 도시된 바와 같이, 제1 스위치(144 또는 164)와, 제1 스위치(144 또는 164)와 직렬로 연결된 p모스펫(143 또는 163)과, p모스펫(143 또는 163)에 직렬로 각각 연결되고 상호 병렬로 연결된 적어도 두 개의 n모스펫(141, 142 또는 161, 162)과, 적어도 두 개의 N모스펫(141, 142 또는 161, 162) 각각에 직렬로 연결되는 제2 스위치(145 또는 165)를 포함할 수 있다. 이 경우, 제1 스위치(144 또는 164), p모스펫(143 또는 163), 적어도 둘의 n모스펫(141, 142 또는 161, 162) 및 제2 스위치(145 또는 165)는 순차적으로 연결되어 마련된다.
동일하게 제4 마스터 인버터(140) 또는 제6 마스터 인버터(160) 각각의 제1 스위치(144 또는 164)는 변환된 클락 신호(
Figure 112019038148222-pat00014
)를 수신하고 이에 대응하여 동작하며, 제4 마스터 인버터(140) 또는 제6 마스터 인버터(160) 각각의 제2 스위치(145, 165)는 클락 신호(CLK)를 수신하고 이에 대응하여 동작한다.
제4 마스터 인버터(140) 또는 제6 마스터 인버터(160) 각각의 p모스펫(143, 163)과, 제1 n모스펫(141, 161)과 제2 n모스펫(142, 162)는 서로 상이한 마스터 인버터(110, 130, 150)으로부터 전기적 신호를 수신하고, 이에 따라 동작할 수 있다.
예를 들어, 제4 마스터 인버터(140)의 p모스펫(143)은 제3 마스터 인버터(130)에서 전달되는 전기적 신호(V3)에 따라 동작하여 턴 온 되거나 또는 턴 오프 될 수 있다. 제4 마스터 인버터(140)의 n모스펫(141, 142) 중 제1 n모스펫(141)은, 제1 마스터 인버터(110)에 연결되어 제1 마스터 인버터(110)에서 인가되는 전기적 신호(V1)에 따라 동작하고, 제2 n모스펫(142)은, 제5 마스터 인버터(150)에서 인가되는 전기적 신호(V5)에 따라 동작할 수 있다.
마찬가지로 제6 마스터 인버터(160)의 p모스펫(163)은 제5 마스터 인버터(150)에서 전달되는 전기적 신호(V5)에 따라 동작하고, 제6 마스터 인버터(160)의 제1 n모스펫(161)은, 제3 마스터 인버터(130)에 연결되어 제3 마스터 인버터(130)에서 인가되는 전기적 신호(V3)에 따라 동작하며, 제2 n모스펫(162)은, 제1 마스터 인버터(110)에서 인가되는 전기적 신호(V1)에 따라 동작하도록 설계될 수 있다.
또한, 각각의 p모스펫(143 또는 163) 및 n모스펫(141, 142 또는 161, 162) 사이에는 적어도 하나의 분기가 마련될 수 있으며, 이들 분기는 각각 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)에 전기적으로 연결되어 소정 전압(V4, V6)의 전기적 신호를 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및 제5 마스터 인버터(150) 각각에 인가하게 된다. 이 경우, 각각의 분기는 서로 상이한 마스터 인버터(110, 130, 150)에 연결될 수 있다. 따라서, 제1 마스터 인버터(110)의 p모스펫(113) 및 n모스펫(111, 112) 중 어느 하나, 제3 마스터 인버터(130)의 p모스펫(133) 및 n모스펫(131, 132) 중 어느 하나 및/또는 제5 마스터 인버터(150)의 p모스펫(153) 및 n모스펫(151, 152) 중 어느 하나는, 인가된 소정의 전압(V4, V6)에 따라 동작할 수 있게 된다.
도 8은 마스터의 일 실시예에 대한 회로도이다.
상술한 바와 같이 각각의 마스터 인버터(110 내지 160)는, p모스펫(113 내지 163)과 적어도 둘의 병렬로 연결된 n모스펫(111, 112, 121, 122, 131, 132, 141, 142, 151, 152, 161, 162)을 포함할 수 있다. 이 경우, 마스터(100)는, 도 8에 도시된 바와 같이, 각각의 마스터 인버터(110 내지 160)의 p모스펫(113 내지 163) 및 n모스펫(111, 112, 121, 122, 131, 132, 141, 142, 151, 152, 161, 162)이 다른 마스터 인버터(110 내지 160)와 전기적으로 연결된 회로 구조를 가지게 된다.
상세하게 예를 들어, 제1 마스터 인버터(110)의 n모스펫(111, 112)은 각각 제2 마스터 인버터(120) 및 제4 마스터 인버터(140)에 연결되고, 제1 마스터 인버터(110)의 p모스펫(113)은 제6 마스터 인버터(160)에 연결될 수 있다. 제2 마스터 인버터(120)의 n모스펫(121, 122)은 각각 제3 마스터 인버터(130) 및 제5 마스터 인버터(150)에 연결되고, 제2 마스터 인버터(120)의 p모스펫(123)은 제1 마스터 인버터(110)에 연결될 수 있으며, 제3 마스터 인버터(130)의 n모스펫(131, 132)은 각각 제4 마스터 인버터(140) 및 제6 마스터 인버터(160)에 연결되고, 제3 마스터 인버터(130)의 p모스펫(133)은 제2 마스터 인버터(120)에 연결될 수 있다. 제4 마스터 인버터(140)의 n모스펫(141, 142)은 각각 제5 마스터 인버터(150) 및 제1 마스터 인버터(110)에 연결되고, 제4 마스터 인버터(140)의 p모스펫(143)은 제3 마스터 인버터(130)에 연결될 수 있다. 또한, 제5 마스터 인버터(150)의 n모스펫(151, 152)은 각각 제6 마스터 인버터(160) 및 제2 마스터 인버터(120)에 연결되고, 제5 마스터 인버터(150)의 p모스펫(153)은 제4 마스터 인버터(140)에 연결될 수 있다. 마지막으로 제6 마스터 인버터(160)의 n모스펫(161, 162)은 각각 제1 마스터 인버터(110) 및 제3 마스터 인버터(130)에 연결되고, 제6 마스터 인버터(160)의 p모스펫(163)은 제5 마스터 인버터(150)에 연결될 수 있다. 이에 따라 각각의 p모스펫(113 내지 163) 및 n모스펫(111, 112, 121, 122, 131, 132, 141, 142, 151, 152, 161, 162)은, 상호 유기적으로 동작할 수 있게 된다.
한편, 제2 마스터 인버터 내지 제6 마스터 인버터(120, 140, 160)의 적어도 하나의 스위치(124, 125, 144, 145, 164, 165)는, 상술한 바와 같이, 각각 클락 신호 출력부(3) 또는 제1 인버터(30)에 연결되어 클락 신호(CLK) 또는 변환된 클락 신호(
Figure 112019038148222-pat00015
)로 연결되어 마련된다.
도 8에는 도시되어 있지 않으나, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및/또는 제5 마스터 인버터(150)에는 신호(S11 내지 S13 또는 N21 내지 N26)를 외부로 출력하기 위한 별도의 분기(도선 또는 회로 등)가 더 형성되어 있을 수 있다. 이를 통해서 마스터(100)는 소정의 신호(S11 내지 S13 또는 N21 내지 N26)를 제2 연결부(20) 또는 슬레이브(200)로 전달할 수 있게 된다.
도 9는 제2 연결부의 일 실시예에 대한 블록도이다.
도 1 및 도 9에 도시된 바를 참조하면, 제2 연결부(20)는, 마스터(100)로부터 입력 신호(S11 내지 S13)를 수신하고, 이를 기반으로 복수의 출력 신호(N21 내지 N26)를 생성 및 출력할 수 있다. 필요에 따라서, 제2 연결부(20)는 클락 신호 출력부(3)로부터 클락 신호(CLK)를 더 수신할 수도 있다.
일 실시예에 의하면, 제2 연결부(20)는, 마스터(100)에서 전달되는 신호(S11 내지 S13)를 수신하고 수신한 신호(S11 내지 S13)를 처리하는 적어도 하나의 인버터(21 내지 27)를 포함할 수 있다. 이 경우, 제2 연결부(20)는 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및/또는 제5 마스터 인버터(150)와 전기적으로 연결되어, 제1 마스터 인버터(110), 제3 마스터 인버터(130) 및/또는 제5 마스터 인버터(150)로부터 신호(S11 내지 S13)를 수신할 수도 있다. 적어도 하나의 인버터(21 내지 27)에 의해 처리된 신호(N21 내지 N26)는, 슬레이브(200)로 전달될 수 있다.
일 실시예에 의하면, 제2 연결부(20)는, 입력된 신호(예를 들어, 제5 마스터 인버터(150)에서 전달된 신호(S13))를 변환하는 인버터(21, 이하 제21 인버터)를 포함할 수 있다. 제21 인버터(21)에서 출력된 신호는, 제21 인버터(11)와 직렬로 연결된 다른 적어도 하나의 인버터(25 내지 27, 이하 제25 내지 제27 인버터)로 전달될 수 있다.
제2 연결부(20)는, 소정의 마스터 인버터, 예를 들어, 제3 인버터(130)로부터 전달된 신호(S12)를 수신하는 적어도 하나의 인버터(22, 23, 이하 제22 인버터 및 제23 인버터)를 더 포함할 수 있다. 이 경우, 제22 인버터(22) 및 제23 인버터(23)는, 제21 인버터(21)에 의해 변환되지 않은 신호(S12)를 수신하고, 수신한 신호(S12)를 변환하여 변환 신호(N21, N22)를 획득할 수 있다. 획득한 변환 신호(N21, N22)는, 도선이나 회로 라인 등을 통해 슬레이브(200)로 전달될 수 있으며, 보다 상세하게는 슬레이브(200) 내의 대응하는 인버터(220, 240, 260)로 전달될 수 있다. 예를 들어, 제22 인버터(22)의 출력 신호(N21)는 제2 슬레이브 인버터(220)로 전달되고, 제23 인버터(23)의 출력 신호(N22)는 제4 슬레이브 인버터(240)로 전달될 수 있다.
제2 연결부(20)는, 소정의 마스터 인버터, 일례로 제1 마스터 인버터(100)로부터 전달된 신호(S11)를 수신하는 적어도 하나의 인버터(24, 이하 제24 인버터)를 더 포함할 수도 있다. 제24 인버터(24) 역시 제21 인버터(21)에 의해 변환되지 않은 신호(S11)를 획득하여 변환하게 마련된다. 제24 인버터(24)는, 슬레이브(200)의 소정의 인버터, 예를 들어 제6 슬레이브 인버터(260)와 전기적으로 연결되어, 변환한 신호(N23)를 슬레이브(200)의 소정의 인버터, 일례로 제6 슬레이브 인버터(260)로 전달할 수 있다.
제2 연결부(20)는, 제21 인버터(21)로부터 변환된 신호를 수신하는 적어도 하나의 인버터, 즉 제25 내지 제27 인버터(25 내지 27)를 포함할 수 있다. 제25 내지 제27 인버터(25 내지 27)는 제21 인버터(21)로부터 변환된 신호를 수신하고, 수신한 신호를 변환하여 출력할 수 있다. 이 경우, 제25 내지 제27 인버터(25 내지 27) 각각은, 슬레이브(200) 내의 소정의 슬레이브 인버터(210, 230, 250)에 출력 신호를 전송할 수 있다. 예를 들어, 제25 인버터(25)의 출력 신호(N24)는 제1 슬레이브 인버터(220)로 전달되고, 제26 인버터(26)의 출력 신호(N25)는 제3 슬레이브 인버터(230)로 전달되며, 제24 인버터(27)의 출력 신호(N26)는 제5 슬레이브 인버터(250)로 전달될 수 있다.
적어도 하나의 인버터, 예를 들어 제21 인버터 내지 제27 인버터(21 내지 27) 각각에는, 적어도 하나의 인버터(22 내지 27)의 동작을 위해 클락 신호(CLK) 및 반전된 클락 신호(
Figure 112019038148222-pat00016
) 중 적어도 하나가 입력될 수도 있다.
실시예에 따라서, 제2 연결부(10)는, 제21 인버터(21)와 연결되지 않은 3개의 인버터(22 내지 24)를 포함하고 및/또는 제21 인버터(21)와 연결된 3개의 인버터(25 내지 27)를 포함할 수 있으나, 이는 예시적인 것으로, 제2 연결부(10)는, 제21 인버터(21)와 연결되지 않은 3개 초과 또는 3개 미만의 인버터(22 내지 24)를 포함할 수도 있고, 및/또는 제21 인버터(21)와 연결된 3개 초과 또는 3개 미만의 인버터(25 내지 27)를 포함할 수도 있다.
도 10은 슬레이브의 일 실시예에 대한 블록도다.
도 10에 도시된 바에 의하면, 슬레이브(200)는, 적어도 하나의 슬레이브 인버터(210 내지 260, 이하 제1 슬레이브 인버터 내지 제6 슬레이브 인버터)를 포함할 수 있다. 이 경우, 슬레이브(200)에 포함되는 슬레이브 인버터(210 내지 260)의 개수는 6개일 수도 있으나, 슬레이브 인버터(210 내지 260)의 개수는, 이에 한정되는 것은 아니며, 6개 미만 또는 6개 초과의 슬레이브 인버터(210 내지 260)가 마련될 수도 있다. 또한, 슬레이브 인버터(210 내지 260)의 개수는, 상술한 바와 동일하게, 제2 연결부(20)에서 출력되는 신호(N21 내지 N26, 즉, 슬레이브(200)에 입력되는 신호)의 개수에 대응할 수도 있다.
제1 슬레이브 인버터 내지 제6 슬레이브 인버터(210 내지 260) 중 적어도 둘은 상호 전기적으로 연결된 것일 수 있다. 구체적으로 예를 들어, 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(150)는, 각각 제2 슬레이브 인버터(220), 제4 슬레이브 인버터(240) 및 제6 슬레이브 인버터(260)와 전기적으로 연결되어 있을 수 있다. 이에 따라 제2 슬레이브 인버터(220), 제4 슬레이브 인버터(240) 및 제6 슬레이브 인버터(260)도 각각 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250)와 전기적으로 연결될 수 있다. 이와 같은 연결에 의해서, 각각의 슬레이브 인버터(210 내지 260)는, 다른 슬레이브 인버터(210 내지 260)의 동작에 대응하여 동작하게 된다.
도 10에는 도시되어 있지 않으나, 외부 도선 또는 회로 라인과 연결되어 있을 수 있다. 보다 상세하게 제1 슬레이브 인버터(210)는, 도 1에 도시된 바와 같이, 직접 또는 간접적으로 출력부(4) 또는 제2 인버터(40)와의 전기적 연결을 가질 수도 있다. 이에 따라, 제1 슬레이브 인버터(210)의 전기적 신호는 외부로 출력될 수 있게 된다.
도 11은 제1, 제3 및 제5 슬레이브 인버터의 일 실시예에 대한 블록도이고, 도 12는 제1, 제3 및 제5 슬레이브 인버터의 일 실시예에 대한 회로도이다.
도 11 및 도 12에 도시된 바와 같이, 제1 슬레이브 인버터(210)는, 복수의 트랜지스터(211 내지 213)를 포함할 수 있다. 복수의 트랜지스터(211 내지 213) 중 적어도 하나는 모스펫을 이용하여 구현될 수 있으며, 예를 들어, 적어도 두 개의 n모스펫(211, 212) 및 적어도 하나의 p모스펫(213)을 이용하여 구현될 수 있다. 마스터(100)의 경우와 동일하게, 적어도 두 개의 n모스펫(211, 212)은 각각 p모스펫(213)과 직렬로 연결되고, 상호 간에는 병렬로 연결될 수 있다. 실시예에 따라서, n모스펫(211, 212)의 개수는 셋 이상일 수도 있으며, 이 경우, 셋 이상의 n모스펫 중 적어도 둘 이상은 상호 병렬로 연결되어 있을 수 있다. 물론, 필요에 따라 일부의 n모스펫은 상호 직렬로 연결되어 있는 것도 가능하다. 상술한 바와 같이, n모스펫(211, 212)은 p모스펫(213)에 비해 상대적으로 방사선에 취약하므로, 복수의 n모스펫(211, 212)의 병렬 구성은 슬레이브 인버터(210), 더 나아가 슬레이브(200) 자체의 내방사선 성능을 향상시키는 장점이 있다.
p모스펫(213) 및 n모스펫(211, 212)는 각각 서로 상이한 슬레이브 인버터(220, 240, 260)에 연결되어, 이들 슬레이브 인버터(220, 240, 260)에서 출력되는 전기적 신호(도 13의 V2, V4, V6)에 의해 동작할 수 있다.
구체적으로 p모스펫(213)은, 소정의 전압(예를 들어, V12)이 인가되는 게이트(213g)를 포함할 수 있다. 게이트(213g)에 인가되는 전압에 따라 p모스펫(213)의 동작이 제어된다. 일 실시예에 의하면, 게이트(213g)는, 제6 슬레이브 인버터(260)와 연결될 수 있으며, 제6 슬레이브 인버터(160)로부터 인가되는 전압(V12)에 의해 턴 온 되거나 또는 턴 오프 될 수 있다.
복수의 n모스펫(211, 212)은 각각 게이트(211g, 212g)를 포함할 수 있다. 여기서, 각각의 n모스펫(211, 212)은 서로 상이한 슬레이브 인버터(240, 220)과 연결되어 있을 수 있다. 예를 들어, 어느 하나의 n모스펫, 즉 제1 모스펫(211)의 게이트(211g)는, 제4 슬레이브 인버터(240)와 연결되고, 다른 하나의 n모스펫, 즉 제2 모스펫(212)의 게이트(221g)는 제2 슬레이브 인버터(220)와 연결될 수 있다. 이에 따라 각각(211, 222)은, 제4 슬레이브 인버터(240) 및 제2 슬레이브 인버터(220) 각각으로부터 각각의 게이트(211g, 221g)에 인가되는 전기적 신호에 응하여 동작하게 된다.
한편, p모스펫(213) 및 n모스펫(211, 212) 사이에는 적어도 하나의 분기(219a, 219b, 219c)가 형성될 수 있다. 분기(219a, 219b, 219c)의 개수는 슬레이브 인버터(210 내지 260)의 개수에 따라 결정될 수 있다. 예를 들어, 분기(219a, 219b, 219c)의 개수는 슬레이브 인버터(210 내지 260)의 개수의 대략 절반 정도로 결정될 수 있다. 제1 슬레이브 인버터(210)가 3개의 분기(219a, 219b, 219c)를 갖는 경우, 각각의 분기(219a, 219b, 219c)는 제2 슬레이브 인버터(220), 제4 슬레이브 인버터(240) 및 제6 슬레이브 인버터(260) 각각과 전기적으로 연결되어 있을 수 있으며, p모스펫(213) 및 n모스펫(211, 212) 사이의 소정의 전압(V7)은, 제2 슬레이브 인버터(120), 제4 슬레이브 인버터(140) 및/또는 제6 슬레이브 인버터(160) 각각에 인가될 수 있다. 이에 따라 제2 슬레이브 인버터(120), 제4 슬레이브 인버터(140) 및/또는 제6 슬레이브 인버터(160)의 동작을 제어할 수 있게 된다.
제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250) 역시 각각 복수의 트랜지스터(231 내지 233, 251 내지 253)를 포함할 수 있다. 이 경우, 제3 슬레이브 인버터(230)의 복수의 트랜지스터는, 적어도 두 개의 n모스펫(231, 232) 및 적어도 하나의 p모스펫(233)을 포함할 수 있으며, 제5 슬레이브 인버터(250)의 복수의 트랜지스터는, 동일하게 적어도 두 개의 n모스펫(251, 252) 및 적어도 하나의 p모스펫(253)을 포함할 수 있다. 각각의 슬레이브 인버터(230, 250)의 p모스펫(233 또는 253)은, 적어도 두 개의 n모스펫(231, 232 또는 251, 252)과 직렬로 연결된다. 또한, 각각의 슬레이브 인버터(230, 250)의 적어도 두 개의 n모스펫(231, 232 또는 251, 252)은 상호 병렬로 연결된다. 제3 슬레이브 인버터(230) 또는 제5 슬레이브 인버터(250) 역시, 실시예에 따라서, 셋 또는 그 이상의 n모스펫(231, 232 또는 251, 252)을 포함할 수도 있다.
제3 슬레이브 인버터(230)의 p모스펫(233) 및 n모스펫(231, 232)은 서로 상이한 슬레이브 인버터(220, 240, 260)에 전기적으로 연결될 수 있으며, 예를 들어, p모스펫(231)은 제2 슬레이브 인버터(220)와 연결되고, 제1 n모스펫(231)은 제6 슬레이브 인버터(260)와 연결되며, 제2 모스펫(232)은 제4 슬레이브 인버터(240)와 연결될 수 있다. 이에 따라, 각각의 모스펫(231 내지 233)는, 이들 슬레이브 인버터(260, 240, 220)로부터의 전달되는 전기적 신호(V12, V10, V8)에 의해 동작하게 된다.
제5 슬레이브 인버터(250)의 경우, 상술한 바와 유사하게, p모스펫(253) 및 n모스펫(251, 252)은 서로 상이한 슬레이브 인버터(220, 240, 260)에 연결될 수 있으며, 구체적으로 예를 들어, p모스펫(253)은, 제4 슬레이브 인버터(240)와 전기적으로 연결되고, 제1 모스펫(251)은 제2 슬레이브 인버터(220)와 전기적으로 연결되며, 제2 모스펫(252)은 제6 슬레이브 인버터(260)와 전기적으로 연결될 수 있다. 이에 따라 이들 모스펫(251 내지 253)은 각각의 슬레이브 인버터(240, 220, 260)에 의해 동작하게 된다.
또한, 제3 슬레이브 인버터(230) 또는 제5 슬레이브 인버터(250)의 p모스펫(233 또는 253) 및 n모스펫(231, 232 또는 251, 252) 사이에도 적어도 하나의 분기(예를 들어, 3개의 분기)가 형성될 수 있으며, 각각의 분기는 제2 슬레이브 인버터(220), 제4 슬레이브 인버터(240) 및 제6 슬레이브 인버터(260) 각각에 전기적으로 연결된다. 이에 따라, 제2 슬레이브 인버터(220), 제4 슬레이브 인버터(240) 및 제6 슬레이브 인버터(260)는, 제3 슬레이브 인버터(230) 및/또는 제5 슬레이브 인버터(250)의 전압(V9, V11)에 의해 동작하게 된다.
도 13은 제2, 제4 및 제6 슬레이브 인버터의 일 실시예에 대한 블록도이고, 도 14는 제2, 제4 및 제6 슬레이브 인버터의 일 실시예에 대한 회로도이다.
도 13 및 도 14에 도시된 바에 따르면, 제2 슬레이브 인버터(220)는, 제1 스위치(224)와, 제1 스위치(224)와 직렬로 연결된 p모스펫(223)과, p모스펫(223)에 각각 직렬로 연결된 적어도 두 개의 n모스펫(221, 222)과, 적어도 두 개의 N모스펫(221, 222) 각각과 직렬로 연결된 제2 스위치(225)를 포함할 수 있다. 제1 스위치(224), p모스펫(223), n모스펫(221, 222) 및 제2 스위치(225)는 순차적으로 연결될 수 있다. 적어도 두 개의 n모스펫(221, 222)은 상호 병렬로 연결될 수 있다.
제1 스위치(224) 및 제2 스위치(225)는, 제2 마스터 인버터(120)의 경우와 동일하게, 각각 변환된 클락 신호(일례로, 반전된 클락 신호(
Figure 112019038148222-pat00017
) 또는 클락 신호(CLK)를 수신하고, 반전된 클락 신호(
Figure 112019038148222-pat00018
) 또는 클락 신호(CLK)에 따라 턴 온 되거나 또는 턴 오프 될 수 있다. 일 실시예에 의하면, 제1 스위치(224)는 p모스펫을 이용하여 구현되고, 제2 스위치(225)는 n모스펫을 이용하여 구현될 수 있다. 물론, 실시예에 따라서, 제1 스위치(224)를 n모스펫을 이용하여 구현하거나, 제2 스위치(225)를 p모스펫을 이용하여 구현하는 것도 가능하다.
p모스펫(223)은 전기적 신호가 인가되는 게이트(223g)를 포함할 수 있으며, 게이트(223g)는, 일 실시예에 의하면 제1 슬레이브 인버터(210)에 연결될 수 있다. 따라서, p모스펫(223)은, 제1 슬레이브 인버터(210)에서 전달되는 신호에 따라서 동작할 수 있다. 보다 상세하게는 제1 슬레이브 인버터(210)의 p모스펫(213) 및 n모스펫(211, 212) 사이에서 분기된 적어도 하나의 분기 라인(219a 내지 219c 중 적어도 하나)은, 제2 슬레이브 인버터(220)의 p모스펫(223)의 게이트(223g)에 직접 또는 간접적으로 연결될 수 있으며, 제1 슬레이브 인버터(210)의 전압(V7)이 게이트(223g)에 인가되면, 제2 슬레이브 인버터(220)의 p모스펫(223)은 턴 온 또는 턴 오프 될 수 있다.
p모스펫(223)에 각각 직렬로 연결된 적어도 두 개의 n모스펫(221, 222)은, 각각의 전기적 신호가 인가되는 게이트(221g, 222g)를 포함할 수 있다. 일 실시예에 의하면, 제1 n모스펫(221)의 게이트(221g)는, 제5 슬레이브 인버터(250)에 연결되고, 제2 n모스펫(222)의 게이트(222g)는 제3 슬레이브 인버터(230)에 연결되어 있을 수 있다. 이에 따라 각각의 n모스펫(221, 222)은 제5 슬레이브 인버터(250)의 전압(V11) 또는 제3 슬레이브 인버터(230)의 전압(V9)의 인가에 의해 동작하게 된다. 상술한 바와 동일하게, 제2 슬레이브 인버터(220)는, 실시예에 따라서, 셋 이상의 n모스펫(221, 222)을 포함할 수도 있다. 이 경우, 적어도 둘 이상의 n모스펫은 상호 병렬로 연결되어 마련된다. 필요에 따라 일부의 n모스펫은 상호 직렬로 연결되는 것도 가능하다.
또한, 적어도 하나의 분기(229a 내지 229c)가 p모스펫(223) 및 n모스펫(221, 222) 사이에는 형성될 수 있다. 적어도 하나의 분기(229a 내지 229c)는 각각 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250)와 상호 전기적으로 연결되어, 소정의 전압(V8)을 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250) 각각에 인가할 수 있다. 이 경우, 적어도 하나의 분기(229a 내지 229c)는 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250) 중 어느 하나의 p모스펫(213, 233, 253)에 연결되거나, 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250) 중 어느 하나의 제1 n모스펫(211, 231, 251) 또는 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250) 중 어느 하나의 제2 n모스펫(212, 232, 252)에 연결되어 있으며, 이들 p모스펫(213, 233, 253) 및/또는 n모스펫(211, 212, 231, 232, 251, 252)는 제2 슬레이브(220)의 상태에 따라서 동작하게 된다.
상술한 바와 동일하게, 제4 슬레이브 인버터(240) 또는 제6 슬레이브 인버터(260) 각각은, 도 6에 도시된 바와 같이, 제1 스위치(244 또는 264)와, 제1 스위치(244 또는 264)와 직렬로 연결된 p모스펫(243 또는 263)과, p모스펫(243 또는 263)에 직렬로 각각 연결되고 상호 병렬로 연결된 적어도 두 개의 n모스펫(241, 242 또는 261, 262)과, 적어도 두 개의 N모스펫(241, 242 또는 261, 262) 각각에 직렬로 연결되는 제2 스위치(245 또는 265)를 포함할 수 있다.
제4 슬레이브 인버터(240) 또는 제6 슬레이브 인버터(260) 각각의 제1 스위치(244 또는 164)는 변환된 클락 신호(
Figure 112019038148222-pat00019
)를 수신하고 이에 대응하여 동작하며, 제4 슬레이브 인버터(240) 또는 제6 슬레이브 인버터(260) 각각의 제2 스위치(245, 165)는 클락 신호(CLK)를 수신하고 이에 대응하여 동작하도록 마련된 것일 수 있다.
제4 슬레이브 인버터(240) 또는 제6 슬레이브 인버터(260) 각각의 p모스펫(243, 263) 및 n모스펫(241, 242 또는 261, 262)은, 각각 서로 상이한 슬레이브 인버터(210, 230, 250)에서 전달되는 전기적 신호(V7, V9, V11)에 의해 동작할 수 있다.
예를 들어, 제4 슬레이브 인버터(240)의 p모스펫(243)은 제3 슬레이브 인버터(230)와 연결되어 제3 슬레이브 인버터(230)에서 전달되는 전기적 신호(V9)에 따라 동작하고, 제4 슬레이브 인버터(240)의 제1 n모스펫(241)은 제1 슬레이브 인버터(210)에 연결되어 제1 슬레이브 인버터(210)에서 인가되는 전기적 신호(V7)에 따라 동작하며, 제2 n모스펫(242)은 제5 슬레이브 인버터(250)에서 인가되는 전기적 신호(V11)에 따라 동작할 수 있다.
또한, 제6 슬레이브 인버터(260)의 p모스펫(263)은 제5 슬레이브 인버터(250)에서 전달되는 전기적 신호(V11)에 따라 동작하고, 제6 슬레이브 인버터(260)의 제1 n모스펫(261)은, 제3 슬레이브 인버터(230)에 연결되어 제3 슬레이브 인버터(230)에서 인가되는 전기적 신호(V9)에 따라 동작하며, 제2 n모스펫(262)은, 제1 슬레이브 인버터(210)에서 인가되는 전기적 신호(V7)에 따라 동작할 수 있다.
제2 슬레이브 인버터(220)의 경우와 동일하게, 각각의 p모스펫(243 또는 263) 및 n모스펫(241, 242 또는 261, 262) 사이에는 적어도 하나의 분기가 마련될 수 있으며, 이들 분기는 각각 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250)에 전기적으로 연결될 수 있다. 이에 따라 제4 슬레이브 인버터(240) 및/또는 제6 슬레이브 인버터(260)에서 생성되는 소정 전압(V10, V12)의 전기적 신호는, 연결된 바에 따라서, 제1 슬레이브 인버터(210), 제3 슬레이브 인버터(230) 및/또는 제5 슬레이브 인버터(250)에 인가된다. 보다 상세하게는 이들 분기는, 서로 상이한 슬레이브 인버터(210, 230, 250) 각각에 연결되되, 어느 하나의 분기는 복수의 슬레이브 인버터(210, 230, 250) 중 어느 하나의 p모스펫(213, 233, 253)에 연결되고, 다른 하나의 분기는 복수의 슬레이브 인버터(210, 230, 250) 중 어느 하나의 제1 n모스펫(211, 231, 251)에 연결되며, 또 다른 하나의 분기는 복수의 슬레이브 인버터(210, 230, 250) 중 어느 하나의 제2 n모스펫(222, 232, 252)에 연결될 수 있다.
도 15는 슬레이브의 일 실시예에 대한 회로도이다
도 15에 도시된 바를 참조하면, 각각의 슬레이브 인버터(210 내지 260)는, 다른 슬레이브 인버터(210 내지 260)의 의 p모스펫(213 내지 263) 및 n모스펫(211, 212, 221, 222, 231, 232, 241, 242, 251, 252, 261, 262)과 전기적으로 연결된 회로 구조를 가지게 된다.
예를 들어, 제1 슬레이브 인버터(210)의 n모스펫(211, 212)은 각각 제2 슬레이브 인버터(220) 및 제4 슬레이브 인버터(240)의 분기에 연결되고, 제1 슬레이브 인버터(210)의 p모스펫(213)은 제6 슬레이브 인버터(260)의 분기에 연결될 수 있다. 제2 슬레이브 인버터(220)의 n모스펫(221, 222)은 각각 제3 슬레이브 인버터(230) 및 제5 슬레이브 인버터(250)의 분기에 연결되고, 제2 슬레이브 인버터(220)의 p모스펫(223)은 제1 슬레이브 인버터(210)의 분기에 연결될 수 있다.
제3 슬레이브 인버터(230)의 n모스펫(231, 232), 제4 슬레이브 인버터(240)의 n모스펫(241, 242)은, 각각 제4 슬레이브 인버터(240), 제6 슬레이브 인버터(260), 제5 슬레이브 인버터(250) 및 제1 슬레이브 인버터(210)에 연결될 수 있고, 또한 제5 슬레이브 인버터(250)의 n모스펫(251, 252) 및 제6 슬레이브 인버터(260)의 n모스펫(261, 262)은, 각각 제6 슬레이브 인버터(260), 제2 슬레이브 인버터(220), 제1 슬레이브 인버터(210) 및 제3 슬레이브 인버터(230)에 연결될 수 있다. 또한, 제3 슬레이브 인버터(230)의 p모스펫(233), 제4 슬레이브 인버터(240)의 p모스펫(243), 제5 슬레이브 인버터(250)의 p모스펫(253) 및 제6 슬레이브 인버터(260)의 p모스펫(263) 각각은, 제2 슬레이브 인버터(220), 제3 슬레이브 인버터(230), 제4 슬레이브 인버터(240) 및 제5 슬레이브 인버터(250)에 연결될 수 있다. 이에 따라 각각의 p모스펫(213 내지 263) 및 n모스펫(211, 212, 221, 222, 231, 232, 241, 242, 251, 252, 261, 262)은, 다른 인버터(210 내지 260)의 상태에 따라서 소정의 동작을 수행하게 된다.
또한, 상술한 바와 같이, 제2 슬레이브 인버터(220), 제4 슬레이브 인버터(240) 및 제6 슬레이브 인버터(260)의 제1 및 제2 스위치(224, 225, 244, 245, 264, 265)는, 각각 클락 신호 출력부(3)로부터 클락 신호(CLK)를 수신하거나 또는 제1 인버터(30)로부터 변환된 클락 신호(
Figure 112019038148222-pat00020
)를 수신하고 이에 응하여 동작할 수 있다.
일 실시예에 의하면, 제1 슬레이브 인버터(210)에는 신호를 외부로 출력하기 위한 별도의 분기선(미도시) 등이 더 형성되어 있을 수 있다. 슬레이브(200)는 별도의 분기선을 통해 제2 인버터(40) 및/또는 출력부(4)로 신호를 출력할 수 있으며, 이에 따라 최종적인 신호(Q)가 획득될 수 있게 된다.
이하 상술한 바에 따른 내방사선 플립-플롭 회로(1)를 다른 플립-플롭 회로(일례로 다이스 기반 플립-플롭 회로)와 비교하여, 내방사선 플립-플롭 회로(1)의 향상된 성능에 대해 설명하도록 한다.
도 16은 다이스 기반 플립-플롭 회로의 일례를 도시한 도면이고, 도 17은 다이스 기반 플립-플롭 회로의 동작의 일례를 설명하기 위한 도표이다. 도 18은 내방사선 플립-플롭 회로의 동작의 일례를 설명하기 위한 도표이다. 도 17에서 i1 내지 i4는 노드를 나타낸다. 도 18의 A 내지 F는 순차적으로 마스터(100)의 각각의 마스터 인버터(110 내지 160)를 의미한다. 물론, 도 18의 A 내지 F는 순차적으로 슬레이브(200)의 각각의 슬레이브 인버터(210 내지 260)로 해석되는 것도 가능하다. 도 17 및 도 18의 초기 시점, 제1 시점, 제2 시점, 제3 시점 및 최종 시점은, 시간의 흐름에 따른 각각의 시점을 나타낸다.
다이스 기반 플립-플롭(DICE based flip-flop, Dual Interlocked Cell based flip-flop) 회로(99)는, 도 16에 도시된 바와 같이, 네 개의 입력단(i1 내지 i4)와, 4개의 노드(O1 내지 O4)를 갖는다. 각각의 노드(O1 내지 O4)는, p모스펫(p1 내지 p4)과 이에 대응하는 n모스펫(n1 내지 n4)을 구비한다. 즉, 다이스 기반 플립-플롭 회로(99) 전체적으로는 4개의 p모스펫(p1 내지 p4) 및 4개의 n모스펫(n1 내지 n4)를 갖는다. 각각의 노드(O1 내지 O4) 내에서 p모스펫(p1 내지 p4)은 어느 하나의 대응하는 n모스펫(n1 내지 n4)과 병렬로 연결된다. 각각의 노드(O1 내지 O4)는 상호 루프 형태로 연결되며, 입력단(i1 내지 i4)은, 어느 하나의 노드(O1 내지 O4) 및 다른 하나의 노드(O1 내지 O4) 사이에 형성된다. 다이스 기반 플립-플롭 회로(99)에서, 어느 하나의 노드(O1)의 n모스펫(n1)은 일 방향에 연결된 노드(O2)에 의해 제어되고, 어느 하나의 노드(O1)의 p모스펫(p1)은 일 방향에 대향하는 방향에 연결된 노드(O4)에 의해 제어된다.
이와 같은 구조의 다이스 기반 플립-플롭 회로(99)에 외부로부터 일정 선량 이상의 방사선이 제공되면, 다이스 기반 플립-플롭 회로(99)의 동작에 문제가 발생하게 된다. 예를 들어, 만약 다이스 기반 플립-플롭 회로(99)의 제3 노드(O3) 및/또는 제4 노드(O4)가 방사선에 노출되었다면, 제2 노드(O2)는 플로팅(floating) 되고, 제3 노드(O3)는 방사선에 의해 문제가 발생하는 상태(이하, 파이팅(fighting) 상태)가 된다.
구체적으로, 도 17에 도시된 바와 같이, 초기 시점에서 제1 노드(O1) 및 제3 노드(O3)에 1의 값이 기록되어 있고(예를 들어, 전기적 신호가 입력된 상태), 제2 노드(i2) 및 제4 노드(i4)에 0의 값이 기록되어 있는 상태(예를 들어, 신호가 미입력된 상태)에서, 제3 노드(O3)가 방사선에 노출되면, 제1 노드(O1)는 시간의 경과에 따라서 전기적 신호가 점차로 변경되어 최종적으로는 0의 값을 기록하게 된다. 제2 노드(O2)는, 제1 시점에서는 플로팅 상태가 된다. 이 경우, n모스펫(n2) 및 p모스펫(p2)은 턴 오프 상태를 유지한다. 제2 시점에서도 제2 노드(O2)는 플로팅 상태를 유지하고, 제3 시점이 되면 약한 1의 값을 가지게 된다. 최종적으론 1의 값을 기록하게 된다. 제3 노드(O3)의 경우, 방사선의 입사에 따라서 파이팅 상태가 된다. 이 경우, p모스펫(p3)은 여전히 턴 온 상태를 유지한다. 제2 시점에서는 p모스펫(p3)의 게이트가 플로팅 되어 p모스펫(p3)은 턴 오프가 되고, 최종적으로는 0으로 그 값이 변경된다. 또한, 제4 노드(O4)는, 제1 시점 및 제2 시점에서 파이팅 상태가 된 후(이 때 n모스펫(n4) 및 p모스펫(p4)은 턴 온 상태를 갖는다), 제3 시점에서 약한 1의 값을 가지게 된다. 최종적으론 제4 노드(O4)는 1의 값을 기록하게 된다. 결국, 각각의 노드(O1 내지 O4)는, 방사선 노출 전과 상이한 값을 가지게 되며, 이는 데이터의 저장의 불안정성을 유발하게 된다.
반대로 도 18에 도시된 바를 참조하면, 상술한 내방사선 플립-플롭 회로(1)의 경우, 초기 시점에서는 제1 마스터 인버터(110, A), 제3 마스터 인버터(130, C) 및 제5 마스터 인버터(150, E)는 1의 값을 저장하고, 제2 마스터 인버터(120, B), 제4 마스터 인버터(140, D) 및 제6 마스터 인버터(160, F)는 0의 값을 저장하도록 설정될 수 있다.
만약 내방사선 플립-플롭 회로(1)에 방사선이 입사되어, 제3 마스터 인버터(130) 및 제4 마스터 인버터(140)가 방사선에 노출된 경우라면, 제1 마스터 인버터(110)는 제1 시점 및 제2 시점에서는 1의 값을 유지하나 최종적으로는 0의 값으로 변경될 수 있다.
한편, 제2 마스터 인버터(120)는 두 개의 n모스펫(121, 122)를 가지고 있고, 하나는 제3 마스터 인버터(130)에 의해 제어되고 다른 하나는 제5 마스터 인버터(150)에 의해 제어되므로, 제2 마스터 인버터(120)는 제3 마스터 인버터(130)가 방사선에 노출되었음에도 불구하고 플로팅 되지 않는다. 왜냐하면, 제2 마스터 인버터(120)의 두 개의 n모스펫(121, 122) 중 적어도 하나의 n모스펫(121 또는 122)은 여전히 온 상태를 유지할 수 있기 때문이다. 따라서, 제2 마스터 인버터(120)는, 최종 시점에서도 0의 값을 유지하게 된다.
제3 마스터 인버터(130)는, 방사선의 입사에 따라서 파이팅 상태가 된다. 그러나, 제3 마스터 인버터(130)의 p모스펫(133)은, 제1 시점에서 계속 온 상태를 유지하므로, 방사선 노출에 따라 제3 마스터 인버터(130)에 기록된 값이 변하게 되더라도 제2 시점에서는 1로 복귀하게 된다. 최종적으로 제3 마스터 인버터(130)는, 초기 시점과 동일하게, 1의 값을 유지하게 된다. 제4 마스터 인버터(140)의 경우, 방사선 노출에 따라 제1 시점에서는 파이팅 상태가 된다. 여기서, 제4 마스터 인버터(140)의 p모스펫(143) 및 n모스펫들(141, 142)은 여전히 오프 상태를 유지한다. 이에 따라 제4 마스터 인버터(140)는 제2 시점에서도 여전히 0의 값을 유지하여 기록하게 되고, 최종적인 시점에서도, 초기 시점과 동일하게 0의 값을 가지게 된다.
제5 마스터 인버터(150) 및 제6 마스터 인버터(160)는, 제3 마스터 인버터(130) 및 제4 마스터 인버터(140)의 방사선의 노출에도 불구하고, 초기 시점 내지 최종 시점까지 동일한 값을 유지한다.
이에 따라, 내방사선 플립-플롭 회로(1)는, 방사선 노출에도 불구하고, 초기에 기록되어 있던 값을 최대한 유지할 수 있게 되며(120 내지 160), 이에 따라 일부(예를 들어, 제1 마스터 인버터(110))에 기록된 값들이 변경 또는 상실되었다고 하더라도 다른 일부(제3 마스터 인버터(130) 및/또는 제5 마스터 인버터(150))에 기록된 값을 이용하여 변경 또는 상실된 값을 복구할 수 있게 된다. 그러므로, 상술한 마스터(100)의 내방사선 성능이 향상될 수 있게 된다.
상술한 바와 같이 각각의 마스터 인버터(110 내지 160)는, 슬레이브 인버터(210 내지 260)일 수도 있으며, 슬레이브 인버터(210 내지 260)도 마스터 인버터(110 내지 160)와 동일하게 동작할 수 있다. 이에 따라 슬레이브(200)의 내방사선 성능 역시 향상될 수 있게 된다.
종합적으로, 마스터(100) 및 슬레이브(200)의 내방사선 성능 향상에 따라서, 상술한 바와 같이 내방사선 플립-플롭 회로(1)를 구현하는 경우, 방사선에 강인한 플립-플롭 회로의 설계가 가능해진다. 또한, 이를 기반으로 방사선에 강인한 반도체 칩 또는 전자 장치를 설계 및 제작할 수 있게 된다.
이하 내방사선 플립-플롭 회로(1)의 성능 및 동작을 실험 결과를 들어 보다 상세히 설명하도록 한다.
도 19는 신호의 입력의 일례를 설명하기 위한 도면이고, 도 20은 여러 플립-플롭 회로에 대한 불안정성 윈도의 일례를 도시한 도면이다. 도 19의 y축은 전압(또는 전류)을 의미하고, x축은 시간을 의미한다. 또한, 도 20의 x축은 기준 시점에서 입력 신호(D)의 생성 시점까지의 시간(Td)을 의미하고, y축은 클락 신호(CLK)가 입력된 시점에서 최종 신호(Q)가 출력되는 시점까지의 시간(Tcq)를 의미한다.
내방사선 플립-플롭 회로(1) 및 이의 대조군으로 이용되는 회로(INV 플립-플롭, 콰트로 플립-플롭, 다이스 기반 플립-플롭, 스택 플립-플롭, SLCC 플립-플롭, RHBD 플립-플롭 등)의 불안정성(metastability)을 계측 및 확인하기 위하여, 도 19에 도시된 바와 같이, 우선 입력 신호(D)가 입력되는 시점(즉, 전압 또는 전류가 상승하는 시점)을, 클락 신호가 입력되는 시점에 근사하도록 변경할 수 있다. 이 경우, 입력 신호(D)는 기준 시점에서 일정한 시간(Td)이 경과된 시점에서 내방사선 플립-플롭 회로(1) 및 이의 대조군으로 이용되는 여러 플립-플롭 회로 내에 입력된다. 이 경우, 클락 신호(CLK)가 입력된 후, 일정한 시간(Tcq)이 경과되면, 출력단(예를 들어, 출력부(4))에서는 최종 신호(Q)가 출력된다. 도 20에 도시된 바를 참조하면, 내방사선 플립-플롭 회로(1)는, 다른 장치들(예를 들어, 다이스 기반 플립-플롭 회로 등)에 비해, 상대적으로 불안정성 윈도우가 더 가늠을 알 수 있다. 이는 내방사선 플립-플롭 회로(1)의 출력의 변화가 더 안정적이라는 것을 의미한다.
도 21은 다이스 기반 플립-플롭 회로 및 내방사선 플립-플롭 회로의 동작의 일례를 설명하기 위한 도면이다. 도 21은 위로부터 클락 신호(CLK)의 변화, 입력 신호(D)의 변화, 다이스 기반 플립-플롭 회로의 출력 값의 변화에 대한 측정 결과 및 내방사선 플립-플롭 회로(1)의 출력 값(Q)의 변화에 대한 측정 결과를 도시한 것이다.
도 21에 도시된 바에 의하면, 클락 신호(CLK)는 주기적으로 입력되거나 또는 입력이 중단된다. 이에 따라 클락 신호(CLK)는, 증가하거나(예를 들어, 0에서 1로 변경되거나) 또는 감소하게 된다(예를 들어, 1에서 0으로 변경된다). 입력 신호(D)는 클락 신호(CLK)가 1에서 0으로 변경된 이후에 생성/출력될 수 있다. 이와 같이 클락 신호(CLK)와 입력 신호(D)가 생성 및 입력되는 경우, 다이스 기반 플립-플롭 회로 및 내방사선 플립-플롭 회로(1) 양자에서 출력되는 신호(Q)는, 모두 클락 신호(CLK)가 입력됨에 따라(다시 말해서, 클락 신호(CLK)가 증가함에 따라) 증가하고, 입력 신호(D)의 감소에 따라 감소하게 된다. 이 경우, 내방사선 플립-플롭 회로(1)는, 다이스 기반 플립-플롭 회로보다 상대적으로 신속하게 반응하여 값(Q)을 출력하는 것으로 계측되었다.
상술한 내방사선 플립-플롭 회로(1)는, 반도체 장치 및 전자 장치에 채용될 수 있다. 이 경우, 반도체 장치는, 집적 회로 등의 반도체 소자나, 정보 처리 및 연산을 위한 반도체 칩 등을 포함할 수 있다. 반도체 칩은, 예를 들어, 중앙 처리 장치(CPU, Central Processing Unit), 마이크로 컨트롤러 유닛(MCU, Micro Controller Unit), 마이컴(Micom, Micro Processor), 애플리케이션 프로세서(AP, Application Processor), 전자 제어 유닛(ECU, Electronic Controlling Unit) 및/또는 각종 연산 처리 및 제어 신호의 생성이 가능한 다른 전자 장치 등을 포함 가능하다. 전자 장치는, 예를 들어, 데스크 톱 컴퓨터, 랩톱 컴퓨터, 휴대용 단말기, 디지털 텔레비전, 내비게이션 장치, 인공지능 스피커 및/또는 로봇 청소기나 냉장고 등의 각종 가전 기기 등을 포함할 수 있으며, 또한 전자적 제어를 수행 가능한 각종 기계 장치(일례로 공작 기계 등), 건설 기계, 차량, 인공 위성이나 산업용/가정용 로봇 등을 포함할 수도 있다.
이상 내방사선 플립-플롭 회로, 반도체 장치 및 장치의 여러 실시예에 대해 설명하였으나, 내방사선 플립-플롭 회로, 반도체 장치 및 장치는 오직 상술한 실시예에 한정되는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자가 상술한 실시예를 기초로 수정 및 변형하여 구현 가능한 다양한 장치나 방법 역시 상술한 내방사선 플립-플롭 회로, 반도체 장치 및 장치의 일 실시예가 될 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성 요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나 다른 구성 요소 또는 균등물에 의하여 대치되거나 또는 치환되더라도 상술한 내방사선 플립-플롭 회로, 반도체 장치 및 장치의 일 실시예가 될 수 있다.
1: 플립-플롭 회로 10: 제1 연결부
20: 제2 연결부 30: 제1 인버터
40: 제2 인버터 100: 마스터
110: 제1 마스터 인버터 120: 제2 마스터 인버터
130: 제3 마스터 인버터 140: 제4 마스터 인버터
150: 제5 마스터 인버터 160: 제6 마스터 인버터
200: 슬레이브 210: 제1 슬레이브 인버터
220: 제2 슬레이브 인버터 230: 제3 슬레이브 인버터
240: 제4 슬레이브 인버터 250: 제5 슬레이브 인버터
260: 제6 슬레이브 인버터

Claims (20)

  1. 복수의 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터; 및
    상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브;를 포함하되,
    상기 제1 마스터 인버터는,
    제1 마스터 인버터 p모스펫; 및
    상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫;을 포함하는 플립-플롭 회로.
  2. 제1항에 있어서,
    상기 복수의 다른 마스터 인버터는,
    상기 제1 마스터 인버터와 연결된 제2 마스터 인버터;를 더 포함하되,
    상기 제2 마스터 인버터는,
    제1 스위치;
    상기 제1 스위치와 직렬로 연결된 제2 마스터 인버터 p모스펫; 및
    상기 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제2 마스터 인버터 n모스펫; 및
    상기 적어도 둘의 n모스펫과 직렬로 연결되는 제2 스위치;를 포함하는 플립-플롭 회로.
  3. 제2항에 있어서,
    상기 제2 마스터 인버터 p모스펫은,
    상기 제1 마스터 인버터에 전기적으로 연결된 게이트;를 포함하고,
    상기 제2 마스터 인버터 p모스펫은, 상기 제1 마스터 인버터로부터 상기 게이트에 인가되는 전기적 신호에 대응하여 동작하는 플립-플롭 회로.
  4. 제2항에 있어서,
    상기 적어도 둘의 제1 마스터 인버터 n모스펫 중 적어도 하나의 제1 마스터 인버터 n모스펫은,
    상기 제2 마스터 인버터에 전기적으로 연결된 게이트;를 포함하고,
    상기 적어도 하나의 제1 마스터 인버터 n모스펫은, 상기 제2 마스터 인버터로부터 상기 게이트에 인가되는 전기적 신호에 대응하여 동작하는 플립-플롭 회로.
  5. 제2항에 있어서,
    상기 복수의 다른 마스터 인버터는,
    상기 제2 마스터 인버터와 연결된 제3 마스터 인버터;
    상기 제1 마스터 인버터 및 상기 제3 마스터 인버터와 연결된 제4 마스터 인버터;
    상기 제2 마스터 인버터 및 상기 제4 마스터 인버터와 연결된 제5 마스터 인버터; 및
    상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터와 연결된 제6 마스터 인버터;를 더 포함하는 플립-플롭 회로.
  6. 제5항에 있어서,
    상기 제1 마스터 인버터 p모스펫은, 게이트가 상기 제6 마스터 인버터와 전기적으로 연결되고,
    상기 적어도 둘의 제1 마스터 인버터 n모스펫 중 적어도 하나의 제1 마스터 인버터 n모스펫은, 상기 제4 마스터 인버터와 전기적으로 연결되는 플립-플롭 회로.
  7. 제5항에 있어서,
    상기 적어도 둘의 제2 마스터 인버터 n모스펫 중 일부는, 상기 제3 마스터 인버터와 연결되고,
    상기 적어도 둘의 제2 마스터 인버터 n모스펫 중 다른 일부는, 상기 제5 마스터 인버터와 연결되는 플립-플롭 회로.
  8. 제5항에 있어서,
    상기 제1 마스터 인버터는,
    상기 제2 마스터 인버터, 상기 제4 마스터 인버터 및 상기 제6 마스터 인버터 중 적어도 하나와 연결되고, 상기 제1 마스터 인버터 p모스펫 및 상기 적어도 둘의 제1 마스터 인버터 n모스펫 중 적어도 하나 사이에 형성되는 적어도 하나의 분기를 더 포함하는 플립-플롭 회로.
  9. 제5항에 있어서,
    상기 제2 마스터 인버터는,
    상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터 중 적어도 하나와 연결되고, 상기 제2 마스터 인버터 p모스펫 및 상기 적어도 둘의 제2 마스터 인버터 n모스펫 중 적어도 하나 사이에 형성되는 적어도 하나의 분기를 더 포함하는 플립-플롭 회로.
  10. 제5항에 있어서,
    입력 신호를 제공하는 입력부; 및
    상기 입력 신호를 수신하고 상기 입력 신호를 기반으로 상기 제1 마스터 인버터 내지 상기 제6 마스터 인버터 각각에 대한 출력 신호를 생성하는 제1 연결부;를 더 포함하는 플립-플롭 회로.
  11. 제10항에 있어서,
    상기 제1 연결부는, 상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터에는, 상기 제2 마스터 인버터, 상기 제4 마스터 인버터 및 상기 제6 마스터 인버터에 입력되는 신호와 상이한 신호를 입력하는 플립-플롭 회로.
  12. 제5항에 있어서,
    상기 마스터에서 출력되는 신호를 변환한 후 상기 슬레이브로 전달하는 제2 연결부;를 더 포함하는 플립-플롭 회로.
  13. 제12항에 있어서,
    상기 제2 연결부는,
    상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터가 출력된 신호를 수신하는 플립-플롭 회로.
  14. 제2항에 있어서,
    클릭 신호를 입력 받고, 상기 클릭 신호를 반전하여 반전된 클릭 신호를 생성하는 제1 인버터;를 더 포함하는 플립-플롭 회로.
  15. 제14항에 있어서,
    상기 제1 스위치에는 상기 반전된 클릭 신호가 인가되고, 상기 제2 스위치에는 상기 클릭 신호가 인가되는 플립-플롭 회로.
  16. 제1항에 있어서,
    상기 슬레이브는,
    상호 전기적으로 연결된 복수의 슬레이브 인버터;를 포함하는 플립-플롭 회로.
  17. 상호 전기적으로 연결된 복수의 다른 마스터 인버터를 포함하는 마스터; 및
    상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브;를 포함하되,
    상기 복수의 마스터 인버터는,
    제1 마스터 인버터;
    상기 제1 마스터 인버터와 연결된 제2 마스터 인버터;
    상기 제2 마스터 인버터와 연결된 제3 마스터 인버터;
    상기 제1 마스터 인버터 및 상기 제3 마스터 인버터와 연결된 제4 마스터 인버터;
    상기 제2 마스터 인버터 및 상기 제4 마스터 인버터와 연결된 제5 마스터 인버터; 및
    상기 제1 마스터 인버터, 상기 제3 마스터 인버터 및 상기 제5 마스터 인버터와 연결된 제6 마스터 인버터;를 더 포함하는 플립-플롭 회로.
  18. 마스터;
    상기 마스터와 전기적으로 연결된 연결부; 및
    복수의 다른 마스터 인버터와 전기적으로 연결되고, 상기 연결부에서 출력되는 신호 중 적어도 하나를 수신하는 제1 슬레이브 인버터를 포함하되,
    상기 제1 슬레이브 인버터는,
    p모스펫; 및
    상기 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 n모스펫;을 포함하는 플립-플롭 회로.
  19. 복수의 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터; 및
    상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브;를 포함하되,
    상기 제1 마스터 인버터는,
    제1 마스터 인버터 p모스펫; 및
    상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫;을 포함하는 반도체 장치.
  20. 복수의 다른 마스터 인버터와 전기적으로 연결된 제1 마스터 인버터를 포함하는 마스터; 및
    상기 마스터와 전기적으로 연결되고, 상기 마스터로부터 신호를 수신하는 슬레이브;를 포함하되,
    상기 제1 마스터 인버터는,
    제1 마스터 인버터 p모스펫; 및
    상기 제1 마스터 인버터 p모스펫에 직렬로 연결되고, 상호 병렬로 연결된 적어도 둘의 제1 마스터 인버터 n모스펫;을 포함하는 전자 장치.
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