KR102543621B1 - 관통 구멍 비아를 포함하는 조립체 기판 및 이를 제조하는 방법 - Google Patents
관통 구멍 비아를 포함하는 조립체 기판 및 이를 제조하는 방법 Download PDFInfo
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Abstract
다양한 실시예들은 기판을 관통하여 웰 구조체의 바닥으로부터 연장되는 사다리꼴 실린더 형태의 관통 구멍 비아를 갖춘 하나 이상의 웰 구조체를 가진 기판에 대한 것이다.
Description
본 출원은 2017년 6월 1일에 제출된 미국 가출원 번호 62/513718의 우선권을 주장하며, 그 전체가 참고로 본원에 포함된다.
다양한 실시예는 사다리꼴 실린더 형태의 관통 구멍 비아(through hole via)를 가진 하나 이상의 웰 구조체(well structures)를 가진 기판에 대한 것으로서, 상기 관통 구멍 비아는 기판을 통해 웰 구조체의 바닥으로부터 연장된다.
LED 디스플레이, LED 디스플레이 구성요소, 및 배열된 LED장치는 디스플레이 또는 장치의 표면을 가로질러 정의된 위치에 배치된 대량의 다이오드(diodes)를 포함한다. 유동 조립체(Fluidic assembly)는 기판과 관련하여 다이오드를 조립하는데 사용될 수 있다. 이러한 조립체는 종종 LED 장치가 기판 상의 웰(well)로 증착되는 확률적 공정(stochastic process)이다. 이러한 웰에 LED 장치를 증착시키는 하나의 문제는 LED 장치의 흐름이 부유물에서의 앞서 증착된 장치 위를 지나갈 때 웰로부터 제거되려는 경향이다. 이는 디스플레이를 충분히 채울 수 없게 할 수 있다.
따라서, 적어도 전술한 이유에 대해, 조립체 기판을 제조하기 위한 개선된 시스템 및 방법에 대한 업계의 필요성이 존재한다.
본 과제의 해결 수 단은 본 발명의 일부 실시예의 일반적인 개요만을 제공한다. "하나의 실시예에서", "하나의 실시예에 따라", "다양한 실시예에서", "하나 이상의 실시예에서", "특정 실시예에서" 등과 같은 문구는 일반적으로 본 발명의 적어도 하나에 포함된 문구에 따른 특정 특징, 구조, 또는 특성을 의미하며, 본 발명의 하나의 실시예에 포함될 수 있다. 중요하게, 이러한 용어는 반드시 동일한 실시예를 나타내는 것은 아니다. 본 발명의 많은 다른 실시예들은 다음의 상세한 설명, 청구 범위 및 첨부된 도면들로부터 더욱 명확해질 것이다.
본 발명의 다양한 실시예의 추가적인 이해는 명세서의 남아있는 부분에 설명된 도면을 참고하여 구현될 수 있다. 도면에서, 동일한 참조 번호는 유사한 구성요소를 나타내기 위해 전체적으로 여러 도면에 사용된다. 일부 예시에서, 소문자로 구성된 하위 레벨은 다수의 유사한 구성요소 중 하나를 나타내기 위한 참조 번호와 연관됩니다. 기존의 하위 라벨에 대한 명시 없이 참조 번호를 참조할 때, 이러한 다수의 유사한 구성요소를 모두 참조하도록 의도된다.
도 1a-1b는 본 발명의 하나 이상의 실시예에 따른 기판을 관통하는 웰의 바닥으로부터 연장되는 다수의 관통 구멍 비아를 포함하는 조립체 기판에 대해 캐리어 액체와 복수의 물리적 객체로 구성된 부유물을 이동시킬 수 있는 유동 조립체 시스템을 도시한다.
도 2a-2b는 본 발명의 일부 실시예에 따른 관통 구멍 비아 및 웰 구조체를 도시한다.
도 3은 본 발명의 다양한 실시에에 따른 상이한 크기 및 형상의 물리적 객체를 수용하도록 각각 디자인된 다수의 관통 구멍 비아 및 웰 조합을 가진 조립체 기판의 일부분을 도시한다.
도 4는 본 발명의 하나 이상의 실시예에 따라, 전기 전도성 재료로 관통 구멍 비아를 채움으로써 전기 접점이 형성되는 각각 동일한 크기와 형태의 다수의 관통 구멍 비아와 웰 조합을 가진 조립체 기판의 일부분을 도시한다.
도 5는 도 6에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 나타내는 흐름도이다.
도 6은 본 발명의 하나 이상의 실시예에 따른 전기 전도성 재료로 관통 구멍 비아를 순응적으로(conformally) 코팅함으로써 전기 접점이 형성되는 각각 동일한 크기와 형태의 다수의 관통 구멍 비아 및 웰 조합을 가진 조립체 기판의 일부분을 도시한다.
도 7은 도 6에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 도시하는 흐름도이다.
도 8은 웰로부터 연장된 사다리꼴 관통 구멍 비아를 각가 가진 다수의 관통 구멍 비아 및 웰 조합을 가지머, 추가적으로 본 발명의 다양한 실시예에 따라 전기 전도성을 위해 사용될 수 있는 일직선 관통 구멍 비아를 가진 조립체 기판의 일부분을 도시한다.
도 9는 도 8에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 나타내는 흐름도이다.
도 1a-1b는 본 발명의 하나 이상의 실시예에 따른 기판을 관통하는 웰의 바닥으로부터 연장되는 다수의 관통 구멍 비아를 포함하는 조립체 기판에 대해 캐리어 액체와 복수의 물리적 객체로 구성된 부유물을 이동시킬 수 있는 유동 조립체 시스템을 도시한다.
도 2a-2b는 본 발명의 일부 실시예에 따른 관통 구멍 비아 및 웰 구조체를 도시한다.
도 3은 본 발명의 다양한 실시에에 따른 상이한 크기 및 형상의 물리적 객체를 수용하도록 각각 디자인된 다수의 관통 구멍 비아 및 웰 조합을 가진 조립체 기판의 일부분을 도시한다.
도 4는 본 발명의 하나 이상의 실시예에 따라, 전기 전도성 재료로 관통 구멍 비아를 채움으로써 전기 접점이 형성되는 각각 동일한 크기와 형태의 다수의 관통 구멍 비아와 웰 조합을 가진 조립체 기판의 일부분을 도시한다.
도 5는 도 6에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 나타내는 흐름도이다.
도 6은 본 발명의 하나 이상의 실시예에 따른 전기 전도성 재료로 관통 구멍 비아를 순응적으로(conformally) 코팅함으로써 전기 접점이 형성되는 각각 동일한 크기와 형태의 다수의 관통 구멍 비아 및 웰 조합을 가진 조립체 기판의 일부분을 도시한다.
도 7은 도 6에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 도시하는 흐름도이다.
도 8은 웰로부터 연장된 사다리꼴 관통 구멍 비아를 각가 가진 다수의 관통 구멍 비아 및 웰 조합을 가지머, 추가적으로 본 발명의 다양한 실시예에 따라 전기 전도성을 위해 사용될 수 있는 일직선 관통 구멍 비아를 가진 조립체 기판의 일부분을 도시한다.
도 9는 도 8에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 나타내는 흐름도이다.
다양한 실시예는 기판을 관통하는 웰 구조체의 바닥으로부터 연장되는 사다리꼴 실린더 형상의 관통 구멍 비아를 가진 하나 이상의 웰 구조체를 갖춘 기판에 대한 것이다.
일부 실시예는 기판 및 조립 구조층을 포함하는 조립체 기판을 제공한다. 기판은 제1 표면 및 제2 표면을 가지며, 조립 구조층은 기판의 제1 표면 위에 배치된다. 조립 구조층은 기판의 제1 표면의 일부를 각각 노출하는 복수의 개구를 포함한다. 적어도 하나의 관통 구멍 비아는 기판의 제2 표면으로부터 기판의 제1 표면으로 연장되고, 상기 관통 구멍 비아의 제1 단부는 기판의 제1 표면에서 그리고 상기 복수의 개구 중 하나 내에서 접근 가능하며, 관통 구멍 비아의 제2 단부는 기판의 제2 표면에서 접근 가능하다. 관통 구멍 비아의 제2 단부에서의 기판의 제2 표면에 평행한 단면적은 관통 구멍 비아의 제1 단부에서의 기판의 제2 표면에 평행한 단면적보다 더 크다.
전술한 실시예의 일부 예시에서, 관통 구멍 비아의 형태는 사다리꼴 실린더형(trapezoidal cylinder)이다. 전술한 실시예의 다양한 예시에서, 상기 복수의 개구는 적어도 각각 제1 형태를 가진 제1 서브셋(subset)과 각각 제2 형태를 가진 제2 서브셋을 포함한다. 적어도 하나의 관통 구멍 비아가 제1 서브셋에 포함된 개구로부터 연장된 제1 관통 구멍 비아인 일부 예시에서, 조립체 기판은 또한 제2 서브셋에 포함된 개구로부터 연장된 제2 관통 구멍 비아를 포함한다. 제2 관통 구멍 비아는 예를 들어 상이한 크기 및/또는 형태와 같이, 제1 관통 구멍 비아의 것과 상이한 특성을 나타낸다.
다양한 경우, 관통 구멍 비아는 전기 전도성 재료로 완전히 채워진다. 다른 경우, 관통 구멍 비아는 전기 전도성 재료로 순응적으로(conformally) 채워진다. 하나 이상의 경우, 전기 접점(electrical contact)은 관통 구멍 비아의 제1 개구 근처의 복수의 개구 중 하나의 바닥에 형성되고, 전기 전도성 재료는 전기 접점과 접촉하도록 관통 구멍 비아에 형성된다.
전술한 실시예의 일부 예시에서, 기판은 유리로 형성된다. 일부 이러한 실시예에서, 기판은 제1 타입의 유리로 형성되고, 조립 구조층은 제2 타입의 유리로 형성된다. 전술한 실시예의 다양한 예시에서, 적어도 하나의 관통 구멍 비아는 복수의 개구 중 하나로부터 연장되는 제1 관통 구멍 비아이고, 조립체 기판은 기판의 제1 표면으로부터 기판의 제2 표면으로 연장되는 제2 관통 구멍 비아를 더욱 포함한다. 그러한 예시에서, 제1 관통 구멍 비아는 사다리꼴 실린더 형태를 나타내고 제2 관통 구멍 비아는 직선형 실린더 형태를 나타낸다.
다른 실시예는 조립체 기판을 형성하기 위한 방법을 제공한다. 상기 방법은: 제1 표면 및 제2 표면을 가진 기판을 제공하는 단계; 기판의 제2 표면으로부터 기판의 제1 표면으로 연장되는 적어도 하나의 관통 구멍 비아를 형성하는 단계; 및 기판의 제1 표면 위에 조립 구조층을 형성하는 단계;를 포함한다. 관통 구멍 비아의 제1 단부는 기판의 제1 표면에 위치하고 관통 구멍 비아의 제2 단부는 기판의 제2 표면에 위치하고, 및 제2 표면에서의 관통 구멍 비아의 단면적은 제1 표면에서의 관통 구멍 비아의 단면적보다 더 크다. 조립 구조층은 관통 구멍 비아의 제1 단부가 위치한 기판의 제1 표면의 일부를 노출하는 적어도 하나의 개구를 포함한다.
전술한 실시예의 일부 예시에서, 관통 구멍 비아의 형태는 사다리꼴 실린더이다. 전술한 실시예의 다양한 예시에서, 적어도 하나의 관통 구멍 비아를 형성하는 단계는: 기판의 제2 표면으로 기판을 통해 연장되는 구멍을 형성하기 위해 관통 구멍 비아가 형성되는 기판의 제1 표면 상의 위치에서 기판을 레이저 드릴링(laser drilling)하는 단계; 기판의 제1 표면에서 구멍의 개구를 덮는 에칭 저항성 재료로 기판의 제1 표면을 마스킹(masking)하는 단계; 및 기판의 제2 표면에서의 구멍의 개구가 기판의 제1 표면에서 구멍의 개구보다 더 증가되도록 기판을 에칭하는 단계;를 포함한다. 일부 이러한 예시에서, 적어도 하나의 관통 구멍 비아를 형성하는 단계는: 기판의 제1 표면에서의 구멍의 개구를 덮는 에칭 저항성 재료를 제거하는 단계; 및 기판의 제1 표면에서의 구멍의 개구와 기판의 제2 표면에서의 구멍의 개구가 모두 증가되도록 기판을 재-에칭하는 단계;를 더욱 포함한다.
전술한 실시예의 하나 이상의 예시에서, 상기 방법은 전기 전도성 재료로 관통 구멍 비아를 채우는 단계를 더욱 포함한다. 일부 이러한 예시에서, 방법은 전기 전도성 재료로 관통 구멍 비아를 완전히 채우는 단계를 포함한다. 다른 예시에서, 방법은 관통 구멍 비아가 오직 부분적으로 채워지도록 전기 전도성 재료로 관통 구멍 비아를 순응적으로 코팅하는 단계를 포함한다.
도 1를 참고하면, 유동 조립 시스템(100)은 본 발명의 하나 이상의 실시예에 따라 기판(140)의 표면 맨 위에 조립 구조층(190)에 대해 캐리어 액체(115, carrier liquid) 및 복수의 물리적 객체(130, physical objects)로 구성된 부유물(110)을 이동시킬 수 있는 것을 보여준다. 도 1a-1b에 대해 논의된 예시가 유동적으로 배치된 물리적 객체에 초점을 맞추고 있지만, 조립 구조층(190)을 포함하는 기판은 다른 조립체 방법에 대해서도 사용될 수 있다. 예를 들어, 기판(140)과 조립 구조층(190)의 조합은 픽-앤-플레이스(pick-n-place) 또는 다른 공정에 대해 사용될 수 있다. 물리적 객체(130)는 이에 한정되지 않지만, 전자 소자, 다이오드, 마이크로 발광 다이오드(마이크로 LED) 및/또는 다른 객체를 포함할 수 있다.
조립 구조층(190)은 기판(140) 위에 유동 구조체를 형성하기 위해 업계에 공지된 임의의 공정을 이용하여 형성될 수 있다. 조립 구조층(190)을 형성하는 단계는 기판(140) 및 조립 구조층(190) 중 하나 이상에 전자 회로를 형성한 후 또는 이전에 수행될 수 있다. 일부 경우, 기판(140)과 조립 구조층(190)의 조합은 단단할 수 있으며, 다른 경우 상기 조합은 유연할 수 있다. 하나의 예시로서, 디스플레이 패널을 형성하기 위해 웰(142)의 각각의 하나로 각각 증착된 많은 수의 마이크로 LED를 수용할 수 있는 넓은 면적의 유동 조립 플레이트를 제조하는데 기판(140) 및 조립 구조층(190)의 조합이 사용될 수 있다. 기판(140)과 조립 구조층(190)의 조합이 유용할 수 있는 다른 예시는, 이에 한정하지 않지만, 큰 면적의 조명 및 신호계, 및 무선 주파수 식별 태그(identification tags)를 포함한다.
일부 실시예에서, 기판(140)을 형성하기는데 사용된 재료는 유리이며, 조립 구조층(190)을 형성하는데 사용된 재료는 무기물 재료이다. 물론, 본 발명의 다른 실시예는 다른 재료 조합 또는 재료의 구성을 사용할 수 있다. 예를 들어, 기판(140)은 또한 유리 세라믹 또는 세라믹 재료일 수 있다. 기판(140)과 구조층(190)은 광학적으로 투명하거나, 불투명하거나, 또는 반투명할 수 있다. 일부 경우, 기판(140) 및 조립 구조층(190)을 형성하는데 사용된 하나 이상의 재료의 조합은 섭씨 600도씨(℃)이상의 처리 온도에 노출될 때 기계적으로 호환되도록 선택된다. 다른 경우, 재료는 다양한 다른 처리 온도와 호환된다. 일부 경우, 재료는 500도씨 이상의 처리 온도와 호환된다. 또 다른 경우, 재료는 400도씨 이상의 처리 온도와 호환된다. 또 다른 경우, 재료는 300도씨 이상의 처리 온도와 호환된다. 또 다른 경우, 재료는 300도씨 이상의 처리 온도와 호환된다. 이러한 처리 온도는 그 중에서도 박막 트랜지스터 제조, 땜납 리플로우(solder reflow), 및 공융 접착 공정(eutectic bonding processes)을 수용한다.
도 1b를 참고하면, 기판(140)의 표면의 예시의 평면도(199)는 조립 구조층(190)으로 연장되는 (원으로 도시된) 웰(142)의 배열이 도시되고, 상기 웰 각각은 웰(142)의 바닥으로부터 연장되는 관통 구멍 비아(143) 중 각 하나에 대해 개구(내부 원으로 도시됨)를 갖는다. 각각의 웰(142)은 지름(192) 및 깊이(194)를 갖는다. 웰이 원 단면으로 도시되지만, 다른 형태가 다른 실시예에 대해 사용될 수 있다는 것을 알아야 한다. 예를 들어, 사각형, 사다리꼴, 또는 임의 형상과 같은 다른 형상이 본 발명의 상이한 실시예를 이용하여 지지될 수 있다. 다양한 예시에서, 지름(192)은 5 마이크로미터(㎛) 이상이다. 또 다른 경우, 지름(192)은 10 ㎛ 이상이다. 또 다른 경우, 지름(192)은 20 ㎛ 이상이다. 또 다른 경우, 지름(192)은 30 ㎛ 이상이다. 하나 이상의 경우, 깊이(194)는 10 nm 이상이다. 또 다른 경우, 깊이(194)는 100 nm 이상이다. 또 다른 경우, 깊이(194)는 1 ㎛ 이상이다. 일부 특정 실시예에서, 지름(192)은 40 ㎛ 이며 또는 500 ㎛ 오프셋(193) 또는 그 이하로 조립 구조층(190)에 형성되고, 깊이(194)는 3 ㎛ 이상이다. 일부 경우, 조립 구조층(190)의 두께(즉, 깊이(194))는 물리적 객체(130)의 높이와 실질적으로 동일한다. 다른 경우, 조립 구조층(190)의 두께는 웰(142)이 전체적으로 조립 구조층(190) 내에 형성되는 물리적 객체(130)의 두께 이상이다. 크기, 형상, 두께, 및 구성요소이 변화하는 다양한 물리적 객체는 조립 구조층(190)을 포함하는 기판으로 조립될 수 있다는 점을 유의한다. 웰(142)의 유입 개구는 물리적 객체(130)의 폭보다 크므로 오직 하나의 물리적 객체(130)만이 임의의 주어진 웰(142)로 증착된다. 실시예들이 웰(142)로 물리적 객체(130)를 증착하는 것을 논의하고 있지만, 다른 장치 또는 객체가 본 발명의 다른 실시예에 따라 증착될 수 있음을 알아야 한다. 또한, 일부 특정 분야에서, 층(190)은 존재하지 않을 수 있으며 표면 특징부의 패턴화(patterning)가 지기판(140)에 직접 일어난다는 것을 알아야 한다.
관통 구멍 비아(143)는 기판(140)을 통해 웰(142)의 바닥으로부터 연장되도록 형성된다. 이러한 관통 구멍 비아(143)는 기판(140)의 바닥 표면에서의 개구가 각 웰(142)의 바닥에서의 개구보다 큰 사다리꼴 실린더 형태이다. 그러한 관통 구멍 비아(143)는 관통 구멍 비아(143)가 연장되는 웰(142)에 물리적 객체(130) 중 하나가 증착될 때까지 각각의 관통 구멍 비아(143)를 통해 캐리어 액체(115)의 일부를 끌어 당기도록 작동하는 기판(140)의 바닥 측면으로 흡입력의 적용을 허용한다. 물리적 객체(130)가 웰(142) 내에 증착된 경우, 기판(130)의 바닥 측면에 적용된 흡입력은 웰(142) 내에서 제자리에 증착된 물리적 객체(130)를 고정하도록 작동한다.
증착 장치(150)는 유동 조립 층(190) 및 기판(140)의 표면 위에 부유물(110)을 증착시키고 부유물(110)은 댐 구조의 측면(120)에 의해 상부에 고정된다. 일부 실시예에서, 증착 장치(150)는 부유물(110)의 저장소에 접근할 수 있는 펌프이다. 부유물 이동 장치(160)는 물리적 객체(130)가 기판(140)의 표면에 대해 이동하도록 기판(140)에 증착된 부유물(110)을 교반한다. 물리적 객체(130)는 기판(140)의 표면에 대해 이동함에 따라, 물리적 객체(130)가 웰(142)로 증착된다. 다시, 앞서 논의된 바와 같이, 기판(140)의 바닥 측에 적용된 흡입력은 웰(142)로 물리적 객체(130)의 이러한 증착을 촉진하고, 동일한 흡입이 웰(142) 내에 남아 있도록 증착된 물리적 객체(130)를 촉진한다. 일부 실시예에서, 부유물 이동 장치(160)는 3차원으로 이동하는 브러쉬(brush)이다. 본원에 제공된 발명을 기초로 하여, 당업자 중 하나는 이에 한정하지 않지만 펌프를 포함하여 부유물 이동 장치(160)의 기능을 수행하는데 사용될 수 있는 다양한 장치를 이해할 것이다. 전술한 것처럼, 유동 공정(fluidic processes)을 포함하거나 또는 유동 공정에 추가하는 대안의 방법은 비아에 대해 물리적 객체를 위치시키는데 사용될 수 있다. 단지 하나의 추가적인 방법이 비아에 대해 물리적 객체를 위치시키기 위해 유동 공정에 더하거나 또는 대체하여 픽-앤-플레이스 방법을 사용할 수 있다. 이러한 예시에서, 물리적 객체는 표면 웰 구조체에 증착되지 않고 비아에 대해 다른 미리 정해진 좌표에 위치될 수 있다.
포집 장치(170)는 부유물(110)로 연장되고 캐리어 액체(115)의 일부분과 비증착된 물리적 객체(130)를 포함하는 부유물(110)의 일부를 회수할 수 있고, 재사용을 위해 회수된 재료를 복귀시킬 수 있는 유입구를 포함한다. 일부 실시예에서, 포집 장치(170)는 펌프이다. 일부 경우, 기판(140)과 조립 구조층(190)의 조합은 도 3, 6, 및 8과 관련하여 아래에서 더 자세하게 설명된 실시예 중 하나와 유사하게 형성되며; 및/또는 도 5, 7 및 9와 관련하여 아래에서 설명된 공정 중 하나를 이용하여 형성된다.
기판(140)과 조립 구조층(190)의 조합은 유동 조립 시스템(100)에 도시된 웰(142), 유동 채널, 또는 다른 물리적 표면 구조와 같은 물리적 특징뿐만 아니라, 전술한 강성 또는 유연성과 같은 기계적 특성을 나타낼 수 있으며, 특정 광학적 성질을 나타내도록 선택되거나 형성될 수 있다. 예를 들어, 광학적 성질의 관점에서, 기판(140)과 무기물 조립 구조층(190)의 조합은 실질적으로 투명하게 유지될 수 있고, 광을 차단 또는 격리하기 위해 불투명한 영역을 가지며, 특정한 광학적 흡수 영역을 가지거나, 또는 제어된 광학 산란 영역을 가질 수 있다. 기판(140)과 무기물 구조층(190)의 조합의 패턴화는 유동 조립 시스템(100)에 도시된 것과 같은 상단 표면에서만 일어날 수 있으며, 또는 상단 및 바닥 표면 모두에서 일어날 수 있다. 물리적 특성의 2차원 형태는 적절한 포토마스크(photomask)를 이용하여 제어될 수 있으며, 순수하게 수직인 것으로 도 1a에 도시된 물리적 구조의 수직 측벽 각도는 각도가 있거나 또는 다른 형태일 수 있다. 전술한 패턴화는 습식 에칭, 플라즈마 에칭, 절제(ablation), 또는 다른 패턴화 공정 또는 패턴화 공정의 조합을 이용하여 수행될 수 있다.
도 2a-2b를 다시 참고하면, 웰 구조체(240)와 상응하는 관통 구멍 비아 구조(180)를 포함하는 조립체 기판의 일부분의 평면(200) 및 상응하는 측면(250)이 본 발명의 일부 실시예에 따라 도시된다. 도시된 바와 같이, 웰 구조체(240)는 기판(220)의 상단 표면(225)에 대해 조립 구조층(210)으로 연장된다. 웰 구조체(240)는 폭(230)과 깊이(270)를 나타낸다. 일부 경우 웰 구조체(240)가 항상 조립 구조층(210)을 통해 연장되지 않으며, 이 경우 기판(220)의 상단 표면(225)은 웰 구조체(240)의 바닥에서 노출되지 않는다는 점을 유의해야 한다.
도시된 바와 같이, 관통 구멍 비아 구조(280)는 실질적으로 기판(220)의 바닥 표면(290)에서 더 큰 개구(지름 (282)로 도시됨)와 기판(220)의 상단 표면(225)에서 더 작은 개구(지름 (284)로 도시됨)를 가진 사다리꼴 실린더로서 형성된다. 이러한 사다리꼴 실린더 형태의 관통 구멍 비아는 예를 들어 관통 구멍 비아가 형성되는 위치에 기판(220)을 통과하는 레이저 드릴링을 통해 제조될 수 있다. 이러한 레이저 드릴링은 기판을 통해 연장되는 실질적으로 직선 실린더형 개구를 야기한다. 개구의 폭은 생성된 최종 관통 구멍 비아의 폭에 비해 상대적으로 작다. 레이저 드릴링이 적용된 기판의 측면은 이후 에칭 저항성 필름으로 마스킹되고, 기판은 제1 고 티엘 모듈러스(high Thiele modulus)(Φ1) 에칭 재료로 제1 기간(t1) 동안 에칭된다. 기판의 일측면에만 에칭함으로써, 레이저 드릴링으로 생성된 실질적으로 직선 실린더형 개구는 사다리꼴 실린더형 개구를 야기하는 다른 측보다 개구 측면이 더 개방된다. 이후 노출된 사다리꼴 실린더 형태의 개구의 양단부가 노출되어 있는 기판에서 에칭 저항성 필름이 제거되고, 기판은 다시 제2 고 티엘 모듈러스(Φ2) 에칭 재료로 제2 기간(t2) 동안 다시 에칭된다. 양 단부로부터 존재하는 사다리꼴 실린더 형태의 개구를 에칭함으로써, 개구의 크기는 증가되고, 반면 사다리꼴 실린더 형태는 유지된다.
상이한 크기의 관통 구멍 비아는 에칭 저항성 필름을 통해 사다리꼴 실린더 형태의 관통 구멍 비아의 일부의 양측면을 마스킹하고 사다리꼴 실린더 형태의 관통 구멍 비아의 서브셋의 크기를 더욱 증가시키기 위해 다시 기판을 에칭함으로써 생성될 수 있음을 유의해야 한다. 또한, 일부 직선형 비아는 마스킹되지 않은 형태의 비아가 실질적으로 직선 실린더형으로 남도록 초기 에칭 중 레이저 드릴링된 구멍의 서브셋을 마스킹되지 않은 상태로 둠으로써 기판에 형성될 수 있다. 본원에 제공된 발명에 기초하여, 당업자는 상이한 실시예에 따른 기판을 관통하여 형성될 수 있는 관통 구멍 비아의 크기 및 형태의 다양한 조합을 인지할 것이다. 또한, 복수의 형식의 관통 구멍 크기 및 형상이 동일한 기판에 존재할 수 있다. 이는 관통 구멍 비아와 블라인드 비아(blind vias) 둘의 조합을 포함할 수 있다.
도 3을 참고하면, 복수의 관통 구멍 비아 및 웰 조합을 가진 조립체 기판(300)의 일부가 도시되며, 여기서 조합 각각은 본 발명의 다양한 실시예에 따른 상이한 크기 및 형태의 물리적 객체를 수용하도록 디자인된다. 특히, 조립체 기판(300)은 기판(340) 위에 배치된 조립 구조층(390)을 포함한다. 조립 구조층(390)은 기판(340)의 상단 표면으로 각각 연장되는 3개의 개별 웰 구조체(342, 344, 346)와 기판(340)을 관통하여 연장되는 상응하는 관통 구멍 비아(343, 345, 347)를 가진 것으로 도시된다. 도 3은 기판(340)에서의 복수의 관통 구멍 비아 조합을 도시한다. 게다가, 관통 구멍과 조합으로 블라인드 비아의 생성이 동일한 기판에 가능하다.
웰 구조체(346)는 웰 구조체(344) 또는 웰 구조체(342) 보다 더 좁아서, 거기에 더 작은 물리적 객체(336)의 삽입만을 허용한다. 물리적 객체(332) 또는 물리적 객체(334)가 웰 구조체(346)로 삽입되는 경우, 각각의 물리적 객체의 실질적인 부분이 조립 구조층(390)의 상단 표면 위에서 실질적으로 연장되며, 웰(346)에서 제거되게 할 수 있는 유동 조립 중 재료가 유동에 노출된다. 웰 구조체(346)의 측벽은 물리적 객체(336)가 도시된 방향으로 웰 구조체(346)로 증착되는 것이 권장되도록 웰 구조체(344)의 측벽에 비교할 때 실질적으로 테이퍼져(tapered) 있다. 도시된 바와 같이, 물리적 객체(336)는 관통 구멍 비아(343) 및 관통 구멍 비아(345)에 비해 폭이 더 확장된 관통 구멍 비아(347)로 부분적으로 삽입된다. 관통 구멍 비아(347)의 그러한 확장은 에칭 저항성 필름에 의해 관통 구멍 비아(343, 345)가 덮여있는 동안 기판(340)에 추가 에칭을 적용함으로써 성취된다. 물리적 객체(336)의 일부가 관통 구멍 비아(347)로 삽입됨에 따라, 물리적 객체(336)는 유동 조립이 계속되는 동안 웰 구조체(346)에 고정된 상태로 유지될 수 있다. 웰 구조체(346) 내의 물리적 객체(336)의 안정성은 흡입력이 기판(340)의 바닥 표면 근처에 적용되어 강화된다. 도 3에 도시된 것과 다른 임의의 방향에서, 물리적 객체(336)는 유동 조립이 계속되는 동안 웰 구조체(346)에 남아있을 가능성이 훨씬 적다.
웰 구조체(342)는 웰 구조체(344)보다 좁지만, 웰 구조체(346)보다 더 넓어서, 거기에 물리적 객체(332) 또는 물리적 객체(336)의 삽입을 허용한다. 그러나, 관통 구멍 비아(343)가 관통 구멍 비아(347)보다 더 좁기 때문에 더 작은 물리적 객체(336)는 관통 구멍 비아(343)로 삽입될 수 없다. 관통 구멍 비아(343)로 삽입되지 않으면, 물리적 객체의 높이는 조립 구조층(390)의 상단 표면 위로 실질적으로 연장되고, 웰(342)에서 제거되게 할 수 있는 유동 조립 중 재료의 유동에 노출된다. 반대로, 물리적 객체(332)는 웰 구조체(342)로 적절히 삽입된 경우 관통 구멍 비아(343)로 삽입될 수 있는 작은 연장 구역을 포함한다. 물리적 객체(332)의 일부분이 관통 구멍 비아(343) 내로 삽입됨에 따라, 물리적 객체(332)는 유동 조립이 계속되는 동안 웰 구조체(342)에 고정된 상태로 유지될 수 있다. 웰 구조체(342) 내에서의 물리적 객체(332)의 안정성은 기판(340)의 바닥 표면 근처에 흡입력이 적용되는 경우 강화된다. 도 3에 도시된 것과 다른 임의의 방향에서, 물리적 객체(332)는 유동 조립이 계속되는 동안 웰 구조체(342)에 남아있을 가능성이 훨씬 적다.
웰 구조체(344)는 거기에 임의의 물리적 객체(332), 물리적 객체(334), 또는 물리적 객체(336)의 삽입을 허용하기 충분히 넓다. 그러나, 각각의 물리적 객체의 실질적인 부분을 초래하는 물리적 객체(332)와 물리적 객체(336) 모두의 전체 높이는 실질적으로 웰 구조체(344)로 증착될 때 조립 구조층(390)의 상단 표면 위로 연장되고, 웰(344)에서 제거되게 할 수 있는 유동 조립 중 재료의 유동에 노출된다. 이는 특히 관통 구멍 비아(343)로 삽입되도록 디자인된 물리적 객체(332) 상의 연장이 실질적으로 관통 구멍 비아(345)로 삽입되기에는 너무 크도록 관통 구멍 비아(345)가 관통 구멍 비아(343)보다 실질적으로 더 작은 경우 그러하다. 다시, 관통 구멍 비아(345)의 작은 크기는 관통 구멍 비아(345)에 대해 관통 구멍 비아(343) 및 관통 구멍 비아(347) 중 하나 또는 모두의 크기를 증가시키는 에칭에 기판이 노출되는 동안 실질적으로 에칭 저항성 필름으로 관통 구멍 비아(345)를 덮음으로써 달성될 수 있다. 웰 구조체(344)로의 물리적 객체(332) 또는 물리적 객체(336)의 삽입과 대조적으로, 웰 구조체(344)로 삽입될 때 물리적 객체(334)는 조립 구조층(390)의 상단 표면 위에서 눈에 띄게 연장되지 않으며, 물리적 객체(334)의 측벽은 실질적으로 수직이며 이는 웰 구조체(344)의 측벽과 매치(match)된다. 전술한 요인들의 조합은 유동 조립이 계속되는 동안 웰 구조체(344)에 물리적 객체(334)가 남아있게 하려는 경향이 있다. 웰 구조체(344) 내에 물리적 객체(334)의 안정성은 흡입력이 기판(340)의 바닥 표면 근처에 적용되는 경우 강화된다.
도 4를 참고하면, 복수의 관통 구멍 비아(446) 및 웰(441) 조합을 가진 조립체 기판(400)의 일부가 도시되고, 여기서 각각의 조합은 동일한 크기 및 형태이며, 관통 구멍 비아(446)는 본 발명의 하나 이상의 실시예에 따라 전기 전도성 재료(445)로 채워진다. 도시된 것처럼, 조립체 기판(400)은 기판(440) 위에 배치된 조립 구조층(490)을 포함한다. 조립 구조층(490)은 3개의 동일한 웰 구조체(441)가 각각 기판(440)의 상단 표면으로 연장되고, 상응하는 관통 구멍 비아(446)가 기판(440)을 통해 연장되는 것이 도시된다.
웰(441)은 물리적 객체(430) 중 단일 하나만이 주어진 웰(441)에 증착될 수 있는 형태와 크기로 형성된다. 바닥의 전기 접점은 각각의 웰(441)로 물리적 객체(430)를 증착하기 전에 웰(441) 각각의 바닥에 형성된다. 웰(441)의 바닥에서의 그러한 바닥의 전기 접점의 형성은 기판(440) 위에 조립 구조층(490)을 형성한 후 또는 전에 수행될 수 있다. 각각의 웰(441)로 물리적 객체(430)의 증착 중, 관통 구멍 비아(446)는 개방되어 웰(441) 내에 물리적 객체(430)를 포획하는 것을 돕기 위해 흡입력이 조립체 기판(400)의 바닥 측면에 적용된다. 물리적 객체(430)가 웰(441)에 배치되면, 상단 전기 접점(452)은 물리적 객체(430) 각각의 상단으로부터 조립 구조층(490) 위에 배치된 각각의 연결 구조(454)로 연결된다. 게다가, 관통 구멍 비아(446)는 전기 전도성 재료(445)로 채워지고, 바닥의 기판 전기 접점(462)은 관통 구멍 비아(446) 내의 전기 전도성 재료(445)를 조립체 기판(400) 아래에 배치된 각각의 연결 구조(464, 466)로 연결시킨다.
도 5를 참고하면, 흐름도(500)는 앞서 도 4에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예에 따른 방법을 나타낸다. 흐름도(500)를 따라, 기판(440)이 형성된다(블록(505)). 일부 경우, 기판(440)은 투명 유리 기판일 수 있다. 하나의 특정 실시예에서, 투명 유리 기판은 종래의 공정을 이용하여 형성된 Corning Eagle XG® 슬림 유리 기판이다. 특정한 경우, 투명 유리 기판은 700 미크론(microns)의 두께이다. 본원에 제공된 발명에 기초하여, 당업자는 다른 기판 재료와 두께가 본 발명의 상이한 실시예와 관련하여 사용될 수 있다는 것을 이해할 것이다.
레이저 드릴링은 관통 구멍 비아(446)가 형성되는 위치에서 기판(440)에서 수행된다(블록 (510)). 이러한 레이저 드릴링은 기판을 통해 연장되는 실질적으로 직선의 실린더형 개구를 야기한다. 개구의 폭은 생성될 최종 관통 구멍 비아의 폭에 비해 상대적으로 작다. 레이저 드릴링이 적용된 기판의 측면은 에칭 저항성 필름으로 마스킹된다(블록 (515)). 대안으로서, 레이저 드릴링이 적용된 측의 대향 측면이 마스킹된다. 기판(440)은 이후 제1 기간(t1) 동안 제1 고 티엘 모듈러스(Ф1)에칭 재료로 에칭된다(블록 (520)). 기판(440)의 일측만을 에칭함으로써, 레이저 드릴링에 의해 생성된 실질적으로 직선의 실린더형 개구는 다른 측면보다 개구의 일측이 더 개방되어 사다리꼴 실린더형 개구를 야기한다. 이후 에칭 저항성 필름이 기판(440)에서 제거되어 사다리꼴 실린더 형태의 개구의 양측면이 노출된다(블록 (525)). 이러한 시점에서, 기판(440)은 이때 제2 고 티엘 모듈러스(Ф1) 에칭 재료로 제2 기간(t2) 동안 에칭된다(블록 (530)). 존재하는 사다리꼴 실린더 형태의 개구 양단부를 에칭함으로써, 개구의 크기는 증가되고, 동시에 사다리꼴 실린더 형태는 유지된다. 이 시점에서, 기판(440)의 관통 구멍 비아(446)는 완성될 수 있으며, 블록(535)으로의 공정에서 추가 진행 없이 전기 장치 제조를 위해 사용될 수 있다.
조립 구조층(490)은 기판 위에 형성된다(블록 (535)). 조립 구조층(490)은 거기에 형성된 웰(441)을 포함하고 이는 관통 구멍 비아(446)의 적어도 서브셋 위에 위치된다. 이러한 조립 구조층은 웰을 형성하기 위해 마스킹 및 에칭이 뒤따르는 층 형성의 임의의 조합을 이용하여 형성될 수 있으며, 또는 패턴 주위에 조립 구조층의 형성과 이어서, 조립 구조층(490)의 개방된 웰을 남겨두는 패턴의 제거가 뒤따르는 웰이 존재하는 위치에 패턴이 형성되는 추가 공정에 의해 형성될 수 있다. 본원에 제공된 발명에 기초하여, 당업자는 조립 구조층을 형성하기 위해 다양한 접근방법을 인지할 것이다.
전기 접점은 웰(441)의 바닥에 형성되어 조립 구조층(490)의 웰(441)로 증착된 물리적 객체(430)에 대한 바닥 접점으로서 역할을 하게 된다(블록(540)). 웰(441)의 바닥의 전기 전도성 재료의 증착 또는 형성에 대해 임의의 종래의 공지된 공정이 사용될 수 있다. 물리적 객체(430)는 웰(441)로 조립된다(블록 (545)). 이 조립은 이에 한정하지 않지만, 도 1a-1b와 관련하여 전술한 유동 조립을 포함하는 임의의 공정을 이용하여 수행될 수 있다. 일부 경우, 웰(441)로 물리적 객체(430)의 적절한 증착을 촉진하기 위해 기판(440)의 바닥에 흡입력이 적용된다.
상단 접점(452)은 각 물리적 객체(430)의 상단 측을 각각의 연결 구조(454)로 연결하여 형성된다(블록 (550)). 물리적 객체(430) 및 조립 구조 위에 전기 전도성 재료를 증착 또는 형성하는데 임의의 종래 공정이 사용될 수 있다. 또한, 관통 구멍 비아(446)는 전기 전도성 재료(445)로 채워지고(블록 (555)), 바닥 접점(462)은 물리적 객체(430)의 바닥 측면을 각각의 연결 구조(464, 466)으로 전기적으로 연결하도록 형성된다(블록 (560)). 이 경우, 상단 표면 상에 막힌 관통 구멍 비아를 채우는 것은 블라인드 비아 채움 공정이다. 전기 전도성 재료(445)로 채워진 관통 구멍 비아(446)를 채우고 및/또는 바닥 접점(462)을 형성하기 위해 전기 전도성 재료 기판(440)을 증착 또는 형성하기 위해 임의의 종래 공정이 사용될 수 있다.
도 6을 참고하면, 복수의 관통 구멍 비아(646) 및 웰(641) 조합을 가진 조립체 기판(600)의 일부가 도시되고, 여기서 각 조합은 동일한 크기와 형상을 가지며, 관통 구멍 비아(646)는 본 발명의 하나 이상의 실시예에 따라 전기 전도성 재료(645)로 순응적으로 코팅된다. 도시된 것처럼, 조립체 기판(600)은 기판(640) 위에 배치된 조립 구조체(690)를 포함한다. 조립 구조체(690)는 3개의 동일한 웰 구조체(641)가 각각 기판(640)의 상단 표면으로 연장되고, 상응하는 관통 구멍 비아(646)가 기판(640)을 통해 연장되는 것이 도시된다.
웰(641)은 물리적 객체(630) 중 단하나만이 주어진 웰(641)에 증착될 수 있는 형상과 크기로 형성된다. 바닥 전기 접점은 각 웰(641)로의 물리적 객체(630)의 증착 전 각 웰(641)의 바닥에 형성된다. 웰(641)의 바닥에서의 이러한 바닥 전기 접점의 형성은 기판(640) 위에 조립 구조층(690)의 형성 이전 또는 이후 수행될 수 있다. 각 웰(641)로의 물리적 객체(630)의 증착 중, 관통 구멍 비아(646)는 조립체 기판(600)의 바닥 측면에 적용되는 흡입력이 웰(641) 내에 물리적 객체(630)를 포집하는데 도움을 줄 수 있도록 개방된다. 물리적 객체(630)가 웰(641)에서 제자리에 놓이면, 상단 전기 접점(652)은 물리적 객체(630) 각각의 상단으로부터 조립 구조층(690) 위에 배치된 각 연결 구조(654)로 연결된다. 또한, 관통 구멍 비아(646)는 전기 전도성 재료(645)로 순응적으로 코팅되고 바닥 기판 전기 접점(662)은 조립체 기판(600) 아래 배치된 각각의 연결 구조(664)로 관통 구멍 비아(646)의 웰을 따라 전기 전도성 재료(645)를 연결시킨다.
도 7을 참고하면, 흐름도(700)는 상기 도 6에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예를 따른 방법을 도시한다. 흐름도(700)를 따라, 기판(640)이 형성된다(블록 (705)). 일부 경우 기판(640)은 투명 유리 기판일 수 있다. 하나의 특정 실시예에서, 투명 유리 기판은 종래의 공정을 이용하여 형성된 Corning Eagle XG® 슬림 유리 기판이다. 특정 경우, 투명 유리 기판은 700 미크론 두께이다. 본원에 제공된 발명을 기초하여, 당업자는 본 발명의 상이한 실시예와 관련하여 사용될 수 있는 다른 기판 재료 및 두께를 인지할 것이다.
레이저 드릴링은 관통 구멍 비아(646)가 형성되는 위치에서 기판(640) 상에 수행된다(블록 (710)). 이러한 레이저 드릴링은 기판(640)을 통해 연장되는 실질적으로 직선의 실린더형 개구를 야기한다. 개구의 폭은 생성될 최종 관통 구멍 비아의 폭에 비해 상대적으로 작다. 레이저 드릴링이 적용된 기판(640)의 측면은 에칭 저항성 필름으로 마스킹된다(블록 (715)). 대안으로서, 레이저 드릴링이 적용된 반대 측면이 마스킹된다. 기판(640)은 이후 제1 기간(t1) 동안 제1 고 티엘 모듈러스(Φ1) 에칭 재료로 에칭된다(블록 (720)). 기판(640)의 일측면만 에칭함으로써, 레이저 드릴링으로 생성된 실질적으로 직선의 실린더형 개구는 개구의 일측면이 다른 측면보다 더욱 개방되어, 사다리꼴 실린더형 개구를 야기한다. 에칭 저항성 필름은 이후 기판(640)에서 제거되어 사다리꼴 실린더 형태의 개구의 양단이 노출되게 한다(블록(725)). 이 시점에서, 기판(640)은 이후 제2 고 티엘 모듈러스(Φ2) 에칭 재료로 제2 기간(t2) 동안 에칭된다(블록 730)). 존재하는 사다리꼴 실린더형 개구 양단을 에칭함으로써, 개구의 크기가 증가되고, 사다리꼴 실린더 형태는 유지된다. 이 시점에서, 기판(640)의 관통 구멍 비아(646)는 완성되고 블록(735)으로의 공정에서 추가 진행 없이 전기 장치 제조를 위해 사용될 수 있다.
조립 구조층(690)은 기판(640) 위에 형성된다(블록 (735)). 조립 구조층(690)은 거기에 형성된 웰(641)을 포함하고 이는 관통 구멍 비아(646)의 적어도 서브셋 위에 위치된다. 이러한 조립 구조층은 웰을 형성하기 위해 마스킹 및 에칭이 뒤따르는 층 형성의 임의의 조합을 이용하여 형성될 수 있으며, 또는 패턴 주위에 조립 구조층의 형성과 이어서, 조립 구조층(690)의 개방된 웰을 남겨두는 패턴의 제거가 뒤따르는 웰이 존재하는 위치에 패턴이 형성되는 추가 공정에 의해 형성될 수 있다. 본원에 제공된 발명에 기초하여, 당업자는 조립 구조층을 형성하기 위해 다양한 접근방법을 인지할 것이다.
전기 접점은 웰(641)의 바닥에 형성되어 조립 구조층(690)의 웰(641)로 증착된 물리적 객체(630)에 대한 바닥 접점으로서 역할을 하게 된다(블록(740)). 웰(641)의 바닥의 전기 전도성 재료의 증착 또는 형성에 대해 임의의 종래의 공지된 공정이 사용될 수 있다. 물리적 객체(630)는 웰(641)로 조립된다(블록 (745)). 이 조립은 이에 한정하지 않지만, 도 1a-1b와 관련하여 전술한 유동 조립을 포함하는 임의의 공정을 이용하여 수행될 수 있다. 일부 경우, 웰(641)로 물리적 객체(630)의 적절한 증착을 촉진하기 위해 기판(640)의 바닥에 흡입력이 적용된다.
상단 접점(652)은 각 물리적 객체(630)의 상단 측을 각각의 연결 구조(654)로 연결하여 형성된다(블록 (750)). 물리적 객체(630) 및 조립 구조 위에 전기 전도성 재료를 증착 또는 형성하는데 임의의 종래 공정이 사용될 수 있다. 또한, 관통 구멍 비아(646)는 전기 전도성 재료(645)로 채워지고(블록 (755)), 바닥 접점(662)은 물리적 객체(630)의 바닥 측면을 각각의 연결 구조(664, 666)으로 전기적으로 연결하도록 형성된다(블록 (760)). 이 경우, 상단 표면 상에 막힌 관통 구멍 비아를 채우는 것은 블라인드 비아 채움 공정이다. 전기 전도성 재료(645)로 채워진 관통 구멍 비아(646)를 채우고 및/또는 바닥 접점(662)을 형성하기 위해 전기 전도성 재료 기판(640)을 증착 또는 형성하기 위해 임의의 종래 공정이 사용될 수 있다.
도 8을 참고하면, 복수의 관통 구멍 비아(846) 및 웰(841) 조합을 가진 조립체 기판(800)의 일부가 도시되고, 여기서 상기 조합은 동일한 크기 및/또는 형상을 갖는다. 도시된 것처럼, 조립체 기판(800)은 사다리꼴 실린더 형태의 관통 비아(846)가 기판(840) 위에 배치된 조립 구조체(890)에서 웰(841)의 적어도 서브셋에서 연장되는 것이 도시되고; 적어도 하나의 직선의 실린더형 관통 구멍 비아(870)가 조립 구조체(890)의 상단 표면에서 기판(840)의 바닥 표면으로 연장되는 것이 도시된다.
웰(841)은 물리적 객체(830) 중 단하나만이 주어진 웰(841)에 증착될 수 있는 형상과 크기로 형성된다. 바닥 전기 접점은 각 웰(841)로의 물리적 객체(830)의 증착 전 각 웰(841)의 바닥에 형성된다. 웰(841)의 바닥에서의 이러한 바닥 전기 접점의 형성은 기판(840) 위의 조립 구조층(890)의 형성 이전 또는 이후 수행될 수 있다. 각 웰(841)로의 물리적 객체(630)의 증착 중, 관통 구멍 비아(846)는 조립체 기판(800)의 바닥 측면에 적용되는 흡입력이 웰(841) 내에 물리적 객체(830)를 포집하는데 도움을 줄 수 있도록 개방된다. 물리적 객체(830)가 웰(841)에서 제자리에 놓이면, 상단 전기 접점(852)은 물리적 객체(830) 각각의 상단으로부터 조립 구조층(890) 위에 배치된 각 연결 구조(854)로 연결된다. 또한, 관통 구멍 비아(846)는 전기 전도성 재료(845)로 채워지고 바닥 기판 전기 접점(862)은 조립체 기판(800) 아래 배치된 각각의 연결 구조(864, 866)로 관통 구멍 비아(846) 내에서 전기 전도성 재료(845)를 연결시킨다. 또한, 관통 구멍 비아(870)는 전기 전도성 재료(872)으로 관통 구멍 비아(870)가 채워지고, 상부 접점(853)은 연결 구조(854b)에 전기 전도성 재료(872)를 연결하고, 하부 접점(876)은 전기 전도성 재료(872)를 연결 구조(874)에 연결한다.
도 9을 참고하면, 흐름도(900)는 상기 도 8에 도시된 것과 유사한 조립체 기판을 제조하기 위한 본 발명의 일부 실시예를 따른 방법을 도시한다. 흐름도(900)를 따라, 기판(840)이 형성된다(블록 (905)). 일부 경우 기판(840)은 투명 유리 기판일 수 있다. 하나의 특정 실시예에서, 투명 유리 기판은 종래의 공정을 이용하여 형성된 Corning Eagle XG® 슬림 유리 기판이다. 특정 경우, 투명 유리 기판은 700 미크론 두께이다. 본원에 제공된 발명을 기초하여, 당업자는 본 발명의 상이한 실시예와 관련하여 사용될 수 있는 다른 기판 재료 및 두께를 인지할 것이다.
레이저 드릴링은 관통 구멍 비아(846) 및 관통 구멍 비아(870)가 형성되는 위치에서 기판(840) 상에서 수행된다(블록 (910)). 이러한 레이저 드릴링은 기판을 통해 연장되는 실질적으로 직선의 실린더형 개구를 야기한다. 개구의 폭은 생성될 최종 관통 구멍 비아의 폭에 비해 상대적으로 작다. 레이저 드릴링이 적용된 기판의 측면은 관통 구멍 비아(846) 및 관통 구멍 비아(870) 모두의 위치에 대해 에칭 저항성 필름으로 마스킹되고(블록 (915)), 기판(840)의 반대측의 일부는 관통 구멍 비아(870)에 상응하는 위치를 덮도록 마스킹된다(블록 (920)). 대안으로서, 레이저 드릴링이 적용된 반대 측면이 마스킹된다.
기판(840)은 이후 제1 기간(t1) 동안 제1 고 티엘 모듈러스(Φ1) 에칭 재료로 에칭된다(블록 (925)). 기판(840)의 일측면만 에칭함으로써, 관통 구멍 비아(846)에 상응하는 위치에서 레이저 드릴링으로 생성된 실질적으로 직선의 실린더형 개구는 개구의 일측면이 다른 측면보다 더욱 개방되어, 사다리꼴 실린더형 개구를 야기한다. 에칭 저항성 필름은 이후 기판(840)에서 제거되어 사다리꼴 실린더 형태의 개구의 양단 및 관통 구멍 비아(870)에 상응하는 레이저 드릴링된 구멍의 양단이 노출되게 둔다(블록(930)). 이 시점에서, 기판(840)은 이후 제2 고 티엘 모듈러스(Φ2) 에칭 재료로 제2 기간(t2) 동안 에칭된다(블록 935)). 관통 구멍 비아(846)에 상응하는 위치에서 존재하는 사다리꼴 실린더형 개구 양단을 에칭함으로써, 개구의 크기가 증가되고, 사다리꼴 실린더 형태는 유지된다. 유사하게, 관통 구멍 비아(870)에 상응하는 위치에서 존재하는 직선의 레이저 드릴링된 개구 양단을 에칭함으로써, 개구의 크기가 증가되고, 직선의 실린더 형태는 유지된다. 이 시점에서, 기판(840)의 관통 구멍 비아(846)는 완성되고 블록(940)으로의 공정에서 추가 진행 없이 전기 장치 제조를 위해 사용될 수 있다.
조립 구조층(890)은 기판 위에 형성된다(블록 (940)). 조립 구조층(890)은 거기에 형성된 관통 구멍 비아(846)의 적어도 서브셋 위에 위치된 웰(841)과, 관통 구멍 비아(870)의 연장으로서 작동하는 더 좁은 웰(881)을 포함한다. 이러한 조립 구조층은 웰을 형성하기 위해 마스킹 및 에칭이 뒤따르는 층 형성의 임의의 조합을 이용하여 형성될 수 있으며, 또는 패턴 주위에 조립 구조층의 형성과 이어서, 조립 구조층(890)에 개방된 웰을 남겨두는 패턴의 제거가 뒤따르는 웰이 존재하는 위치에 패턴이 형성되는 추가 공정에 의해 형성될 수 있다. 본원에 제공된 발명에 기초하여, 당업자는 조립 구조층을 형성하기 위해 다양한 접근방법을 인지할 것이다.
전기 접점은 웰(841)의 바닥에 형성되어 조립 구조층(890)의 웰(841)로 증착된 물리적 객체(830)에 대한 바닥 접점으로서 역할을 하게 된다(블록(945)). 웰(841)의 바닥에서의 전기 전도성 재료의 증착 또는 형성에 대해 임의의 종래의 공지된 공정이 사용될 수 있다. 물리적 객체(830)는 웰(841)로 조립된다(블록 (950)). 이 조립은 이에 한정하지 않지만, 도 1a-1b와 관련하여 전술한 유동 조립을 포함하는 임의의 공정을 이용하여 수행될 수 있다. 일부 경우, 웰(841)로 물리적 객체(830)의 적절한 증착을 촉진하기 위해 기판(840)의 바닥에 흡입력이 적용된다.
상단 접점(852) 및 상단 접점(853)은 각 물리적 객체(830)의 상단 측을 각각의 연결 구조(854)로 연결하여 형성된다(블록 (955)). 물리적 객체(830) 및 조립 구조 위에 전기 전도성 재료를 증착 또는 형성하는데 임의의 종래 공정이 사용될 수 있다. 또한, 관통 구멍 비아(846)는 전기 전도성 재료(845)로 채워지고, 관통 구멍 비아(870)는 전기 전도성 재료(872)로 채워지고(블록 (960)), 및 바닥 접점(862, 876)은 물리적 객체(830)의 바닥 측면을 각각의 연결 구조(864, 866)로 전기적으로 연결하고 전기 전도성 재료(872)를 연결 구조(874)로 전기적으로 연결하도록 형성된다(블록 (960)). 전기 전도성 재료로 채워진 관통 구멍 비아(846) 및 관통 구멍 비아(870)를 채우기 위해 임의의 종래 공정이 사용될 수 있다.
결론적으로, 본 발명은 기판 내에 구조물을 형성하기 위한 신규한 시스템, 장치, 방법 및 장치를 제공한다. 본 발명의 하나 이상의 실시예에 대한 상세한 설명은 상기에 주어졌지만, 본 발명의 사상을 변경하지 않고 다양한 대안, 수정 및 등가물이 당업자에게 명백할 것이다. 따라서, 상기 설명은 첨부된 청구 범위에 의해 정의된 본 발명의 범위를 제한하는 것으로 간주되어서는 안된다.
Claims (20)
- 제1 표면 및 제2 표면을 가진 기판;
상기 기판의 제1 표면 위에 배치된 조립 구조층; 및
상기 기판을 관통하도록 형성된 적어도 하나의 관통 구멍 비아;를 포함하고,
여기서, 상기 조립 구조층은 기판의 제1 표면의 일부분을 노출하는 복수의 개구를 포함하고, 상기 복수의 개구 각각은 다양한 크기 및 형태를 가진 물리적 객체가 삽입되도록 다양한 크기 및 형태를 가지며,
여기서, 상기 적어도 하나의 관통 구멍 비아는 상기 기판의 제2 표면으로부터 기판의 제1 표면으로 연장되고, 상기 관통 구멍 비아의 제1 단부는 기판의 제1 표면에서 접근 가능하고, 상기 복수의 개구 중 하나 내에서 접근 가능하며, 상기 관통 구멍 비아의 제2 단부는 기판의 제2 표면에서 접근 가능하며, 상기 관통 구멍 비아의 제2 단부에서의 상기 기판의 제2 표면에 평행한 단면적은 상기 관통 구멍 비아의 제1 단부에서의 기판의 제1 표면에 평행한 단면적보다 더 크고,
상기 복수의 개구는 적어도 각각 제1 형태를 가진 제1 서브셋 및 각각 제2 형태를 가진 제2 서브셋을 포함하고,
적어도 하나의 관통 구멍 비아는 상기 제1 서브셋에 포함된 개구로부터 연장되는 제1 관통 구멍 비아 및 제2 서브셋에 포함된 개구에서 연장되는 제2 관통 구멍 비아를 포함하며, 여기서, 상기 제2 관통 구멍 비아는 상기 제1 관통 구멍 비아와 상이한 치수 특성을 나타내고, 상기 상이한 치수 특성은 크기 및 형태로 구성된 그룹에서 선택되는, 조립체 기판. - 청구항 1에 있어서,
상기 관통 구멍 비아의 형태는 사다리꼴 실린더 형태인, 조립체 기판. - 청구항 1에 있어서,
상기 관통 구멍 비아는 전기 전도성 재료로 완전히 채워지는, 조립체 기판. - 청구항 1에 있어서,
상기 관통 구멍 비아는 전기 전도성 재료로 순응적으로 채워지는, 조립체 기판. - 청구항 1에 있어서,
전기 접점은 상기 관통 구멍 비아의 제1 개구 근처의 복수의 개구 중 하나의 바닥에 형성되고, 전기 전도성 재료는 상기 전기 접점과 접촉하도록 관통 구멍 비아에 형성되는, 조립체 기판. - 청구항 1에 있어서,
상기 기판은 유리로 형성되는, 조립체 기판. - 청구항 6에 있어서,
상기 유리는 제1 타입의 유리이며, 상기 조립 구조층은 제2 타입의 유리로 형성되는, 조립체 기판. - 청구항 1에 있어서,
상기 적어도 하나의 관통 구멍 비아는 복수의 개구 중 하나에서 연장되는 제1 관통 구멍 비아이며, 여기서, 상기 조립체 기판은 기판의 제1 표면에서 기판의 제2 표면으로 연장되는 제2 관통 구멍 비아를 더욱 포함하고, 상기 제1 관통 구멍 비아는 사다리꼴 실린더 형태를 나타내고 제2 관통 구멍 비아는 직선의 실린더 형태를 나타내는, 조립체 기판. - 삭제
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KR20200026673A (ko) * | 2019-06-11 | 2020-03-11 | 엘지전자 주식회사 | 디스플레이 장치의 제조방법 및 디스플레이 장치 제조를 위한 기판 |
KR102251195B1 (ko) * | 2019-10-01 | 2021-05-12 | 윤치영 | 수직 정렬된 버티컬 타입 초소형 엘이디를 구비한 엘이디 어셈블리 |
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KR20210149290A (ko) * | 2020-06-01 | 2021-12-09 | 삼성디스플레이 주식회사 | 표시 장치 및 그의 제조 방법 |
WO2021261627A1 (ko) * | 2020-06-26 | 2021-12-30 | 엘지전자 주식회사 | 디스플레이 장치 제조용 기판 및 이를 이용한 디스플레이 장치의 제조방법 |
US11764095B2 (en) * | 2020-07-10 | 2023-09-19 | Samsung Electronics Co., Ltd. | Wet alignment method for micro-semiconductor chip and display transfer structure |
TWI752707B (zh) | 2020-11-03 | 2022-01-11 | 財團法人工業技術研究院 | 具有通孔的基板及其製造方法 |
EP4012755A1 (en) * | 2020-12-11 | 2022-06-15 | Samsung Electronics Co., Ltd. | Micro-semiconductor chip wetting align apparatus |
US20220189931A1 (en) * | 2020-12-15 | 2022-06-16 | Samsung Electronics Co., Ltd. | Display transferring structure and display device including the same |
WO2022149628A1 (ko) * | 2021-01-06 | 2022-07-14 | 엘지전자 주식회사 | 반도체 발광소자를 이용한 디스플레이 장치 |
US20220285188A1 (en) * | 2021-03-02 | 2022-09-08 | Samsung Electronics Co., Ltd. | Display transfer structure including light emitting elements and transferring method of light emitting elements |
WO2022196019A1 (ja) | 2021-03-15 | 2022-09-22 | 日本電気硝子株式会社 | ガラス基板、貫通孔形成用ガラス原板及びガラス基板の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020189094A1 (en) | 2000-02-01 | 2002-12-19 | International Business Machines Corporation | Structure for high speed printed wiring boards with multiple differential impedance-controlled layers |
JP2006074062A (ja) * | 1993-12-17 | 2006-03-16 | Univ California | 微細構造を作製する方法および微細構造を基板上に組み付ける方法 |
JP2014127701A (ja) * | 2012-12-27 | 2014-07-07 | Ibiden Co Ltd | 配線板及びその製造方法 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11264991A (ja) * | 1998-01-13 | 1999-09-28 | Matsushita Electric Ind Co Ltd | 液晶表示素子の製造方法 |
US6873529B2 (en) * | 2002-02-26 | 2005-03-29 | Kyocera Corporation | High frequency module |
KR100444588B1 (ko) | 2002-11-12 | 2004-08-16 | 삼성전자주식회사 | 글래스 웨이퍼의 비아홀 형성방법 |
JP4138529B2 (ja) * | 2003-02-24 | 2008-08-27 | 浜松ホトニクス株式会社 | 半導体装置、及びそれを用いた放射線検出器 |
JP2004272014A (ja) * | 2003-03-10 | 2004-09-30 | Seiko Epson Corp | 光通信モジュールの製造方法、光通信モジュール、及び電子機器 |
JP3978189B2 (ja) * | 2004-01-23 | 2007-09-19 | 松下電器産業株式会社 | 半導体装置の製造方法及びその製造装置 |
US7629026B2 (en) * | 2004-09-03 | 2009-12-08 | Eastman Kodak Company | Thermally controlled fluidic self-assembly |
JPWO2010087483A1 (ja) | 2009-02-02 | 2012-08-02 | 旭硝子株式会社 | 半導体デバイス部材用ガラス基板および半導体デバイス部材用ガラス基板の製造方法 |
US20100326716A1 (en) * | 2009-06-26 | 2010-12-30 | Zhichao Zhang | Core via for chip package and interconnect |
JP5447316B2 (ja) * | 2010-09-21 | 2014-03-19 | 株式会社大真空 | 電子部品パッケージ用封止部材、及び電子部品パッケージ |
KR20150024944A (ko) * | 2011-07-13 | 2015-03-09 | 이비덴 가부시키가이샤 | 전자 부품 내장 배선판 및 그 제조 방법 |
US8648328B2 (en) * | 2011-12-27 | 2014-02-11 | Sharp Laboratories Of America, Inc. | Light emitting diode (LED) using three-dimensional gallium nitride (GaN) pillar structures with planar surfaces |
US10115862B2 (en) | 2011-12-27 | 2018-10-30 | eLux Inc. | Fluidic assembly top-contact LED disk |
CN104185799B (zh) | 2012-02-03 | 2017-06-30 | 梅卡雷斯系统有限责任公司 | 补偿线路板上的光学传感器 |
US9034754B2 (en) * | 2012-05-25 | 2015-05-19 | LuxVue Technology Corporation | Method of forming a micro device transfer head with silicon electrode |
US20140256231A1 (en) * | 2013-03-07 | 2014-09-11 | Dow Global Technologies Llc | Multilayer Chemical Mechanical Polishing Pad With Broad Spectrum, Endpoint Detection Window |
US9417415B2 (en) * | 2013-05-28 | 2016-08-16 | Georgia Tech Research Corporation | Interposer with polymer-filled or polymer-lined optical through-vias in thin glass substrate |
US9296646B2 (en) * | 2013-08-29 | 2016-03-29 | Corning Incorporated | Methods for forming vias in glass substrates |
JP6350093B2 (ja) * | 2013-12-16 | 2018-07-04 | 味の素株式会社 | 部品内蔵基板の製造方法および半導体装置 |
US9917226B1 (en) * | 2016-09-15 | 2018-03-13 | Sharp Kabushiki Kaisha | Substrate features for enhanced fluidic assembly of electronic devices |
US9892944B2 (en) * | 2016-06-23 | 2018-02-13 | Sharp Kabushiki Kaisha | Diodes offering asymmetric stability during fluidic assembly |
US9722145B2 (en) * | 2015-06-24 | 2017-08-01 | Sharp Laboratories Of America, Inc. | Light emitting device and fluidic manufacture thereof |
US10535640B2 (en) * | 2014-10-31 | 2020-01-14 | eLux Inc. | System and method for the fluidic assembly of micro-LEDs utilizing negative pressure |
US9755110B1 (en) * | 2016-07-27 | 2017-09-05 | Sharp Laboratories Of America, Inc. | Substrate with topological features for steering fluidic assembly LED disks |
US10593562B2 (en) * | 2015-04-02 | 2020-03-17 | Samtec, Inc. | Method for creating through-connected vias and conductors on a substrate |
US9851056B2 (en) | 2015-10-16 | 2017-12-26 | Seoul Viosys Co., Ltd. | Compact light emitting diode chip and light emitting device having a slim structure with secured durability |
CN205863156U (zh) * | 2016-07-05 | 2017-01-04 | 安徽三安光电有限公司 | 一种晶片减薄用载盘及上片机 |
US9837390B1 (en) * | 2016-11-07 | 2017-12-05 | Corning Incorporated | Systems and methods for creating fluidic assembly structures on a substrate |
CN106681069A (zh) * | 2017-01-03 | 2017-05-17 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
US10062674B1 (en) * | 2017-04-28 | 2018-08-28 | Corning Incorporated | Systems and methods for display formation using photo-machinable material substrate layers |
US10580725B2 (en) * | 2017-05-25 | 2020-03-03 | Corning Incorporated | Articles having vias with geometry attributes and methods for fabricating the same |
-
2018
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006074062A (ja) * | 1993-12-17 | 2006-03-16 | Univ California | 微細構造を作製する方法および微細構造を基板上に組み付ける方法 |
US20020189094A1 (en) | 2000-02-01 | 2002-12-19 | International Business Machines Corporation | Structure for high speed printed wiring boards with multiple differential impedance-controlled layers |
JP2014127701A (ja) * | 2012-12-27 | 2014-07-07 | Ibiden Co Ltd | 配線板及びその製造方法 |
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