CN110050337A - 电子装置中的延迟通孔形成 - Google Patents

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Abstract

实施方式涉及用于在基材中形成通孔的系统和方法，更具体地，涉及在基材中形成通孔的系统和方法在各通孔处理步骤之间介入有非通孔处理。

Description

电子装置中的延迟通孔形成
相关申请交叉引用
本申请根据35U.S.C.§120要求2016年11月7日提交的系列号为15/344,760的美国申请的优先权权益，本文以该申请的内容为基础并通过引用将其全文纳入本文。
技术领域
实施方式涉及用于在基材中形成通孔的系统和方法，更具体地，涉及在基材中形成通孔的系统和方法在各通孔处理步骤之间介入有非通孔处理。
背景技术
电子装置的制造常涉及在基材中形成通孔。这种通孔形成利用连续的多个步骤来进行，这些步骤在基材中的所需位置处实现了通孔形成。可以在基材上的其他结构形成之前，在基材上的全部其他结构形成之后，或者在基材上的各结构形成之间，在基材中形成这些通孔。在基材上的其他结构形成之前形成通孔可导致难以形成与先前形成的通孔不相容的其他非通孔结构。或者，在基材上的其他非通孔结构形成之后再形成通孔可要求相对较高的通孔处理配准(registration)，这可能是昂贵的，或者在一些情况中是不可能的。
因此，至少出于上述原因，本领域需要用于制造电子装置的先进的系统和方法。
附图说明
通过参考在本说明书的其余部分中描述的附图，可以实现对本发明的各个实施方式的进一步理解。附图中，在若干附图中使用相同的附图标记来表示相似的部件。在一些情况中，由小写字母组成的子标签与附图标记相关，用于表示多个类似部件中的一个。当参考的附图标记没有指定现有的子标签时，其旨在指代所有这样的多个类似部件。
图1是示出了本发明一些实施方式的用于通孔形成的方法的流程图；
图2a-2g示出了与图1所示的方法一致的包括通孔预确定和形成的处理步骤的子集；
图3是示出了本发明各个实施方式的另一种用于通孔形成的方法的流程图，其中，通孔预确定是在形成第一组非通孔结构之后进行，并且通孔形成是在形成第二组非通孔结构之后进行；
图4a-4d示出了与图3所示的方法一致的包括通孔预确定和形成的处理步骤的子集；
图5是示出了本发明一个或多个实施方式的另一种用于通孔形成的方法的流程图，其中，通孔预确定是在基材的第一侧上进行，随后在基材的第二侧上形成非通孔结构组，以及在基材的第一侧背面上进行通孔形成；以及
图6a-6e示出了与图5所示的方法一致的包括通孔预确定和形成的处理步骤的子集。
具体实施方式
实施方式涉及用于在基材中形成通孔的系统和方法，更具体地，涉及在基材中形成通孔的系统和方法在各通孔处理步骤之间介入有非通孔处理。
各种实施方式提供了在基材中形成通孔的方法。这些方法包括：在基材上进行通孔的预确定，以在基材的至少一个表面上或在基材的本体中形成至少一个变形；在通孔预确定之后，在基材上形成非通孔结构；以及在基材上形成非通孔结构之后，在基材中形成通孔，以在对应于变形的位置处，在基材中形成通孔。基材的材料可以包括但不限于玻璃、陶瓷、聚合物、金属或者前述材料的两种或更多种的组合，在一些情况中，包括多层结构。非通孔结构可以是在基材顶上形成的任意多种结构，包括但不限于能够接收流体组装的微元件的孔、晶体管、电接点、光学装置和导电迹线。
在上述实施方式的一些情况中，先在基材上进行通孔预确定，再在基材上形成任何非通孔结构。在具体的情况中，先在基材上进行通孔预确定，再在基材上进行任何其他处理。在上述实施方式的一种或多种情况中，所述通孔预确定包括利用激光能在基材的至少一个表面上或基材的本体中建立所述至少一个变形。在上述实施方式的一些情况中，利用干法蚀刻工艺、湿法蚀刻工艺或者干法蚀刻工艺与湿法蚀刻工艺的组合来形成通孔。
在上述实施方式的各种情况中，通孔的开口面积与变形的开口面积的比值是至少5:1。在上述实施方式的具体情况中，通孔的开口面积与变形的开口面积的比值是至少3:1。在其他情况中，该比值可以是至少10:1、50:1或100:1。在上述实施方式的一些情况中，当基材稳固于第一基材载体或框架时，在基材上进行通孔预确定，并且当基材稳固于第二基材载体或框架时，在基材中形成通孔。在一些情况中，第一基材载体或框架与第一设施或处理线相关，而第二基材载体或框架与第二设施或处理线相关。在其他情况中，可将基材稳固于处理载体或框架，以既用于通孔预确定又用于随后的装置或通孔处理步骤。基材也可以是自立式的。通孔预确定步骤还可在卷到卷的处理方法中进行，同时基材是板条形式。
其他实施方式提供了在基材中形成通孔的方法，所述方法包括：提供基材，所述基材在基材的第一表面处或本体中包含至少一个变形；在基材的选定表面上进行与非通孔相关的处理；以及在进行了与非通孔相关的处理之后，在基材中形成通孔，以在对应于变形的位置处，在基材中形成所述通孔。基材的材料可以包括但不限于玻璃、陶瓷、聚合物、金属或者这些材料的组合。所述基材可以是多层结构，其中通孔预确定发生在各层中的任意层处。与非通孔相关的处理可以在基材的选定表面上形成非通孔结构。这种非通孔结构可以是在基材顶上形成的任意多种结构，包括但不限于能够接收流体组装的微元件的孔、晶体管、电接点、光学装置、显示元件、传感器、光伏元件、膜层和导电迹线。所述选定的表面可以是基材的第一表面或基材的第二表面。
在上述实施方式的一些情况中，在基材中形成通孔期间，将基材稳固于基材载体或框架，以使基材的第一表面暴露于处理中。在基材的选定表面是基材的第二表面的一些这样的情况中，将基材稳固于基材载体或框架，以在基材的选定表面上进行与非通孔相关的处理期间，基材的第二表面暴露于处理中。在基材的选定表面是基材的第一表面的其他这样的情况中，将基材稳固于基材载体或框架，以在基材的选定表面上进行与非通孔相关的处理期间，基材的第一表面暴露于处理中。
在上述实施方式的一种或多种情况中，在基材的选定表面上进行与非通孔相关的处理使得在基材的选定表面上形成了非通孔结构。在上述实施方式的具体情况中，所述方法还包括进行通孔预确定，以在基材的第一表面处或基材的本体中得到所述至少一个变形。这种通孔预确定可以包括但不限于基于激光的变形工艺。
其他实施方式提供了在基材中形成通孔的方法，所述方法包括：将基材稳固于第一基材载体或框架；当基材稳固于第一基材载体或框架时，在基材上进行基于激光的通孔预确定，以在基材的表面处建立至少一个变形；从第一基材载体或框架移除基材，并且将基材稳固于第二基材载体或框架；在通孔预确定之后，在基材上形成非通孔结构；以及当基材稳固于第二基材载体或框架时，在基材中形成通孔，以在对应于变形的位置处，在基材中形成通孔。基材的材料可以是例如玻璃、陶瓷、聚合物、金属或者这些材料的组合。非通孔结构可以是在基材顶上形成的任意多种结构，包括但不限于能够接收流体组装的微元件的孔、晶体管、电接点、光学装置、显示元件、传感器或天线、光伏元件、膜层和导电迹线。
转到图1，流程图100示出了本发明一些实施方式的用于通孔形成的方法。根据流程图100，提供基材(框105)。基材可以是适于装置制造的任何基材或材料。作为一些实例，基材可以是玻璃基材、玻璃陶瓷基材、聚合物基材、金属基材或陶瓷基材。在一些情况中，基材可以由单种材料形成，但是在其他情况中，基材可以由多种材料的复合物组成或者由不同材料的多层堆叠体组成。在各种情况中，基材可以是刚性片材，但是在其他情况中，基材可以是挠性的并且与卷到卷的处理相容。在一个具体的实施方式中，基材可以是EAGLE 片材。在具体的实施方式中，基材的厚度小于0.7mm。在一个或多个实施方式中，基材的厚度小于0.5mm。在其他实施方式中，基材的厚度小于0.3mm。在一些具体的实施方式中，基材的厚度小于0.1mm。在要进行薄膜晶体管(TFT)处理的情况中，可以选择基材为无碱金属的组合物。或者，在要进行离子交换处理的情况中，可以选择基材为含碱金属的基材。基于本文提供的公开内容，本领域普通技术人员能够识别与不同实施方式相关的可使用的各种基材。在各个实施方式中，基材可展现出在小于二分之一纳米(<0.5nm)至1纳米(1nm)之间的表面粗糙度值(Ra)。基材的面积可以在0.01平方米(0.01m2)至1平方米(1m2)之间。基材能够具有大于600摄氏度(>600C)的装置处理温度。
将所提供的基材稳固于基材载体(框110)。如本文中所使用的，短语“基材载体”以其最宽泛的意思来使用，其意为可以用于稳固基材以进行处理的任何机构，包括但不限于基材载体或处理框架。基于本文提供的公开内容，本领域普通技术人员能够识别与不同实施方式相关的可用于稳固基材的各种机构，根据上文定义，它们被认为是“基材载体”。在其他实施方式中，也可在不与基材结合的情况下处理基材。随着基材载体稳固了基材，在所提供的基材上进行通孔预确定(框115)。如本文中所使用的，短语“通孔预确定”以其最宽泛的含义来使用，其意为对于在基材中形成通孔不可或缺的任何工艺，其使得在基材中未完全形成所需通孔。这种通孔预确定可以利用多层基材中的任何材料或层来进行。例如，通孔预确定可以包括改变基材以标记或以其他方式指示待形成通孔的位置。在各个实施方式中，通孔预确定包括：在待形成通孔的位置处产生变形。在一些这样的实施方式中，通孔预确定包括：在待形成通孔的位置处产生直径小于五(5)微米的变形，并且随后的通孔形成包括：在基材中形成直径大于五(5)微米的开口。在其他实施方式中，通孔预确定包括：在通孔位置处产生直径小于三(3)微米的变形，并且随后的通孔形成包括：在基材中形成直径大于五(5)微米的开口。在其他实施方式中，通孔预确定包括：在通孔位置处产生直径小于一(1)微米的变形，并且随后的通孔形成包括：在基材中形成直径大于五(5)微米的开口。在具体的实施方式中，通孔预确定包括：产生变形，该变形小于由随后的通孔形成所形成的通孔的直径的三分之一大小。在其他具体的实施方式中，通孔预确定包括：产生变形，该变形小于由随后的通孔形成所形成的通孔的直径的五分之一大小。
在一个具体的实施方式中，通过将激光聚焦在需要通孔的基材表面上的位置处，实现通孔预确定。激光能对基材表面的影响使得在基材的表面上形成了变形，该变形可用于引导随后的处理步骤(包括通孔形成)。这种可用于进行上述通孔预确定工艺的基于激光的变形工艺的实例在下述文献中有所阐述：Schillinger等人于2014年1月14日提交的题为“Method and Device for the Laser-Based Machining of Sheet-Like Substrates”(《用于对片状基材进行基于激光的机械加工的方法和装置》)的第2014/0199519号美国专利公开；以及Schillinger等人于2014年1月14日提交的题为“Method and Device for theLaser-Based Machining of Sheet-Like Substrates”(《用于对片状基材进行基于激光的机械加工的方法和装置》)的第2014/0199519号美国专利公开；以及Marjanovic等人于2014年12月16日提交的题为“Method for Rapid Laser Drilling of Holes in Glass andProducts Made Therefrom”(《用于在玻璃中快速激光钻孔的方法及其形成的产品》)的第2015/0166396号美国专利公开。出于全部目的，上述参考文献分别通过引用纳入本文。在一个具体的实施方式中，进行差异化的通孔预确定，其中在基材的一侧上产生直径小于三(3)微米的变形，而在基材的另一侧上产生直径小于十五(15)微米的变形。在另一个具体的实施方式中，所述通孔预确定工艺包括：在基材的两侧上均产生直径小于一(1)微米的变形。基于本文提供的公开内容，本领域普通技术人员能够识别可根据不同实施方式用于进行通孔预确定的各种工艺。
进行非通孔式基材改变(框120)。如本文中所使用的，短语“非通孔式基材改变”或者“非通孔处理”以其最宽泛的含义来使用，其意为对于形成通孔并不是不可或缺的，改变基材或其表面的任何工艺。仅作为许多实例中的一些实例，非通孔式基材改变可以包括但不限于：在基材上进行图案化及形成晶体管，或者进行所述图案化及形成晶体管中涉及的一些子项工艺；在基材上图案化及形成金属化层；制造物理结构(例如用于对显示装置进行流体组装的孔或凹陷)；在通孔预确定后进行基材的离子交换；形成有源矩阵背板或无源矩阵互连；制造传感器或天线结构；制造光伏结构；对基材进行热循环；对基材表面进行真空或湿法或机械处理；在基材表面上产生膜或涂层和/或在基材表面上制造光学装置。这种非通孔式基材改变包括所进行的任何工艺，其改变基材表面并且不直接是形成通孔的部分。因此，例如，如果在基材表面上形成孔结构，并且该孔结构包括的开口或孔延伸到基材自身中或限定在形成于基材顶部上的层中，则这样的工艺不与形成通孔直接相关，因此是非通孔式基材改变。即使在通孔位置被定义为从上述开口或孔的底部延伸的通孔预确定的一部分的情况下也如此。相反，例如，如果通过在基材表面中图案化及蚀刻标记物来进行通孔预确定，则该图案化和蚀刻工艺将被包括在通孔预确定中，其与通孔形成直接相关，因此不是非通孔式基材改变。
在基材上进行通孔形成(框125)。通孔形成可以包括通过其形成完全或部分通过基材的通孔的任何工艺，从而在对应于上述通孔预确定期间在基材表面上或本体中所产生的变形的位置处，产生完整通孔。因此，所形成的通孔可以是穿孔式通孔或盲孔。这种通孔形成可以涉及，例如，干法化学蚀刻工艺或湿法化学蚀刻工艺。应注意，本领域已知的用于在基材中产生开口的任何工艺可以与实施方式关联使用，只要选定的用于进行通孔形成的工艺与在通孔预确定和通孔形成之间发生的任何非通孔式基材改变相容即可。这种相容性包括以下两种：(1)通孔形成工艺不会破坏任何非通孔式基材改变；以及(2)通孔形成工艺能够在包含非通孔式基材改变的环境中操作。在形成通孔后，可以认为对基材的处理已经完成了，或者可以进行另外的非通孔式基材改变(框130)。
转到图2a-2g，其示出了与图1相关的上述方法一致的包括通孔预确定和形成的处理步骤的子集。转到图2a，提供基材205。基材205包括第一表面210和第二表面215。如图2b所示，将基材205稳固于基材载体225，使得第二表面215邻近基材载体220的表面225。如图2c所示，进行通孔预确定过程，以在第一表面210中产生多个变形230。如图2d-2e所示，进行非通孔式基材改变，其包括在基材205的第一表面210上方的图案层235中形成具有开口240的沉积图案。随后，在开口240中形成非通孔结构245，以及移除图案层235的剩余部分。应理解，图2d-2e所示的非通孔式基材改变仅是可以在通孔预确定之后以及通孔形成之前进行的多种工艺中的实例。如图2f所示，应用通孔形成过程，使得在对应于变形230的位置处形成通孔250。此时，完成基材205中的通孔形成。通过用在一些非通孔结构245上方延伸的材料填充每个通孔250来进行另外的非通孔式基材改变。
通过先进行通孔预确定再在基材上形成非通孔结构，待进行通孔预确定的位置处的基材不受影响。当使用例如上述基于激光的变形过程时，基材的这种不受影响便于提高通孔位置的准确性。相反，如果在基材上形成一个或多个非通孔结构之后再进行通孔预确定，则在待形成通孔的位置处，来自用于形成非通孔结构的处理步骤的残余物可能留在基材上，这不利地影响准确进行通孔预确定的能力。应注意的是，在一些情况中，可以在基材上形成了一些非通孔结构之后再进行通孔预确定，其中谨慎地限制这些制造步骤对之后的通孔预确定过程的影响。
另外，通过在完成了用于形成非通孔结构的一些工艺之后再进行通孔形成，之前完成的工艺不会受到由通孔形成所得到的完整通孔的不利影响。例如，如果形成非通孔结构包括薄膜的真空沉积，则在通孔已经延伸通过基材的情况下，由于不能实现必要的真空，这种真空沉积会受到不利地影响。又例如，如果基材表现出的完整形成的通孔比由通孔预确定得到的任何变形相对更大，则基材表面上的光致抗蚀剂的旋涂可能受到不利影响。又例如，如果基材表现出的完整形成的通孔比由通孔预确定得到的任何变形相对更大，则由于较大的开口所导致的光学作用，基材表面上的光致抗蚀剂的光学暴露可能受到不利影响。
转到图3，流程图300示出了本发明各个实施方式的另一种用于通孔形成的方法，其中，通孔预确定是在形成第一组非通孔结构之后进行，并且通孔形成是在介入的形成第二组非通孔结构之后进行。根据流程图300，提供基材(框305)。该基材可以与上文关于图1论述的基材相似。
在基材的第一侧上进行非通孔式基材改变(框310)。仅作为许多实例中的一些实例，非通孔式基材改变可以包括但不限于：在基材上进行图案化及形成晶体管，或者进行所述图案化及形成晶体管中涉及的一些子项工艺；在基材上图案化及形成金属化层；制造物理结构(例如用于对显示装置进行流体组装的孔或凹陷)；形成有源背板或无源矩阵互连；制造传感器或天线结构；制造光伏结构；对基材进行热循环；对基材表面进行真空或湿法或机械处理；在基材表面上产生膜或涂层和/或在基材表面上制造光学装置。这种非通孔式基材改变包括所进行的任何工艺，其改变基材表面并且不直接是形成通孔的部分。因此，例如，如果在基材表面上形成孔结构，并且该孔结构包括的开口或孔延伸到基材自身中或延伸到形成于基材顶部上的层中，则这样的工艺不与形成通孔直接相关，因此是非通孔式基材改变。即使在通孔位置被定义为从上述孔开口的底部延伸的通孔预确定的一部分的情况下也如此。相反，例如，如果通过在基材表面中图案化及蚀刻标记物来进行通孔预确定，则该图案化和蚀刻工艺将被包括在通孔预确定中，其与通孔形成直接相关，因此不是非通孔式基材改变。
将所提供的基材稳固于基材载体，并且使基材的第二侧邻近基材载体(框315)。基材载体可以是在处理期间能够稳固保持基材的任何装置或系统。基于本文提供的公开内容，本领域普通技术人员能够识别与不同实施方式相关的可使用的各种基材载体。或者，可将所提供的基材稳固于基材载体，并且使基材的第一侧邻近基材载体。
随着基材载体稳固了基材，在所提供的基材的第一侧上进行通孔预确定(框320)。例如，通孔预确定可以包括改变基材以标记或以其他方式指示待形成通孔的位置。在各个实施方式中，通孔预确定包括：在待形成通孔的位置处产生变形。这种通孔预确定可以类似于上文关于图1所论述的来进行。转到图4a，该图示出了在进行了非通孔式基材改变以得到非通孔结构445及随后进行通孔预确定以在第一表面410中得到多个变形430之后的基材载体420和基材405。将基材405的第二表面415压向基材载体420的顶表面425。
回到图3，在进行通孔预确定之后，进行另外的非通孔式基材改变(框325)。再次，仅作为许多实例中的一些实例，非通孔式基材改变可以包括但不限于：在基材上进行图案化及形成晶体管，或者进行所述图案化及形成晶体管中涉及的一些子项工艺；在基材上图案化及形成金属化层；制造物理结构(例如用于对显示装置进行流体组装的孔或凹陷)；在通孔预确定后进行基材的离子交换；形成有源背板或无源矩阵互连；和/或在基材表面上制造光学装置。这种非通孔式基材改变包括所进行的任何工艺，其改变基材表面并且不直接是形成通孔的部分。转到图4b，该图示出了进行另外的非通孔式基材改变以得到非通孔结构447之后的基材405。
回到图3，在基材上进行通孔形成(框330)。通孔形成可以包括通过其形成完全或部分通过基材的通孔的任何工艺，从而在由于进行上述通孔预确定而在基材表面上产生的变形处，产生完整通孔。因此，所形成的通孔可以是穿孔式通孔或盲孔。这种通孔形成可以涉及，例如，干法化学蚀刻工艺或湿法化学蚀刻工艺。应注意，本领域已知的用于在基材中形成开口的任何工艺可以与实施方式关联使用，只要选定的用于进行通孔形成的工艺与在通孔预确定和通孔形成之间发生的任何非通孔式基材改变相容即可。这种相容性包括以下两种：(1)通孔形成工艺不会破坏任何非通孔式基材改变；以及(2)通孔形成工艺能够在包含非通孔式基材改变的环境中操作。转到图4c，该图示出了进行通孔形成以打开通孔450之后的基材405。回到图3，在形成通孔后，可以认为对基材的处理已经完成了，或者随后可以进行另外的非通孔式基材改变(框335)。转到图4d，该图示出了进行另外的非通孔式基材改变以形成非通孔结构455之后的基材405。
转到图5，流程图500示出了本发明一个或多个实施方式的另一种用于通孔形成的方法，其中，通孔预确定是在基材的第一侧上进行，随后在基材的第二侧上形成非通孔结构组，以及在基材的第一侧背面上进行通孔形成。根据流程图500，提供基材(框505)。该基材可以与上文关于图1论述的基材相似。将基材稳固于第一基材载体，并且使基材的第一侧在第一基材载体上(框510)。在基材的第二侧上进行通孔预确定(框515)。例如，通孔预确定可以包括改变基材以标记或以其他方式指示待形成通孔的位置。在各个实施方式中，通孔预确定包括：在待形成通孔的位置处产生变形。这种通孔预确定的进行可以与上文关于图1论述的相似。转到图6a，该图示出了在进行了通孔预确定以在基材605的第二表面610中得到多个变形630之后的第一基材载体620和基材605。将基材605的第一表面615压向第一基材载体620的顶表面625。
回到图5，随后从第一基材载体移除基材(框520)。转到图6b，该图示出了与第一基材载体620剥离的基材605。回到图5，将基材粘附于第二基材载体，并且使基材的第二侧位于第二基材载体上(框525)。通过利用第一基材载体来进行通孔预确定，随后利用第二基材载体进行后续的处理，可利用延迟的通孔形成实现附加的处理灵活性，所述延迟的通孔形成包括通孔预确定过程，其因介入的非通孔式基材改变而与通孔形成过程分开。特别地，可以在使用第一基材载体的一个制造设施或处理线中进行通孔预确定，并且可以在使用第二基材载体的另一个制造设施或处理线中进行另外的处理(包括通孔形成)。
在基材的第一侧上进行非通孔式基材改变(框530)。仅作为许多实例中的一些实例，非通孔式基材改变可以包括但不限于：在基材上进行图案化及形成晶体管，或者进行所述图案化及形成晶体管中涉及的一些子项工艺；在基材上图案化及形成金属化层；制造物理结构(例如用于对显示装置进行流体组装的孔或凹陷)；形成有源背板或无源矩阵互连；制造传感器或天线结构；制造光伏结构；对基材进行热循环；对基材表面进行真空或湿法或机械处理；在基材表面上产生膜或涂层和/或在基材表面上制造光学装置。这种非通孔式基材改变包括所进行的任何工艺，其改变基材表面并且不直接是形成通孔的部分。因此，例如，如果在基材表面上形成孔结构，并且该孔结构包括的开口或孔延伸到基材自身中或延伸到形成于基材顶部上的层中，则这样的工艺不与形成通孔直接相关，因此是非通孔式基材改变。即使在通孔位置被定义为从上述孔开口的底部延伸的通孔预确定的一部分的情况下也如此。相反，例如，如果通过在基材表面中图案化及蚀刻标记物来进行通孔预确定，则该图案化和蚀刻工艺将被包括在通孔预确定中，其与通孔形成直接相关，因此不是非通孔式基材改变。转到图6c，该图示出了与第二基材载体680附接的基材605，其中第二侧610靠向第二基材载体680的表面685，并且示出的是在基材605的第一表面615上形成了各种非通孔结构645、647之后的基材605。
回到图5，使所提供的基材与第二基材载体剥离(框535)，然后将所提供的基材重新稳固于第二基材载体并且使基材的第一侧朝向基材载体(框540)。在这种构造中，准备基材以在基材的第二侧上进行处理。随着第二基材载体稳固了基材，在基材的第二侧上进行非通孔式基材改变(框545)。转到图6d，该图示出了与第二基材载体680附接的基材605，其中第一侧615朝向第二基材载体680的表面685，并且示出的是在基材605的第二表面610上形成了各种非通孔结构660之后的基材605。
回到图5，在基材上进行通孔形成(框550)。通孔形成可以包括通过其形成完全或部分通过基材的通孔的任何工艺，从而在由于进行上述通孔预确定而在基材表面上产生的变形处，产生完整通孔。因此，所形成的通孔可以是穿孔式通孔或盲孔。这种通孔形成可以涉及，例如，干法化学蚀刻工艺或湿法化学蚀刻工艺。应注意，本领域已知的用于在基材中形成开口的任何工艺可以与实施方式关联使用，只要选定的用于进行通孔形成的工艺与在通孔预确定和通孔形成之间发生的任何非通孔式基材改变相容即可。这种相容性包括以下两种：(1)通孔形成工艺不会破坏任何非通孔式基材改变；以及(2)通孔形成工艺能够在包含非通孔式基材改变的环境中操作。转到图6e，该图示出了进行通孔形成以打开通孔650之后的基材605。回到图5，在形成通孔后，可以认为对基材的处理已经完成了，或者随后可以进行另外的非通孔式基材改变(框555)。
综上所述，本发明提供了用于形成通孔组件的新的系统、装置、方法和布置。虽然上文已经给出了本发明的一个或多个实施方式的详细描述，但是各种替代、改变和等同形式对本领域技术人员是显而易见而不脱离本发明的精神的。因此，上述描述不应被认为是对由所附权利要求限定的本发明范围进行限制。

Claims (22)

1.一种用于在基材中形成通孔的方法，所述方法包括：
在基材上进行通孔预确定，其中在基材表面处产生可见的至少一个变形；
在通孔预确定之后，在基材上形成非通孔结构；以及
在基材上形成非通孔结构之后，在基材中形成通孔，以在对应于变形的位置处，在基材中形成通孔。
2.如权利要求1所述的方法，其中，先在基材上进行通孔预确定，再在基材上形成任何非通孔结构。
3.如权利要求1所述的方法，其中，先在基材上进行通孔预确定，再在基材上进行任何其他处理。
4.如权利要求1所述的方法，其中，所述通孔预确定包括利用激光能在基材的表面处产生所述至少一个变形。
5.如权利要求1所述的方法，其中，使用蚀刻工艺来形成通孔。
6.如权利要求5所述的方法，其中，所述蚀刻工艺选自下组：湿法蚀刻和干法蚀刻。
7.如权利要求1所述的方法，其中，通孔的开口面积与变形的开口面积的比值是至少5:1。
8.如权利要求1所述的方法，其中，通孔的开口面积与变形的开口面积的比值是至少3:1。
9.如权利要求1所述的方法，其中，当基材稳固于第一基材载体时，在基材上进行通孔预确定，并且当基材稳固于第二基材载体时，在基材中形成通孔。
10.如权利要求1所述的方法，其中，基材的材料选自下组：玻璃、陶瓷、聚合物、金属以及玻璃、陶瓷、聚合物和金属中的两种或更多种的组合。
11.如权利要求1所述的方法，其中，所述非通孔结构选自下组：能够接收流体组装的微元件的孔、晶体管、电接点、光学装置、传感器结构、天线结构、光伏结构、基材表面上的膜或涂层以及导电迹线。
12.一种用于在基材中形成通孔的方法，所述方法包括：
提供基材，所述基材在基材的第一表面处包含至少一个变形；
在基材的选定表面上进行与非通孔相关的处理；以及
在进行了与非通孔相关的处理之后，在基材中形成通孔，以在对应于变形的位置处，在基材中形成通孔。
13.如权利要求12所述的方法，其中，所述选定表面选自下组：第一表面和第二表面。
14.如权利要求12所述的方法，其中，在基材中形成通孔期间，将基材稳固于基材载体，以使基材的第一表面暴露于处理中。
15.如权利要求14所述的方法，其中，基材的选定表面是基材的第二表面；并且在基材的选定表面上进行与非通孔相关的处理期间，将基材稳固于基材载体，以使基材的第二表面暴露于处理中。
16.如权利要求14所述的方法，其中，基材的选定表面是基材的第一表面；并且在基材的选定表面上进行与非通孔相关的处理期间，将基材稳固于基材载体，以使基材的第一表面暴露于处理中。
17.如权利要求12所述的方法，其中，在基材的选定表面上进行与非通孔相关的处理使得在基材的选定表面上形成了非通孔结构。
18.如权利要求17所述的方法，其中，所述非通孔结构选自下组：能够接收流体组装的微元件的孔、晶体管、电接点、光学装置、传感器结构、天线结构、光伏结构、基材表面上的膜或涂层以及导电迹线。
19.如权利要求12所述的方法，其中，所述方法还包括：
进行通孔预确定，以在基材的第一表面处得到所述至少一个变形。
20.如权利要求12所述的方法，其中，使用蚀刻工艺来形成通孔。
21.如权利要求12所述的方法，其中，基材的材料选自下组：玻璃、陶瓷以及玻璃与陶瓷的组合。
22.一种用于在基材中形成通孔的方法，所述方法包括：
将基材稳固于第一基材载体，其中，基材的材料选自下组：玻璃、陶瓷、聚合物、金属以及玻璃、陶瓷、聚合物和金属中的两种或更多种的组合；
当将基材稳固于第一基材载体时，在基材上进行基于激光的通孔预确定，其中，在基材表面处产生至少一个变形；
从第一基材载体移除基材，并且将基材稳固于第二基材载体；
在通孔预确定之后，在基材上形成非通孔结构，其中，所述非通孔结构选自下组：能够接收流体组装的微元件的孔、晶体管、电接点、光学装置和导电迹线；以及
当将基材稳固于第二基材载体时，在基材中形成通孔，以在对应于变形的位置处，在基材中形成通孔。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424606B1 (en) 2018-04-05 2019-09-24 Corning Incorporated Systems and methods for reducing substrate surface disruption during via formation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326496A (ja) * 1993-05-12 1994-11-25 Oki Electric Ind Co Ltd プリント板における位置決め方法
JP2003069176A (ja) * 2001-08-28 2003-03-07 Kyocera Corp サファイア基板とその製造方法およびこれを用いた電子装置とその製造方法
JP2004363324A (ja) * 2003-06-04 2004-12-24 Sony Chem Corp フレキシブル配線基板の製造方法
US20070031992A1 (en) * 2005-08-05 2007-02-08 Schatz Kenneth D Apparatuses and methods facilitating functional block deposition
CN1980767A (zh) * 2004-04-14 2007-06-13 电子科学工业公司 在均质和非均质基材钻穿孔的方法
US20120252206A1 (en) * 2011-03-31 2012-10-04 Applied Materials, Inc. Process for damascene structure with reduced low-k damage
CN105472892A (zh) * 2015-12-30 2016-04-06 东莞生益电子有限公司 一种电路板的制作方法
US20160183376A1 (en) * 2014-12-23 2016-06-23 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803408B2 (ja) * 1991-10-03 1998-09-24 三菱電機株式会社 半導体装置
US6835426B2 (en) * 2001-01-19 2004-12-28 Potomac Photonics, Inc. Method and apparatus for pulse-position synchronization in miniature structures manufacturing processes
KR101051498B1 (ko) * 2002-09-30 2011-07-22 소니 주식회사 전자 부품 위치 맞춤 방법 및 그 장치
US20040187297A1 (en) * 2003-03-27 2004-09-30 E Touch Corporation Method of fabricating a polymer resistor in an interconnection via
JP2006019690A (ja) * 2004-06-02 2006-01-19 Matsushita Electric Ind Co Ltd パターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置
JP5263918B2 (ja) * 2007-07-24 2013-08-14 日本電気株式会社 半導体装置及びその製造方法
US7803714B2 (en) * 2008-03-31 2010-09-28 Freescale Semiconductor, Inc. Semiconductor through silicon vias of variable size and method of formation
TWI593048B (zh) * 2009-07-21 2017-07-21 尼康股份有限公司 Substrate processing system, substrate holder, substrate holder pair, substrate bonding apparatus, and device manufacturing method
US8716128B2 (en) * 2011-04-14 2014-05-06 Tsmc Solid State Lighting Ltd. Methods of forming through silicon via openings
KR20140105522A (ko) * 2012-01-05 2014-09-01 다우 글로벌 테크놀로지스 엘엘씨 2개 이상의 박막 기반 상호접속된 광전지의 개선된 제조 방법
US8652940B2 (en) * 2012-04-10 2014-02-18 Applied Materials, Inc. Wafer dicing used hybrid multi-step laser scribing process with plasma etch
KR102391793B1 (ko) 2014-10-03 2022-04-28 니혼 이타가라스 가부시키가이샤 관통 전극이 달린 유리 기판의 제조 방법 및 유리 기판

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326496A (ja) * 1993-05-12 1994-11-25 Oki Electric Ind Co Ltd プリント板における位置決め方法
JP2003069176A (ja) * 2001-08-28 2003-03-07 Kyocera Corp サファイア基板とその製造方法およびこれを用いた電子装置とその製造方法
JP2004363324A (ja) * 2003-06-04 2004-12-24 Sony Chem Corp フレキシブル配線基板の製造方法
CN1980767A (zh) * 2004-04-14 2007-06-13 电子科学工业公司 在均质和非均质基材钻穿孔的方法
US20070031992A1 (en) * 2005-08-05 2007-02-08 Schatz Kenneth D Apparatuses and methods facilitating functional block deposition
US20120252206A1 (en) * 2011-03-31 2012-10-04 Applied Materials, Inc. Process for damascene structure with reduced low-k damage
US20160183376A1 (en) * 2014-12-23 2016-06-23 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same
CN105472892A (zh) * 2015-12-30 2016-04-06 东莞生益电子有限公司 一种电路板的制作方法

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