KR102540370B1 - 전자 장치들 내에서의 지연된 비아 형성 - Google Patents

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Abstract

실시예들은 기판 내에 비아들을 형성하기 위한 시스템들 및 방법들, 보다 구체적으로는 비-비아(non-via) 가공이 비아 가공 단계들 사이에 개재되는 기판 내에 비아들을 형성하기 위한 시스템들 및 방법들에 관한 것이다.

Description

전자 장치들 내에서의 지연된 비아 형성
실시예들은 기판 내에 비아들을 형성하기 위한 시스템들 및 방법들, 및 보다 구체적으로 비-비아(non-via) 가공이 비아 가공 단계들 사이에 개재되는 시판 내에 비아들을 형성하기 위한 시스템들 및 방법들에 관한 것이다.
본 출원은 2016년 11월 7일 출원된 미국 출원 번호 제15/344,760호의 35 U.S.C.§120 하의 우선권의 이익을 주장하며, 그 내용은 보증되며 그 전체가 참조에 의해 본 명세서에 결합된다.
전자 장치들의 제조는 종종 기판 내에 비아들을 형성하는 것을 수반한다. 이러한 비아 형성은 상기 기판 내의 원하는 위치에서 비아 형성을 야기하는 연속되는 다수의 단계들을 사용하여 수행된다. 이러한 비아들은 상기 기판 상에 다른 구조들을 형성하기 전에, 상기 기판 상에 모든 다른 구조들을 형성한 후에, 또는 기판 상의 구조들의 형성 사이에 기판 내에 형성될 수 있다. 상기 기판 상에 다른 구조들을 형성하기 전에 상기 비아들을 형성하는 것은 이전에 형성된 비아들과의 비호환성(incompatibilities)을 나타내는 다른 비-비아(non-via) 구조들을 형성하는데 어려움을 야기할 수 있다. 대안적으로, 상기 기판 상에 다른 비-비아 구조들을 형성한 후에 상기 비아들을 형성하는 것은 비싸거나 일부 경우 불가능할 수 있는 비교적 높은 비아 가공 레지스트레이션(registration)을 요구할 수 있다.
따라서, 적어도 전술한 이유들로, 당 업계에 전자 장치들을 제조하기 위한 발전된 시스템들 및 방법들에 대한 요구가 존재한다.
본 발명이 해결하려는 과제는 전술한 문제점들을 해결하는 것이다.
본 발명의 다양한 실시예들에 대한 추가적인 이해는 본 명세서의 나머지 부분들에서 설명되는 도면들을 참조함으로써 실현될 수 있다. 도면들에서, 동일한 참조 번호들은 여러 도면들에 걸쳐 유사한 컴포넌트들을 참조하도록 사용된다. 일부 경우들에서, 소문자로 구성된 서브-라벨(sub-label)은 다수의 유사한 컴포넌트들 중 하나를 나타내기 위한 참조 번호와 관련된다. 존재하는 서브-라벨의 특정 없이 참조 번호에 대한 참조가 만들어진 경우, 모든 이러한 다수의 유사한 컴포넌트들을 참조하도록 의도된다.
도 1은 비아 형성을 위한 본 발명들의 일부 실시예들에 따른 방법을 도시하는 흐름도이다.
도 2a 내지 도 2g는 도 1에 도시된 상기 방법과 일관되는 비아 예비-정의(pre-definition) 및 형성을 포함하는 가공 단계들의 서브세트를 도시한다.
도 3은 비아 예비-정의가 비-비아 구조들의 제1 세트의 형성 후에 수행되고, 비아 형성은 비-비아 구조들의 제2 세트의 형성 후에 수행되는, 비아 형성을 위한 본 발명들의 다양한 실시예들에 따른 다른 방법을 도시하는 흐름도이다.
도 4a 내지 도 4d는 도 3에 도시된 상기 방법과 일관되는 비아 예비-정의 및 형성을 포함하는 가공 단계들의 서브세트를 도시한다.
도 5는 비아 예비-정의가 기판의 제1 측 상에 수행되고, 그 후에 상기 기판의 제2 측 상의 비-비아 구조들의 세트의 형성 및 다시 상기 기판의 상기 제1 측 상의 비아 형성이 뒤따르는 비아 형성을 위한 본 발명들의 하나 이상의 실시예들에 따른 또다른 방법을 도시하는 흐름도이다.
도 6a 내지 도 6e는 도 5에 도시된 상기 방법과 일관되는 비아 예비-정의 및 형성을 포함하는 가공 단계들의 서브세트를 도시한다.
실시예들은 기판 내에 비아들을 형성하기 위한 시스템들 및 방법들, 및 보다 구체적으로 비-비아(non-via) 가공이 비아 가공 단계들 사이에 개재되는 기판 내에 비아들을 형성하기 위한 시스템들 및 방법들에 관한 것이다.
다양한 실시예들은 기판 내에 비아들을 형성하기 위한 방법들을 제공한다. 이러한 방법들은 적어도 하나의 변형이 상기 기판의 적어도 하나의 표면 상 또는 벌크 내에 생성되도록 기판 상에 비아 예비-정의(pre-definition)를 수행하는 단계; 상기 비아 예비-정의 후에 상기 기판 상에 비-비아 구조를 형성하는 단계; 및 상기 기판 상에 상기 비-비아 구조를 형성한 후에 비아가 상기 변형에 대응하는 위치에 상기 기판 내에 형성되도록 상기 기판 내에 상기 비아를 형성하는 단계를 포함한다. 상기 기판의 물질은 유리, 세라믹, 폴리머, 금속, 또는 일부 경우들에서 다층 구조들을 포함하는 전술한 물질들 중 둘 이상의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 상기 비-비아 구조는 유체적으로 조립된 마이크로-구성 요소를 수용할 수 있는 웰(well), 트랜지스터, 전기적 컨택, 광학 장치, 및 전기 전도성 트레이스(trace)를 포함하나, 이에 제한되지 않는, 기판 상에 형성된 다수의 구조들 중 임의의 것일 수 있다.
전술한 실시예들의 일부 경우들에서, 상기 기판 상의 임의의 비-비아 구조의 형성 전에 상기 비아 예비-정의가 상기 기판 상에 수행된다. 특정 경우들에서, 상기 기판 상의 임의의 다른 가공 전에 상기 비아 예비-정의가 상기 기판 상에 수행된다. 전술한 실시예들의 하나 이상의 경우들에서, 상기 비아 예비-정의는 상기 기판의 적어도 하나의 표면 상 또는 벌크 내에 상기 적어도 하나의 변형을 생성하기 위해 레이저 에너지를 사용하는 단계를 포함한다. 전술한 실시예들의 일부 경우들에서, 상기 비아를 형성하는 단계는 건식 식각 공정, 습식 식각 공정, 또는 건식 및 습식 식각 공정의 조합 중 하나를 사용하여 수행된다.
전술한 실시예들의 다양한 경우들에서, 상기 비아의 개구의 면적 대 상기 변형의 개구의 면적의 비는 적어도 5:1이다. 전술한 실시예들의 특정한 경우들에서, 상기 비아의 개구의 면적 대 상기 변형의 개구의 면적의 비는 적어도 3:1이다. 다른 경우들에서, 이 비는 적어도 10:1, 50:1 또는 100:1일 수 있다. 전술한 실시예들의 일부 경우들에서, 상기 기판 상에 비아 예비-정의를 수행하는 단계는 상기 기판이 제1 기판 캐리어 또는 프레임에 고정된 때 수행되며, 상기 기판 내에 상기 비아를 형성하는 단계는 상기 기판이 제2 기판 캐리어 또는 프레임에 고정된 때 수행된다. 일부 경우들에서, 상기 제1 기판 캐리어 또는 프레임은 제1 시설 또는 가공 라인과 관련되고, 상기 제2 기판 캐리어 또는 프레임은 제2 시설 또는 가공 라인과 관련된다. 다른 경우들에서, 상기 기판은 상기 비아 예비-정의 단계 및 이후의 장치 또는 비아 가공 단계들 둘 모두를 위한 가공 캐리어 또는 프레임에 고정될 수 있다. 상기 기판은 또한 프리-스탠딩(free-standing)일 수 있다. 상기 비아 예비-정의 단계들은 또한 상기 기판이 웹(web) 형태인 동안 롤-투-롤(roll-to-roll) 가공 방법들에서 수행될 수 있다.
다른 실시예들은 기판의 제1 표면에 또는 벌크 내에 적어도 하나의 변형을 포함하는 기판을 제공하는 단계; 상기 기판의 선택된 표면 상에 비-비아 관련 가공을 수행하는 단계; 및 상기 비-비아 관련 가공을 수행한 후에 비아가 상기 변형에 대응하는 위치에서 상기 기판 내에 형성되도록 상기 기판 내에 비아를 형성하는 단계를 포함하는 기판 내에 비아들을 형성하기 위한 방법들을 제공한다. 상기 기판의 물질은 유리, 세라믹, 폴리머, 금속, 또는 이러한 물질들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 상기 기판은 다층 구조일 수 있으며, 상기 비아 예비-정의는 이 층들 중 임의의 것에서 발생한다. 상기 비-비아 관련 가공은 상기 기판의 상기 선택된 표면 상에 비-비아 구조를 야기할 수 있다. 이러한 비-비아 구조는 유체적으로 조립된 마이크로-구성 요소를 수용할 수 있는 웰(well), 트랜지스터, 전기 컨택, 광학 장치, 디스플레이 구성 요소, 센서, 광전지 구성 요소, 필름 층, 및 전기 전도성 트레이스(trace)를 포함하나, 이에 제한되지 않는, 기판 상에 형상된 다수의 구조들 중 임의의 것일 수 있다. 상기 선택된 표면은 상기 기판의 상기 제1 표면 또는 상기 기판의 제2 표면 중 하나일 수 있다.
전술한 실시예들의 일부 경우들에서, 상기 기판 내에 상기 비아를 형성하는 단계 동안, 상기 기판의 상기 제1 표면이 가공에 노출되도록 상기 기판은 기판 캐리어 또는 프레임에 고정된다. 상기 기판의 상기 선택된 표면이 상기 기판의 상기 제2 표면인 일부의 이러한 경우들에서, 상기 기판의 상기 선택된 표면 상에서의 상기 비-비아 관련 가공을 수행하는 동안 상기 기판의 상기 제2 표면이 가공에 노출되도록 상기 기판이 상기 기판 캐리어 또는 프레임에 고정된다. 상기 기판의 상기 선택된 표면이 상기 기판의 상기 제1 표면인 다른 이러한 경우들에서, 상기 기판의 상기 선택된 표면 상에서의 비-비아 관련 가공을 수행하는 동안 상기 기판의 상기 제1 표면이 가공에 노출되도록 상기 기판이 상기 기판 캐리어 또는 프레임에 고정된다.
전술한 실시예들의 하나 이상의 경우들에서, 상기 기판의 상기 선택된 표면 상에서 상기 비-비아 관련 가공을 수행하는 단계는 상기 기판의 상기 선택된 표면 상의 비-비아 구조를 야기한다. 전술한 실시예들의 특정한 경우들에서, 상기 방법들은 상기 기판의 상기 제1 표면에 또는 벌크 내에 상기 적어도 하나의 변형을 형성하기 위해 비아 예비-정의를 수행하는 단계를 더 포함한다. 이러한 비아 예비-정의는 레이저 기반 변형 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또다른 실시예들은 기판을 제1 기판 캐리어 또는 프레임에 고정시키는 단계; 상기 기판이 상기 제1 기판 캐리어 또는 프레임에 고정될 때, 적어도 하나의 변형이 상기 기판의 상기 표면에 생성되도록 상기 기판 상에 레이저 기반 비아 예비-정의를 수행하는 단계; 상기 기판을 상기 제1 기판 캐리어 또는 프레임으로부터 제거하고, 상기 기판을 제2 기판 캐리어 또는 프레임에 고정하는 단계; 상기 비아 예비-정의 후에 상기 기판 상에 비-비아 구조를 형성하는 단계; 및 상기 기판이 상기 제2 기판 캐리어 또는 프레임에 고정될 때 비아가 상기 변형에 대응하는 위치에 상기 기판 내에 형성되도록 상기 기판 내에 비아를 형성하는 단계를 포함하는 기판 내에 비아들을 형성하기 위한 방법들을 제공한다. 상기 기판의 물질은 예를 들어 유리, 세라믹, 폴리머, 금속, 또는 이러한 물질들의 조합일 수 있다. 상기 비-비아 구조는 유체적으로 조립된 마이크로-구성 요소를 수용할 수 있는 웰, 트랜지스터, 전기 컨택, 광학 장치, 디스플레이 구성 요소, 센서 또는 안테나, 광전지 구성 요소, 필름 층, 및 전기 전도성 트레이스를 포함하나, 이에 제한되지 않는, 기판 상에 형성된 다수의 구조들 중 임의의 것일 수 있다.
도 1을 참조하면, 흐름도(100)는 비아 형성을 위한 본 발명들의 일부 실시예들에 따른 방법을 도시한다. 흐름도(100)에 따르면, 기판이 제공된다(블록 105). 상기 기판은 장치 제조에 적합한 임의의 기판 또는 물질일 수 있다. 일부 예로서, 상기 기판은 유리 기판, 유리-세라믹 기판, 폴리머 기판, 금속 기판, 또는 세라믹 기판일 수 있다. 일부 경우들에서, 상기 기판은 단일한 물질로 구성될 수 있으나, 다른 경우들에서 상기 기판은 다수의 물질들의 복합 재료 또는 상이한 물질들의 다층 스택으로 구성될 수 있다. 다양한 경우들에서 상기 기판은 강성(rigid) 시트이나, 다른 경우들에서 상기 기판은 플렉서블(flexible)하고 롤-투-롤 가공과 호환가능하다. 하나의 특정 실시예에서, 상기 기판은 코닝® EAGLE XG® 시트이다. 특정한 실시예들에서, 상기 기판 두께는 0.7mm 미만이다. 하나 이상의 실시예들에서, 상기 기판 두께는 0.5mm 미만이다. 다른 실시예들에서, 상기 기판 두께는 0.3mm 미만이다. 일부 특정 실시예들에서 상기 기판 두께는 0.1mm 미만이다. 박막 트랜지스터(TFT) 가공이 수행되는 경우, 상기 기판은 무-알칼리 조성으로 선택될 수 있다. 대안적으로, 이온 교환 가공이 수행되는 경우, 상기 기판은 알칼리-함유 기판으로 선택될 수 있다. 본 명세서에 제공된 개시에 기초하여, 당업계의 통상의 기술자는 상이한 실시예들과 관련하여 사용될 수 있는 다양한 기판들을 인식할 것이다. 다양한 실시예들에서, 상기 기판은 이분의 일 나노미터(<0.5nm) 미만 내지 일 나노미터(1nm) 사이의 표면 거칠기 값(Ra)을 나타낼 수 있다. 상기 기판은 0.01 제곱 미터(0.01mm2)와 일 제곱 미터(1m2) 사이의 면적을 가질 수 있다. 상기 기판은 육백 도씨(>600C) 초과의 장치 가공 온도들이 가능할 수 있다.
상기 제공된 기판은 기판 캐리어에 고정된다 (블록 110). 본 명세서에 사용된 바와 같이, 문구 "기판 캐리어"는 기판 캐리어 또는 가공 프레임을 포함하나, 이에 제한되지 않는, 가공을 위하여 기판을 고정시키는데 사용될 수 있는 임의의 매커니즘을 의미하도록 가장 넓은 의미로 사용된다. 본 명세서에 제공된 개시에 기초하여, 당업계의 통상의 기술자는 위의 정의에 따라 "기판 캐리어들"로 간주될 수 있는 상이한 실시예들과 관련하여 기판을 고정시키는데 사용될 수 있는 다양한 매커니즘들을 인식할 것이다. 다른 실시예들에서, 상기 기판을 캐리어에 결합시키지 않고 상기 기판을 가공하는 것이 또한 가능하다. 상기 기판이 상기 기판 캐리어에의해 고정된 상태로, 상기 제공된 기판 상에 비아 예비 정의가 수행된다 (블록 115). 본 명세서에 사용된 바와 같이, 문구 "비아 예비-정의"는 상기 기판 내에 원하는 비아의 완전하지 못한 형성을 야기하는 상기 기판 내에 비아를 형성하기 위해 필요한 임의의 공정을 의미하도록 가장 넓은 의미로 사용된다. 이러한 비아 예비-정의는 다층 기판에서 임의의 물질 또는 층에 수행될 수 있다. 예로서, 비아 예비-정의는 비아가 형성될 위치를 마킹 또는 표시하기 위해 상기 기판을 수정하는 단계를 포함할 수 있다. 다양한 실시예들에서, 비아 예비-정의는 비아가 형성될 위치에 변형을 생성하는 단계를 포함한다. 일부 이러한 실시예들에서, 비아 예비-정의는 직경이 5 마이크로미터 미만인 비아가 형성될 위치에 변형을 생성하는 단계를 포함하며, 후속적인 비아 형성은 직경이 5 마이크로미터보다 큰 상기 기판 내의 개구를 형성하는 단계를 포함한다. 다른 실시예들에서, 비아 예비-정의는 직경이 3 마이크로미터 미만인 비아의 위치에 변형을 생성하는 단계를 포함하고, 후속적인 비아 형성은 직경이 5 마이크로미터보다 큰 상기 기판 내의 개구를 형성하는 단계를 포함한다. 또다른 실시예들에서, 비아 예비-정의는 직경이 1 마이크로미터 미만인 비아의 위치에 변형을 생성하는 단계를 포함하고, 후속적인 비아 형성은 직경이 5 마이크로미터보다 큰 상기 기판 내의 개구를 형성하는 단계를 포함한다. 특정 실시예들에서, 비아 예비-정의는 후속적인 비아 형성으로부터 형성된 비아의 직경의 크기의 3분의 1 미만인 변형을 형성하는 단계를 포함한다. 다른 특정 실시예들에서, 비아 예비-정의는 후속적인 비아 형성으로부터 형성된 비아의 직경의 크기의 5분의 1 미만인 변형을 생성하는 단계를 포함한다.
한 특정 실시예에서, 비아 예비-정의는 비아들이 요구되는 기판의 표면 상의 위치들에 레이저를 포커싱함으로써 수행된다. 상기 기판의 상기 표면에 대한 레이저 에너지의 영향은 비아 형성을 포함하는 후속적인 가공 단계들을 가이드하는데 사용될 수 있는 상기 기판의 상기 표면 상의 변형을 야기한다. 전술한 비아 예비-정의 공정들을 수행하는데 사용될 수 있는 이러한 레이저 기반 변형 공정들의 예들은 "Method and Device for the Laser-Based Machining of Sheet-Like Substrates"라는 제목을 가지며 Schillinger et al에 의해 2014년 1월 14일에 출원된 미국 특허 공개 제2014/0199519호; 및 "Method for Rapid Laser Drilling of Holes in Glass and Products Made Therefrom"라는 제목을 가지며 Marjanovic et al에 의해 2014년 12월 16일에 출원된 미국 특허 공개 제2015/0166396호에 제시된다. 전술한 참조문헌들 각각은 모든 목적을 위하여 참조에 의해 본 명세서에 결합된다. 한 특정 실시예에서, 3 마이크로미터 미만의 직경을 나타내는 변형들이 상기 기판의 일측에 생성되고, 15 마이크로미터 미만의 직경을 나타내는 변형들이 상기 기판의 다른 측 상에 생성되는 디퍼렌셜(differential) 비아 예비-정의가 수행된다. 또다른 특정 실시예에서, 상기 비아 예비-정의 공정은 1 마이크로미터 미만의 직경을 나타내는 변형들을 상기 기판의 양 측들 상에 생성하는 단계를 포함한다. 본 명세서에 제공된 개시에 기초하여, 당업계의 통상의 기술자는 상이한 실시예들에 따라 비아 예비-정의를 수행하는데 사용될 수 있는 다양한 공정들을 인식할 것이다.
비-비아 기판 수정이 수행된다 (블록 120). 본 명세서에 사용된 바와 같이, 문구 "비-비아 기판 수정" 또는 대안적으로 "비-비아 가공"은 비아를 형성하는 단계의 일부분이 아닌 상기 기판 또는 상기 기판의 표면을 수정하는 임의의 공정을 의미하도록 가장 넓은 의미로 사용된다. 많은 예들 중 단지 일부로서, 비-비아 기판 수정은 상기 기판 상에 트랜지스터를 패터닝 및 형성하는 단계 또는 이러한 트랜지스터를 패터닝 및 형성하는 단계에 수반되는 공정들의 일부 서브세트, 상기 기판 상에 금속 배선(metallization) 층을 패터닝 및 형성하는 단계, 디스플레이 장치들의 유체 어셈블리에 사용되는 웰들 또는 함몰부와 같은 물리적 구조들을 제조하는 단계, 비아 예비-정의 후에 상기 기판을 이온 교환하는 단계, 액티브 매트릭스 백플레인 또는 패시브 매트릭스 인터커넥트를 형성하는 단계, 센서 또는 안테나 구조들을 제조하는 단계, 광전지 구조들을 제조하는 단계, 상기 기판의 열 사이클링, 상기 기판 표면의 진공 또는 습식 또는 기계적 가공, 상기 기판의 표면 상에 필름 또는 코팅을 생성하는 단계, 및/또는 상기 기판의 상기 표면 상에 광학 장치를 제조하는 단계를 포함할 수 있으나, 이에 제한되지 않는다. 이러한 비-비아 기판 수정은 비아를 형성하는 단계의 직접적인 부분이 아닌 상기 기판의 상기 표면을 수정하는 수행되는 임의의 공정을 포함한다. 따라서, 예를 들어, 상기 기판 내로 연장되거나 상기 기판 상에 형성된 층 내에 정의되는 개구들 또는 웰들을 포함하는 웰 구조가 상기 기판의 표면 상에 형성된 경우, 이러한 공정은 비아를 형성하는 단계와 직접적으로 관련이 없으며 따라서 비-비아 기판 수정이다. 이는 상기 비아 예비-정의의 일부로서 정의된 비아 위치들이 전술한 개구들 또는 웰들의 바닥으로부터 연장되는 경우에도 마찬가지이다. 반면, 예를 들어, 비아 예비-정의가 상기 기판의 상기 표면에 마크를 패터닝 및 식각함으로써 수행되는 경우, 그 패터닝 및 식각 공정은 비아의 형성에 직접적으로 연관된 비아 예비-정의에 포함되며 따라서 비-비아 기판 수정이 아니다.
비아 형성이 상기 기판 상에 수행된다 (블록 125). 비아 형성은 전술한 비아 예비-정의 동안 생성된 상기 기판의 표면 상의 또는 벌크 내의 상기 변형들에 대응하는 위치들에 완성된 비아를 생성하도록 상기 기판을 통해 완전히 또는 부분적으로 비아가 형성되는 임의의 공정을 포함할 수 있다. 이와 같이, 형성된 비아들은 관통 홀 비아들 또는 블라인드(blind) 비아들일 수 있다. 이러한 비아 형성은 예를 들어 건식 또는 습식 화학 식각 공정을 수반할 수 있다. 비아 형성을 수행하기 위하여 선택된 공정이 상기 비아 예비-정의와 상기 비아 형성 사이에 발생된 임의의 비-비아 기판 수정과 호환가능한한 기판 내에 개구를 생성하기 위해 당업계에 알려진 임의의 공정이 실시예들과 관련하여 사용될 수 있다는 것에 주의해야한다. 이 호환성은 (1) 상기 비아 형성 공정이 임의의 비-비아 기판 수정을 손상시키지 않을 것, 및 (2) 상기 비아 형성 공정이 상기 비-비아 기판 수정을 포함하는 환경에서 작동할 것, 둘 모두를 포함한다. 상기 비아들이 형성된 후, 상기 기판 상의 가공은 완료된 것으로 간주될 수 있거나 추가적인 비-비아 기판 수정이 수행될 수 있다 (블록 130).
도 2a 내지 도 2g를 참조하면, 도 1과 관련하여 전술된 방법과 일관된 비아 예비-정의 및 형성을 포함하는 가공 단계들의 서브세트가 도시된다. 도 2a를 참조하면, 기판(205)이 제공된다. 기판(205)은 제1 표면(210) 및 제2 표면(215)을 포함한다. 도 2b에 도시된 바와 같이, 제2 표면(215)이 기판 캐리어(220)의 표면(225)에 근접하도록 기판(205)은 기판 캐리어(225)에 고정된다. 도 2c에 도시된 바와 같이, 비아 예비-정의 공정이 수행되며, 이는 상기 제1 표면(210) 내에 다수의 변형들(230)을 야기한다. 도 2d 내지 도 2e에 도시된 바와 같이, 기판(205)의 제1 표면(210) 위의 패턴 층(235) 내에 개구들(240)을 가지는 퇴적 패턴을 형성하는 단계를 포함하는 비-비아 기판 수정들이 수행된다. 후속적으로, 비-비아 구조들(245)이 개구들(240) 내에 형성되며, 패턴 층(235)의 나머지는 제거된다. 도 2d 내지 도 2e에 도시된 상기 비-비아 기판 수정들은 단지 비아 예비-정의 후 및 비아 형성 전에 수행될 수 있는 많은 공정들의 예들이라는 것이 인식될 것이다. 도 2f에 도시된 바와 같이, 비아 형성 공정이 적용되어 변형들(230)에 대응하는 위치들에 비아들(250)의 형성을 야기한다. 이 단계에서, 기판(205) 내의 비아들이 완성된다. 비-비아 구조들(245)의 일부에 걸쳐 연장되는 물질로 비아들(250) 각각을 충진시킴으로써 추가적인 비-비아 기판 수정이 수행된다.
상기 기판 상에 비-비아 구조들을 형성하기 전에 상기 비아 예비-정의를 수행함으로써, 상기 비아 예비-정의가 수행되는 위치들에서 상기 기판은 본래 그대로이다. 이러한 본래 그대로의 기판은 예를 들어 상술된 레이저 기반 변형 공정을 사용하였을 때 비아 위치들의 향상된 정확성을 허용한다. 반면, 비아 예비-정의가 상기 기판 상의 하나 이상의 비-비아 구조들의 형성 후에 수행되는 경우, 상기 비-비아 구조들을 형성하기 위하 사용된 가공 단계들로부터의 잔류물이 비아들이 형성될 위치들에 상기 기판 상에 남을 수 있으며, 이는 상기 비아 예비-정의를 정확하게 수행하는 능력에 부정적으로 영향을 미친다. 이후의 비아 예비-정의 공정에 이러한 제조 단계들의 영향을 제한하도록 주의를 기울인 일부 경우들에서 비아 예비-정의가 일부 비-비아 구조들이 상기 기판 상에 형성된 후에 수행될 수 있다는 것에 주의해야한다.
또한, 비-비아 구조들을 형성하는데 사용된 공정들 중 일부가 완료된 후에 비아 형성을 수행함으로써, 이전에 완료된 공정들이 상기 비아 형성으로부터 야기되는 왼성된 비아들에 의해 부정적으로 영향을 받지 않는다. 예를 들어, 상기 비-비아 구조들을 형성하는 단계가 박막들의 진공 퇴적을 포함하는 경우, 필요한 진공이 불가능할 수 있으므로 비아들이 이미 상기 기판을 통해 연장되는 경우 이러한 진공 퇴적은 부정적으로 영향을 받을 것이다. 다른 예로서, 상기 기판이 상기 비아 예비-정의로부터 야기되는 임의의 변형들보다 비교적 큰 완전히 형성된 비아들을 가지는 경우 상기 기판의 상기 표면 상에 포토레지스트의 스핀 캐스팅이 부정적으로 영향을 받을 수 있다. 또다른 예로서, 상기 기판이 상기 비아 예비-정의로부터 야기되는 임의의 변형들보다 비교적 큰 완전히 형성된 비아들을 가지는 경우 더 큰 개구들로부터 야기되는 광학적 효과들로 인하여 상기 기판의 상기 표면 상의 포토레지스트의 광학적 노출이 부정적으로 영향을 받을 수 있다.
도 3을 참조하면, 흐름도(300)는 비아 예비-정의가 비-비아 구조들의 제1 세트의 형성 후에 수행되고 비아 형성이 중간의 비-비아 구조들의 제2 세트의 형성 후에 수행되는 비아 형성을 위한 본 발명들의 다양한 실시예들에 따른 다른 방법을 도시한다. 흐름도(300)에 따르면, 기판이 제공된다 (블록 305). 상기 기판은 도 1과 관련하여 상술된 것과 유사할 수 있다.
비-비아 기판 수정이 상기 기판의 제1 측 상에 수행된다 (블록 310). 많은 예들의 단지 일부로서, 비-비아 기판 수정은 상기 기판 상에 트랜지스터를 패터닝 및 형성하는 단계 또는 이러한 트랜지스터를 패터닝 및 형성하는 단계에 수반되는 공정들의 일부 서브세트, 상기 기판 상에 금속 배선 층을 패터닝 및 형성하는 단계, 디스플레이 장치들의 유체 어셈블리에 사용된 웰들 도는 함몰부들과 같은 물리적 구조들을 제조하는 단계, 액티브 백플레인 또는 패시브 매트릭스 인터커넥트를 형성하는 단계, 센서 또는 안테나 구조들을 제조하는 단계, 광전지 구조들을 제조하는 단계, 상기 기판들을 열 사이클링하는 단계, 상기 기판 표면의 진공 또는 습식 또는 기계적 가공, 상기 기판 표면 상에 필름 또는 코팅을 생성하는 단계, 및/또는 상기 기판의 상기 표면 상에 광학 장치를 제조하는 단계를 포함할 수 있으나, 이에 제한되지 않는다. 이러한 비-비아 기판 수정은 비아를 형성하는 단계의 직접적으로 일부가 아닌 상기 기판의 상기 표면을 수정하는 수행되는 임의의 공정을 포함한다. 따라서, 예를 들어, 상기 기판 내로 또는 상기 기판 상에 형성된 층 내로 연장되는 개구들 또는 웰들을 포함하는 웰 구조가 상기 기판의 표면 상에 형성된 경우, 이러한 공정은 비아를 형성하는 단계와 직접적으로 관련되지 않으며, 따라서 비-비아 기판 수정이다. 이는 상기 비아 예비-정의의 일부로서 정의된 비아 위치들이 전술한 웰들의 개구들의 바닥으로부터 연장되는 경우에도 마찬가지이다. 반면, 예를 들어, 비아 예비-정의가 상기 기판의 상기 표면에 마크를 패터닝 및 식각함으로써 수행되는 경우, 그 패터닝 및 식각 공정은 상기 비아 예비-정의에 포함될 것이며, 이는 비아의 형성과 직접적으로 관련되며, 따라서 비-비아 기판 수정이 아니다.
상기 기판의 제2 측이 상기 기판 캐리에 근접하도록 상기 제공된 기판은 기판 캐리어에 고정된다 (블록 315). 상기 기판 캐리어는 가공 동안 상기 기판을 안전하게 붙잡을 수 있는 임의의 장치 또는 시스템일 수 있다. 본 명세서에 제공된 개시에 기초하여, 당업계의 통상의 기술자는 상이한 실시예들과 관련하여 사용될 수 있는 다양한 기판 캐리어들을 인식할 것이다. 대안적으로, 상기 기판의 상기 제1 측이 상기 기판 캐리에 근접하도록 상기 제공된 기판은 기판 캐리어에 고정될 수 있다.
상기 기판이 상기 기판 캐리에의 의해 고정된 상태로, 비아 예비-정의가 상기 제공된 기판의 상기 제1 측 상에 수행된다 (블록 320). 예로서, 비아 예비-정의는 비아가 형성될 위치를 마킹 또는 표시하기 위해 상기 기판을 수정하는 단계를 포함할 수 있다. 다양한 실시예들에서, 비아 예비-정의는 비아가 형성될 위치에 변형을 생성하는 단계를 포함한다. 이러한 비아 예비-정의는 도 1과 관련하여 상술된 것과 유사하게 수행될 수 있다. 도 4a를 참조하면, 비-비아 구조들(445)을 생성하도록 비-비아 기판 수정이 수행되고 제1 표면(410) 내에 다수의 변형들(430)을 생성하도록 후속적인 비아 예비-정의의 수행 후의 기판 캐리어(420) 및 기판(405)이 도시된다. 기판(405)의 제2 표면(415)이 기판 캐리어(420)의 상면(425)에 눌려진다.
도 3을 참조하면, 비아 예비-정의를 수행한 후에, 추가적인 비-비아 기판 수정이 수행된다 (블록 325). 다시, 많은 예들 중 단지 일부로서, 비-비아 기판 수정은 상기 기판 상에 트랜지스터를 패터닝 및 형성하는 단계 또는 이러한 트랜지스터를 패터닝 및 형성하는 단계에 수반되는 공정들의 일부 서브세트, 상기 기판 상의 금속 배선 층을 패터닝 및 형성하는 단계, 디스플레이 장치들의 유체 어셈블리에 사용되는 웰들 또는 함몰부들과 같은 물리적 구조들을 제조하는 단계, 비아 예비-정의 후에 상기 기판의 이온 교환, 액티브 백플레인 또는 패시브 매트릭스 인터커넥트를 형성하는 단계, 및/또는 상기 기판의 표면 상에 광학 장치를 제조하는 단계를 포함할 수 있으나, 이에 제한되지 않는다. 이러한 비-비아 기판 수정은 비아를 형성하는 단계의 직접적으로 일부가 아닌 상기 기판의 상기 표면을 수정하는 수행되는 임의의 공정을 포함한다. 도 4b를 참조하면, 비-비아 구조들(447)을 생성하는 추가적인 비-비아 기판 수정의 수행 후의 기판(405)이 도시된다.
도 3을 참조하면, 비아 형성이 상기 기판 상에 수행된다 (블록 330). 비아 형성은 전술한 비아 예비-정의로부터 야기된 상기 기판의 상기 표면 상의 변형들에서 완성된 비아를 생성하는 비아가 상기 기판을 통해 완전히 또는 부분적으로 형성되는 임의의 공정을 포함할 수 있다. 이와 같이, 상기 형성된 비아들은 관통-홀 비아들 또는 블라인드 비아들일 수 있다. 이러한 비아 형성은 예를 들어 건식 또는 습식 화학적 식각 공정을 수반할 수 있다. 비아 형성을 수행하기 위해 선택된 공정이 상기 비아 예비-정의와 상기 비아 형성 사이에 발생되는 임의의 비-비아 기판 수정과 호환가능한한 기판 내에 개구를 형성하는 당업계에 알려진 임의의 공정이 실시예들과 관련하여 사용될 수 있다는 것에 주의해야한다. 이 호환성은 (1) 상기 비아 형성 공정이 임의의 비-비아 기판 수정을 손상시키지 않을 것, 및 (2) 상기 비아 형성 공정이 상기 비-비아 기판 수정을 포함하는 환경에서 작동할 것, 둘 모두를 포함한다. 도 4c를 참조하면, 상기 비아들이 형성된 후, 상기 기판 가공은 완료된 것으로 간주될 수 있거나, 추가적인 비-비아 기판 수정(블록 335)이 뒤따를 수 있다. 도 4d를 참조하면, 비-비아 구조들(455)을 형성하기 위한 추가적인 비-비아 기판 수정의 수행 후의 기판(405)이 도시된다.
도 5를 참조하면, 흐름도(500)는 비아 예비-정의가 기판의 제1 측 상에 수행된 후 상기 기판의 제2 측 상의 비-비아 구조들의 한 세트의 형성 및 다시 상기 기판의 상기 제1 측 상의 비아 형성이 뒤따르는 비아 형성을 위한 본 발명들의 하나 이상의 실시예들에 따른 또다른 방법을 도시한다. 흐름도(500)에 따르면, 기판이 제공된다 (블록 505). 상기 기판은 도 1과 관련하여 상술된 것과 유사할 수 있다. 상기 기판의 제1 측이 상기 제1 기판 캐리어 상에 오도록 상기 기판은 기판 캐리어에 고정된다 (블록 510). 비아 예비-정의는 상기 기판의 상기 제2 측 상에 수행된다 (블록 515). 예로서, 비아 예비-정의는 비아가 형성될 위치를 마킹 표시하기 위해 상기 기판을 수정하는 단계를 포함할 수 있다. 다양한 실시예들에서, 비아 예비-정의는 비아가 형성될 위치에 변형을 생성하는 단계를 포함한다. 이러한 비아 예비-정의는 도 1과 관련하여 상술된 것과 비숫하게 수행될 수 있다. 도 6a를 참조하면, 기판(605)의 제2 표면(610) 내에 다수의 변형들(630)을 생성하도록 비아 예비-정의가 수행된 후의 제1 기판 캐리어(620) 및 기판(605)이 도시된다. 기판(605)의 제1 표면(615)은 제1 기판 캐리어(620)의 상면(625)에 눌러진다.
도 5를 참조하면, 상기 기판은 이후 상기 제1 기판 캐리어로부터 제거된다 (블록 520). 도 6b를 참조하면, 상기 제1 기판 캐리어(620)로부터 분리된 기판(605)이 도시된다. 도 5를 참조하면, 상기 기판의 상기 제2 측이 상기 제2 기판 캐리어 상에 오도록 상기 기판이 제2 기판 캐리어에 부착된다 (블록 525). 제1 기판 캐리어를 사용하여 비아 예비-정의를 수행한 후, 제2 기판 캐리어를 사용하여 후속적인 가공을 함으로써, 개재된 비-비아 기판 수정에 의해 비아 형성 공정으로부터 분리된 비아 예비-정의 공정을 포함하는 지연된 비아 형성을 사용하여 가공의 추가적인 유연성이 달성될 수 있다. 특히, 비아 예비-정의는 상기 제1 기판 캐리어를 사용하여 하나의 제조 시설 또는 가공 라인에서 사용될 수 있으며, 비아 형성을 포함하는 추가적인 가공은 상기 제2 기판 캐리어를 사용하여 다른 제조 시설 또는 가공 라인에서 수행될 수 있다.
비-비아 기판 수정이 상기 기판의 상기 제1 측 상에 수행된다 (블록 530). 많은 예들 중 단지 일부로서, 비-비아 기판 수정은 상기 기판 상에 트랜지스터를 패터닝 및 형성하는 단계 또는 이러한 트랜지스터를 패터닝 및 형성하는 단계에 수반되는 공정들의 일부 서브세트, 상기 기판 상의 금속 배선 층을 패터닝 및 형성하는 단계, 디스플레이 장치들의 유체 어셈블리에 사용되는 웰들 또는 함몰부들과 같은 물리적 구조들을 제조하는 단계, 액티브 백플레인 또는 패시브 매트릭스 인터커넥트를 형성하는 단계, 센서 또는 안테나 구조들을 제조하는 단계, 광전지 구조들을 형성하는 단계, 상기 기판을 열 사이클링하는 단계, 상기 기판 표면의 진공 또는 습식 또는 기계적 가공, 상기 기판 표면 상에 필름 또는 코팅을 생성하는 단계, 및/또는 상기 기판의 상기 표면 상에 광학 장치를 제조하는 단계를 포함할 수 있으나, 이에 제한되지 않는다. 이러한 비-비아 기판 수정은 비아를 형성하는 단계의 직접적으로 일부가 아닌 상기 기판의 상기 표면을 수정하는 수행되는 임의의 공정을 포함한다. 따라서, 예를 들어, 상기 기판 내로 또는 상기 기판 상에 형성된 층 내로 연장되는 개구들 또는 웰들을 포함하는 웰 구조가 상기 기판의 표면 상에 형성된 경우, 이러한 공정은 비아를 형성하는 단계와 직접적으로 관련되지 않으며, 따라서 비-비아 기판 수정이다. 이는 상기 비아 예비-정의의 일부로서 정의된 비아 위치들이 전술한 웰들의 개구들의 바닥으로부터 연장되는 경우에도 마찬가지이다. 반면, 예를 들어, 비아 예비-정의가 상기 기판의 상기 표면에 마크를 패터닝 및 식각함으로써 수행되는 경우, 그 패터닝 및 식각 공정은 상기 비아 예비-정의에 포함될 것이며, 이는 비아의 형성과 직접적으로 관련되며, 따라서 비-비아 기판 수정이 아니다. 도 6c를 참조하면, 제2 측(610)이 제2 기판 캐리어(680)의 표면(685) 상에 오도록 제2 기판 캐리어(680)에 부착되고, 기판(605)의 제1 표면(615) 상의 다양한 비-비아 구조들(645, 647)의 형성 후의 기판(605)이 도시된다.
도 5를 참조하면, 상기 제공된 기판은 상기 제2 기판 캐리어로부터 분리되며 (블록 535), 상기 기판의 상기 제1 측이 상기 기판 캐리어를 향하도록 상기 제2 기판 캐리어에 다시 고정된다 (블록 540). 이 구성에서, 상기 기판은 상기 기판의 상기 제2 측 상의 가공을 위하여 준비된다. 상기 기판이 상기 제2 기판 캐리어에 의해 고정된 상태로, 비-비아 구조 수정이 상기 기판의 상기 제2 측 상에 수행된다 (블록 545). 도 6d를 참조하면, 제1 측(615)이 제2 기판 캐리어(680)의 표면(685)을 향하도록 제2 기판 캐리어(680)에 부착되고 기판(605)의 제2 표면(610) 상의 다양한 비-비아 구조들(660)의 형성 후의 기판(605)이 도시된다.
도 5를 참조하면, 상기 기판 상에 비아 형성이 수행된다 (블록 550). 비아 형성은 전술한 비아 예비-정의를 수행하는 단계로부터 야기된 상기 기판의 표면 상의 변형들에 완성된 비아를 생성하도록 상기 기판을 통해 완전히 또는 부분적으로 비아가 형성되는 임의의 공정을 포함할 수 있다. 이와 같이, 형성된 비아들은 관통 홀 비아들 또는 블라인드 비아들일 수 있다. 이러한 비아 형성은 예를 들어 건식 또는 습식 화학 식각 공정을 수반할 수 있다. 비아 형성을 수행하기 위하여 선택된 공정이 상기 비아 예비-정의와 상기 비아 형성 사이에 발생된 임의의 비-비아 기판 수정과 호환가능한한 기판 내에 개구를 생성하기 위해 당업계에 알려진 임의의 공정이 실시예들과 관련하여 사용될 수 있다는 것에 주의해야한다. 이 호환성은 (1) 상기 비아 형성 공정이 임의의 비-비아 기판 수정을 손상시키지 않을 것, 및 (2) 상기 비아 형성 공정이 상기 비-비아 기판 수정을 포함하는 환경에서 작동할 것, 둘 모두를 포함한다. 도 6e를 참조하면, 비아들(650)을 개방시키기 위해 상기 비아 형성 단계를 수행한 후의 기판(605)이 도시된다. 도 5를 참조하면, 상기 비아들이 형성된 후, 상기 기판 가공은 완료된 것으로 간주될 수 있거나 추가적인 비-비아 기판 수정이 뒤따를 수 있다 (블록 555).
결론적으로, 본 발명은 비아 어셈블리를 형성하기 위한 신규한 시스템들, 장치들, 방법들 및 배치들을 제공한다. 본 발명의 하나 이상의 실시예들의 상세한 설명들이 위에 주어졌으나, 본 발명의 기술적 사상으로부터 달라지지 않으면서 다양한 대안들, 수정들, 및 균등물들이 당업계의 통상의 기술자들에게 명백할 것이다. 따라서, 위의 설명은 첨부된 청구항들에 의해 정의되는 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다.

Claims (22)

  1. 기판의 표면에 보일 수 있는 적어도 하나의 변형(deformation)이 생성되도록 상기 기판 상에 비아 예비-정의(via pre-definition)를 수행하되, 여기서 상기 적어도 하나의 변형은 직경이 5 마이크로미터 미만인 비아가 형성될 위치에 생성되는, 상기 예비-정의를 수행하는 단계;
    상기 비아 예비-정의 후에 상기 기판 상에 비-비아(non-via) 구조를 형성하는 단계; 및
    상기 기판 상에 상기 비-비아 구조를 형성한 후에 비아가 상기 변형에 대응하는 위치에서 상기 기판 내에 형성되도록 상기 기판 내에 상기 비아를 형성하는 단계;
    를 포함하되,
    상기 비-비아 구조는 유체적으로 조립된 마이크로-구성 요소를 수용할 수 있는 웰(well), 트랜지스터, 광학 장치, 센서 구조, 안테나 구조, 및 광전지 구성 요소로 구성되는 군으로부터 선택된 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  2. 청구항 1에 있어서,
    상기 비아 예비-정의는 상기 기판 상의 임의의 비-비아 구조의 형성 전에 상기 기판 상에 수행되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  3. 청구항 1에 있어서,
    상기 비아 예비-정의는 상기 기판 상의 임의의 다른 가공 전에 상기 기판 상에 수행되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  4. 청구항 1에 있어서,
    상기 비아 예비-정의는 상기 기판의 상기 표면의 상기 적어도 하나의 변형을 생성하기 위하여 레이저 에너지를 사용하는 단계를 포함하는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  5. 청구항 1에 있어서,
    상기 비아를 형성하는 단계는 식각 공정을 사용하여 수행되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  6. 청구항 1에 있어서,
    상기 비아의 개구의 면적 대 상기 변형의 개구의 면적의 비는 적어도 5:1인 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  7. 청구항 1에 있어서,
    상기 기판 상에 상기 비아 예비-정의를 수행하는 단계는 상기 기판이 제1 기판 캐리어에 고정된 때 수행되고, 상기 기판 내에 상기 비아를 형성하는 단계는 상기 기판이 제2 기판 캐리어에 고정된 때 수행되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  8. 청구항 1에 있어서,
    상기 기판의 물질은 유리, 세라믹, 폴리머, 금속, 및 유리, 세라믹, 폴리머, 및 금속 중 둘 이상의 조합으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  9. 삭제
  10. 기판의 제1 표면에 적어도 하나의 변형을 포함하는 상기 기판을 제공하되, 여기서 상기 적어도 하나의 변형은 직경이 5 마이크로미터 미만인 비아가 형성될 위치에 생성되는, 상기 기판을 제공하는 단계;
    상기 기판의 선택된 표면 상에 비-비아 관련 가공을 수행하는 단계; 및
    상기 비-비아 관련 가공을 수행한 후에 상기 변형에 대응하는 위치에서 상기 기판 내에 비아가 형성되도록 상기 기판 내에 상기 비아를 형성하는 단계;
    를 포함하고,
    상기 비-비아 구조는 유체적으로 조립된 마이크로-구성 요소를 수용할 수 있는 웰(well), 트랜지스터, 광학 장치, 센서 구조, 안테나 구조, 및 광전지 구성 요소로 구성되는 군으로부터 선택되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  11. 청구항 10에 있어서,
    상기 기판 내에 상기 비아를 형성하는 단계 동안, 상기 기판의 상기 제1 표면이 가공에 노출되도록 상기 기판은 기판 캐리어에 고정되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  12. 청구항 11에 있어서,
    상기 기판의 상기 선택된 표면은 상기 기판의 제2 표면이고,
    상기 기판의 상기 선택된 표면 상에 비-비아 관련 가공을 수행하는 동안, 상기 기판의 상기 제2 표면이 가공에 노출되도록 상기 기판이 상기 기판 캐리어에 고정되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  13. 청구항 11에 있어서,
    상기 기판의 상기 선택된 표면은 상기 기판의 상기 제1 표면이고,
    상기 기판의 상기 선택된 표면 상에 비-비아 관련 가공을 수행하는 동안, 상기 기판의 상기 제1 표면이 가공에 노출되도록 상기 기판이 상기 기판 캐리어에 고정되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  14. 제1 기판 캐리어에 기판을 고정시키는 단계;
    상기 기판이 상기 제1 기판 캐리어에 고정된 때, 적어도 하나의 변형이 상기 기판의 표면에 생성되도록 상기 기판 상에 레이저 기반의 비아 예비-정의를 수행하되, 여기서 상기 적어도 하나의 변형이 직경이 5 마이크로미터 미만인 비아가 형성될 위치에 생성되는, 상기 예비-정의를 수행하는 단계;
    상기 제1 기판 캐리어로부터 상기 기판을 제거하고, 제2 기판 캐리어에 상기 기판을 고정시키는 단계;
    상기 비아 예비-정의 후에 상기 기판 상에 비-비아 구조를 형성하는 단계; 및
    상기 기판이 상기 제2 기판 캐리어에 고정된 때, 비아가 상기 변형에 대응하는 위치에서 상기 기판 내에 형성되도록 상기 기판 내에 상기 비아를 형성하는 단계;
    를 포함하고,
    상기 기판의 물질은 유리, 세라믹, 폴리머, 금속, 및 유리, 세라믹, 폴리머, 및 금속 중 둘 이상의 조합으로 구성된 그룹으로부터 선택되고,
    상기 비-비아 구조는 유체적으로 조립된 마이크로-구성 요소를 수용할 수 있는 웰, 트랜지스터, 및 광학 장치로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 기판 내에 비아들을 형성하기 위한 방법.
  15. 삭제
  16. 삭제
  17. 삭제
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424606B1 (en) 2018-04-05 2019-09-24 Corning Incorporated Systems and methods for reducing substrate surface disruption during via formation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069176A (ja) * 2001-08-28 2003-03-07 Kyocera Corp サファイア基板とその製造方法およびこれを用いた電子装置とその製造方法
JP2004363324A (ja) * 2003-06-04 2004-12-24 Sony Chem Corp フレキシブル配線基板の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803408B2 (ja) * 1991-10-03 1998-09-24 三菱電機株式会社 半導体装置
JPH06326496A (ja) * 1993-05-12 1994-11-25 Oki Electric Ind Co Ltd プリント板における位置決め方法
US6835426B2 (en) * 2001-01-19 2004-12-28 Potomac Photonics, Inc. Method and apparatus for pulse-position synchronization in miniature structures manufacturing processes
US7251883B2 (en) * 2002-09-30 2007-08-07 Sony Corporation Electronic-component alignment method and apparatus therefor
US20040187297A1 (en) * 2003-03-27 2004-09-30 E Touch Corporation Method of fabricating a polymer resistor in an interconnection via
US7057133B2 (en) * 2004-04-14 2006-06-06 Electro Scientific Industries, Inc. Methods of drilling through-holes in homogenous and non-homogenous substrates
JP2006019690A (ja) * 2004-06-02 2006-01-19 Matsushita Electric Ind Co Ltd パターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置
US20070031992A1 (en) * 2005-08-05 2007-02-08 Schatz Kenneth D Apparatuses and methods facilitating functional block deposition
JP5263918B2 (ja) * 2007-07-24 2013-08-14 日本電気株式会社 半導体装置及びその製造方法
US7803714B2 (en) * 2008-03-31 2010-09-28 Freescale Semiconductor, Inc. Semiconductor through silicon vias of variable size and method of formation
TWI593048B (zh) * 2009-07-21 2017-07-21 尼康股份有限公司 Substrate processing system, substrate holder, substrate holder pair, substrate bonding apparatus, and device manufacturing method
US8951911B2 (en) * 2011-03-31 2015-02-10 Applied Materials, Inc. Process for damascene structure with reduced low-k damage
US8716128B2 (en) * 2011-04-14 2014-05-06 Tsmc Solid State Lighting Ltd. Methods of forming through silicon via openings
MX2014008305A (es) * 2012-01-05 2014-08-21 Dow Global Technologies Llc Metodo mejorado para producir dos o mas celdas fotovoltaicas interconectadas a base de pelicula delgada.
US8652940B2 (en) * 2012-04-10 2014-02-18 Applied Materials, Inc. Wafer dicing used hybrid multi-step laser scribing process with plasma etch
KR102391793B1 (ko) 2014-10-03 2022-04-28 니혼 이타가라스 가부시키가이샤 관통 전극이 달린 유리 기판의 제조 방법 및 유리 기판
US10141251B2 (en) * 2014-12-23 2018-11-27 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same
CN105472892A (zh) * 2015-12-30 2016-04-06 东莞生益电子有限公司 一种电路板的制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069176A (ja) * 2001-08-28 2003-03-07 Kyocera Corp サファイア基板とその製造方法およびこれを用いた電子装置とその製造方法
JP2004363324A (ja) * 2003-06-04 2004-12-24 Sony Chem Corp フレキシブル配線基板の製造方法

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Publication number Publication date
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