JP7110189B2 - 電子素子の遅延ビア形成 - Google Patents
電子素子の遅延ビア形成 Download PDFInfo
- Publication number
- JP7110189B2 JP7110189B2 JP2019523585A JP2019523585A JP7110189B2 JP 7110189 B2 JP7110189 B2 JP 7110189B2 JP 2019523585 A JP2019523585 A JP 2019523585A JP 2019523585 A JP2019523585 A JP 2019523585A JP 7110189 B2 JP7110189 B2 JP 7110189B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- forming
- deformation
- vias
- predefinition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015572 biosynthetic process Effects 0.000 title description 69
- 230000003111 delayed effect Effects 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims description 440
- 238000000034 method Methods 0.000 claims description 194
- 230000008569 process Effects 0.000 claims description 118
- 239000000463 material Substances 0.000 claims description 17
- 239000011521 glass Substances 0.000 claims description 15
- 239000000919 ceramic Substances 0.000 claims description 14
- 230000003287 optical effect Effects 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000012530 fluid Substances 0.000 claims description 11
- 229920000642 polymer Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000009471 action Effects 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 230000032258 transport Effects 0.000 description 44
- 230000004048 modification Effects 0.000 description 34
- 238000012986 modification Methods 0.000 description 34
- 238000000059 patterning Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000004075 alteration Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000005382 thermal cycling Methods 0.000 description 3
- 238000003631 wet chemical etching Methods 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 2
- 238000005342 ion exchange Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000284 resting effect Effects 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920000307 polymer substrate Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Thin Film Transistor (AREA)
Description
基板にビアを形成する方法において、
基板でのビア予備画定工程であって、前記基板の表面に少なくとも1つの視認可能な変形部を生成する工程と、
前記ビア予備画定工程より後に、非ビア構造物を前記基板上に形成する工程と、
前記非ビア構造物を前記基板上に形成する工程より後に、前記変形部に対応した位置で、該基板にビアを形成する工程と、
を含む方法。
前記基板での前記ビア予備画定工程は、任意の非ビア構造物を該基板上に形成する工程より前に行われるものである、実施形態1に記載の方法。
前記基板での前記ビア予備画定工程は、該基板での任意の他の処理より前に行われるものである、実施形態1に記載の方法。
前記ビア予備画定工程は、レーザエネルギーを用いて、前記基板の前記表面に前記少なくとも1つの変形部を生成する工程を含むものである、実施形態1に記載の方法。
前記ビアを形成する工程は、エッチング処理を用いて行われるものである、実施形態1に記載の方法。
前記エッチング処理は、ウェットエッチング、および、ドライエッチングからなる群から選択されるものである、実施形態5に記載の方法。
前記ビアの開口部の面積の前記変形部の開口部の面積に対する比は、少なくとも5:1である、実施形態1に記載の方法。
前記ビアの開口部の面積の前記変形部の開口部の面積に対する比は、少なくとも3:1である、実施形態1に記載の方法。
前記基板での前記ビア予備画定工程は、該基板が第1の基板搬送部に固定された時に行われるものであり、
前記基板に前記ビアを形成する工程は、該基板が第2の基板搬送部に固定された時に行われるものである、実施形態1に記載の方法。
前記基板の材料は、ガラス、セラミック、ポリマー、金属、並びに、ガラス、セラミック、ポリマー、および、金属の2つ以上の組合せからなる群から選択されるものである、実施形態1に記載の方法。
前記非ビア構造物は、流体作用を利用して組み立てられた微細素子を受け付け可能なウェル、トランジスタ、電気接続部、光学素子、センサ構造物、アンテナ構造物、太陽電池構造物、前記基板の表面上の膜または被膜、および、導電トレースからなる群から選択されるものである、実施形態1に記載の方法。
基板にビアを形成する方法において、
少なくとも1つの変形部を基板の第1の表面に含む前記基板を提供する工程と、
前記基板の選択した表面上で、非ビア関連処理を行う工程と、
前記非ビア関連処理を行った後に、前記変形部に対応した位置で、前記基板にビアを形成する工程と、
を含む方法。
前記選択した表面は、前記第1の表面、および、第2の表面からなる群から選択されたものである、実施形態12に記載の方法。
前記基板に前記ビアを形成する工程の間、該基板は、該基板の前記第1の表面が処理されるように、基板搬送部に固定されたものである、実施形態12に記載の方法。
前記基板の前記選択した表面は、該基板の第2の表面であり、
前記非ビア関連処理を前記基板の前記選択した表面に行う間、該基板は、該基板の前記第2の表面が処理されるように、前記基板搬送部に固定されたものである、実施形態14に記載の方法。
前記基板の前記選択した表面は、該基板の前記第1の表面であり、
前記非ビア関連処理を前記基板の前記選択した表面に行う間、該基板は、該基板の前記第1の表面が処理されるように、前記基板搬送部に固定されたものである、実施形態14に記載の方法。
前記基板の前記選択した表面上で、前記非ビア関連処理を行う工程は、結果的に、該基板の該選択した表面上に非ビア構造物を生成するものである、実施形態12に記載の方法。
前記非ビア構造物は、流体作用を利用して組み立てられた微細素子を受け付け可能なウェル、トランジスタ、電気接続部、光学素子、センサ構造物、アンテナ構造物、太陽電池構造物、前記基板の表面上の膜または被膜、および、導電トレースからなる群から選択されるものである、実施形態17に記載の方法。
前記基板の前記第1の表面に少なくとも1つの変形部を生じさせるビア予備画定工程を、
更に含む、実施形態12に記載の方法。
前記ビアを形成する工程は、エッチング処理を用いて行われるものである、実施形態12に記載の方法。
前記基板の材料は、ガラス、セラミック、並びに、ガラスおよびセラミックの組合せからなる群から選択されるものである、実施形態12に記載の方法。
基板にビアを形成する方法において、
基板を第1の基板搬送部に固定する工程であって、前記基板の材料は、ガラス、セラミック、ポリマー、金属、並びに、ガラス、セラミック、ポリマー、および、金属の2つ以上の組合せからなる群から選択されるものである工程と、
前記基板が前記第1の基板搬送部に固定された時に、レーザを用いて、前記基板でのビア予備画定処理を行って、少なくとも1つの変形部を、該基板の表面に生成する工程と、
前記基板を前記第1の基板搬送部から取り外して、該基板を、第2の基板搬送部に固定する工程と、
前記ビア予備画定処理より後で、非ビア構造物を前記基板上に形成する工程であって、前記非ビア構造物は、流体作用を利用して組み立てられた微細素子を受け付け可能なウェル、トランジスタ、電気接続部、光学素子、および、導電トレースからなる群から選択されるものである工程と、
前記基板が前記第2の基板搬送部に固定された時に、前記変形部に対応した位置で、該基板にビアを形成する工程と、
を含む方法。
210、410、615 第1の表面
215、415、610 第2の表面
220、420 基板搬送部
230、430、630 変形部
240 開口部
245、445、447、455、645、647、660 非ビア構造物
250、450、650 ビア
620 第1の基板搬送部
680 第2の基板搬送部
Claims (14)
- 基板にビアを形成する方法において、
基板でのビア予備画定工程であって、前記基板の表面に少なくとも1つの視認可能な変形部を生成する工程と、
前記ビア予備画定工程より後に、非ビア構造物を前記基板上に形成する工程と、
前記非ビア構造物を前記基板上に形成する工程より後に、前記変形部に対応した位置で、該基板にビアを形成する工程と、
を含み、前記変形部は、直径が5マイクロメートル未満である方法。 - 前記基板での前記ビア予備画定工程は、任意の非ビア構造物を該基板上に形成する工程より前に行われるものである、請求項1に記載の方法。
- 前記基板での前記ビア予備画定工程は、該基板での任意の他の処理より前に行われるものである、請求項1または2に記載の方法。
- 前記ビア予備画定工程は、レーザエネルギーを用いて、前記基板の前記表面に前記少なくとも1つの変形部を生成する工程を含むものである、請求項1から3のいずれか1項に記載の方法。
- 前記ビアを形成する工程は、エッチング処理を用いて行われるものである、請求項1から4のいずれか1項に記載の方法。
- 前記ビアの開口部の面積の前記変形部の開口部の面積に対する比は、少なくとも5:1である、請求項1から5のいずれか1項に記載の方法。
- 前記基板での前記ビア予備画定工程は、該基板が第1の基板搬送部に固定された時に行われるものであり、
前記基板に前記ビアを形成する工程は、該基板が第2の基板搬送部に固定された時に行われるものである、請求項1から6のいずれか1項に記載の方法。 - 前記基板の材料は、ガラス、セラミック、ポリマー、金属、並びに、ガラス、セラミック、ポリマー、および、金属の2つ以上の組合せからなる群から選択されるものである、請求項1から7のいずれか1項に記載の方法。
- 前記非ビア構造物は、流体作用を利用して組み立てられた微細素子を受け付け可能なウェル、トランジスタ、電気接続部、光学素子、センサ構造物、アンテナ構造物、太陽電池構造物、前記基板の表面上の膜または被膜、および、導電トレースからなる群から選択されるものである、請求項1から8のいずれか1項に記載の方法。
- 基板にビアを形成する方法において、
少なくとも1つの変形部を基板の第1の表面に含む前記基板を提供する工程と、
前記基板の選択した表面上で、非ビア関連処理を行う工程と、
前記非ビア関連処理を行った後に、前記変形部に対応した位置で、前記基板にビアを形成する工程と、
を含み、前記変形部は、直径が5マイクロメートル未満である方法。 - 前記基板に前記ビアを形成する工程の間、該基板は、該基板の前記第1の表面が処理されるように、基板搬送部に固定されたものである、請求項10に記載の方法。
- 前記基板の前記選択した表面は、該基板の第2の表面であり、
前記非ビア関連処理を前記基板の前記選択した表面に行う間、該基板は、該基板の前記第2の表面が処理されるように、前記基板搬送部に固定されたものである、請求項11に記載の方法。 - 前記基板の前記選択した表面は、該基板の前記第1の表面であり、
前記非ビア関連処理を前記基板の前記選択した表面に行う間、該基板は、該基板の前記第1の表面が処理されるように、前記基板搬送部に固定されたものである、請求項11に記載の方法。 - 基板にビアを形成する方法において、
基板を第1の基板搬送部に固定する工程であって、前記基板の材料は、ガラス、セラミック、ポリマー、金属、並びに、ガラス、セラミック、ポリマー、および、金属の2つ以上の組合せからなる群から選択されるものである工程と、
前記基板が前記第1の基板搬送部に固定された時に、レーザを用いて、前記基板でのビア予備画定処理を行って、少なくとも1つの変形部を、該基板の表面に生成する工程と、
前記基板を前記第1の基板搬送部から取り外して、該基板を、第2の基板搬送部に固定する工程と、
前記ビア予備画定処理より後で、非ビア構造物を前記基板上に形成する工程であって、前記非ビア構造物は、流体作用を利用して組み立てられた微細素子を受け付け可能なウェル、トランジスタ、電気接続部、光学素子、および、導電トレースからなる群から選択されるものである工程と、
前記基板が前記第2の基板搬送部に固定された時に、前記変形部に対応した位置で、該基板にビアを形成する工程と、
を含み、前記変形部は、直径が5マイクロメートル未満である方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/344,760 US20180130705A1 (en) | 2016-11-07 | 2016-11-07 | Delayed Via Formation in Electronic Devices |
US15/344,760 | 2016-11-07 | ||
PCT/US2017/059268 WO2018085262A1 (en) | 2016-11-07 | 2017-10-31 | Delayed via formation in electronic devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019534572A JP2019534572A (ja) | 2019-11-28 |
JP7110189B2 true JP7110189B2 (ja) | 2022-08-01 |
Family
ID=62064474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019523585A Active JP7110189B2 (ja) | 2016-11-07 | 2017-10-31 | 電子素子の遅延ビア形成 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20180130705A1 (ja) |
JP (1) | JP7110189B2 (ja) |
KR (1) | KR102540370B1 (ja) |
CN (1) | CN110050337A (ja) |
TW (1) | TWI737847B (ja) |
WO (1) | WO2018085262A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10424606B1 (en) | 2018-04-05 | 2019-09-24 | Corning Incorporated | Systems and methods for reducing substrate surface disruption during via formation |
WO2021050514A1 (en) | 2019-09-13 | 2021-03-18 | Corning Incorporated | Systems and methods for reducing via formation impact on electronic device formation |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003069176A (ja) | 2001-08-28 | 2003-03-07 | Kyocera Corp | サファイア基板とその製造方法およびこれを用いた電子装置とその製造方法 |
JP2004363324A (ja) | 2003-06-04 | 2004-12-24 | Sony Chem Corp | フレキシブル配線基板の製造方法 |
WO2016051781A1 (ja) | 2014-10-03 | 2016-04-07 | 日本板硝子株式会社 | 貫通電極付ガラス基板の製造方法及びガラス基板 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2803408B2 (ja) * | 1991-10-03 | 1998-09-24 | 三菱電機株式会社 | 半導体装置 |
JPH06326496A (ja) * | 1993-05-12 | 1994-11-25 | Oki Electric Ind Co Ltd | プリント板における位置決め方法 |
US6835426B2 (en) * | 2001-01-19 | 2004-12-28 | Potomac Photonics, Inc. | Method and apparatus for pulse-position synchronization in miniature structures manufacturing processes |
EP1547780A4 (en) * | 2002-09-30 | 2012-01-25 | Sony Corp | METHOD AND DEVICE FOR POSITIONING ELECTRONIC COMPONENTS |
US20040187297A1 (en) * | 2003-03-27 | 2004-09-30 | E Touch Corporation | Method of fabricating a polymer resistor in an interconnection via |
US7057133B2 (en) * | 2004-04-14 | 2006-06-06 | Electro Scientific Industries, Inc. | Methods of drilling through-holes in homogenous and non-homogenous substrates |
JP2006019690A (ja) * | 2004-06-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | パターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置 |
US20070031992A1 (en) * | 2005-08-05 | 2007-02-08 | Schatz Kenneth D | Apparatuses and methods facilitating functional block deposition |
JP5263918B2 (ja) * | 2007-07-24 | 2013-08-14 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US7803714B2 (en) * | 2008-03-31 | 2010-09-28 | Freescale Semiconductor, Inc. | Semiconductor through silicon vias of variable size and method of formation |
TWI593048B (zh) * | 2009-07-21 | 2017-07-21 | 尼康股份有限公司 | Substrate processing system, substrate holder, substrate holder pair, substrate bonding apparatus, and device manufacturing method |
US8951911B2 (en) * | 2011-03-31 | 2015-02-10 | Applied Materials, Inc. | Process for damascene structure with reduced low-k damage |
US8716128B2 (en) * | 2011-04-14 | 2014-05-06 | Tsmc Solid State Lighting Ltd. | Methods of forming through silicon via openings |
KR20140105522A (ko) * | 2012-01-05 | 2014-09-01 | 다우 글로벌 테크놀로지스 엘엘씨 | 2개 이상의 박막 기반 상호접속된 광전지의 개선된 제조 방법 |
US8652940B2 (en) * | 2012-04-10 | 2014-02-18 | Applied Materials, Inc. | Wafer dicing used hybrid multi-step laser scribing process with plasma etch |
US10141251B2 (en) * | 2014-12-23 | 2018-11-27 | General Electric Company | Electronic packages with pre-defined via patterns and methods of making and using the same |
CN105472892A (zh) * | 2015-12-30 | 2016-04-06 | 东莞生益电子有限公司 | 一种电路板的制作方法 |
-
2016
- 2016-11-07 US US15/344,760 patent/US20180130705A1/en not_active Abandoned
-
2017
- 2017-10-31 CN CN201780068817.4A patent/CN110050337A/zh active Pending
- 2017-10-31 JP JP2019523585A patent/JP7110189B2/ja active Active
- 2017-10-31 WO PCT/US2017/059268 patent/WO2018085262A1/en active Application Filing
- 2017-10-31 KR KR1020197016370A patent/KR102540370B1/ko active IP Right Grant
- 2017-11-07 TW TW106138400A patent/TWI737847B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003069176A (ja) | 2001-08-28 | 2003-03-07 | Kyocera Corp | サファイア基板とその製造方法およびこれを用いた電子装置とその製造方法 |
JP2004363324A (ja) | 2003-06-04 | 2004-12-24 | Sony Chem Corp | フレキシブル配線基板の製造方法 |
WO2016051781A1 (ja) | 2014-10-03 | 2016-04-07 | 日本板硝子株式会社 | 貫通電極付ガラス基板の製造方法及びガラス基板 |
Also Published As
Publication number | Publication date |
---|---|
TWI737847B (zh) | 2021-09-01 |
TW201826361A (zh) | 2018-07-16 |
KR102540370B1 (ko) | 2023-06-05 |
KR20190068641A (ko) | 2019-06-18 |
JP2019534572A (ja) | 2019-11-28 |
US20180130705A1 (en) | 2018-05-10 |
WO2018085262A1 (en) | 2018-05-11 |
CN110050337A (zh) | 2019-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI785052B (zh) | 包括穿透孔洞貫孔的組件基板及其製作方法 | |
US10629744B2 (en) | Electronic device and method for fabricating the same | |
JP4585745B2 (ja) | 半導体デバイスを形成する方法 | |
JP5899220B2 (ja) | ロール状の母基板を利用したフレキシブル電子素子の製造方法、フレキシブル電子素子及びフレキシブル基板 | |
KR102354388B1 (ko) | 마스크 프레임 어셈블리 제조방법 | |
TWI798279B (zh) | 使用保護性材料的貫穿玻璃通孔的製造 | |
US9862595B2 (en) | Method for manufacturing thin-film support beam | |
KR20210153676A (ko) | 캐리어 기판을 구비하는 디스플레이를 제조하기 위한 방법, 이 방법에 따라 제조된 캐리어 기판, 그리고 유연한 디스플레이를 위해 의도된 커버 유리 | |
JP7110189B2 (ja) | 電子素子の遅延ビア形成 | |
Kong et al. | Transparent Omni‐Directional Stretchable Circuit Lines Made by a Junction‐Free Grid of Expandable Au Lines | |
JP2021518277A (ja) | Memsおよびnems構造 | |
US10660202B1 (en) | Carrier structure and manufacturing method thereof | |
JP6742711B2 (ja) | 凹凸表面貼付用フィルムを用いた表面凹凸被処理物への微細パターン転写方法 | |
US9753201B2 (en) | Wire grid polarizer and method of fabricating the same | |
KR20190136097A (ko) | 광-가공성 재료 기판 층들을 사용하는 디스플레이 형성을 위한 시스템들 및 방법들 | |
JP5932919B2 (ja) | フレキシブル表示装置の製造方法 | |
KR100925483B1 (ko) | 멤스 구조체 제조 방법 | |
TW202005076A (zh) | 結合高溫與低溫元件形成的系統與方法 | |
US20170057816A1 (en) | Mems device and fabrication method thereof | |
KR100646962B1 (ko) | 결정화 방법 및 그 결정화 방법을 이용한 박막트랜지스터및 그의 제조방법 | |
KR20160052576A (ko) | 액체 유리의 응용 | |
CN117747544B (zh) | 一种硅通孔的形成方法 | |
US20200020534A1 (en) | Method to transfer patterns to a layer | |
JP2009246090A (ja) | フィルムデバイス製造用支持体、およびこれが用いられたフィルムデバイスの製造方法 | |
JPH09205083A (ja) | 断熱構造及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211124 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20220224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220311 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220622 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220720 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7110189 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |