KR102521609B1 - 와이드 밴드갭 ⅲ-ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법 - Google Patents

와이드 밴드갭 ⅲ-ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법 Download PDF

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Abstract

와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법에 관한 것으로, 금속 산화물 실리콘 반도체 전계효과 트랜지스터 구조에서, 실리콘(100) 기판에 백나노급 보이드를 제조하고, 해당 백나노급 보이드는 추후 실리콘 기판의 (111)결정면을 노출시킬 수 있어, 선택적 영역에서의 고품질의 격자 정합된 Ⅲ-Ⅴ족 재료의 성장에 유리하고, 그의 와이드 밴드갭 특성에 의해, Ⅲ-Ⅴ족 재료를 드레인 구조로 함으로써, 금속 산화물 실리콘 반도체 전계효과 트랜지스터이 고주파 응용 출력 기능에서의 부족함을 효율적으로 보완할 수 있고, 소자의 지속적인 축소로 인한 브레이크다운 문제도 해결할 수 있다.

Description

와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법{Si-MOSFET With Wide Bandgap III-V Compound Semiconductor Drain And Method Of Manufacturing The Same}
본 발명은 이종 정합 금속 산화물 실리콘 반도체 전계효과 트랜지스터에 관한 것으로, 특히 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체(예를 들어, 실리콘에 대해 1.1ev, 질화갈륨에 대해 3.4ev) 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법에 관한 것이다.
Ⅲ-Ⅴ족 화합물 반도체, 예를 들어 질화갈륨(GaN) 재료는, 예를 들어 재료의 가전자대와 전도대 사이의 와이드 밴드갭(3.4eV), 낮은 전자 충격 이온화 계수(실리콘에 대해 1×10-6 미만)와 같은 독특한 물리적 특성을 가지기 때문에 높은 파괴 전압, 높은 전자 드리프트 속도 등이 발생한다. 따라서 와이드 밴드갭의 Ⅲ-Ⅴ족 화합물 반도체는 고출력 처리, 고항복 전압, 고속의 전자 소자에 적합하다. 최근, 각 국의 연구팀들은 유기금속화학기상증착(MOCVD)으로 실리콘(100) 기판에 얇은(나노 레벨 크기) 질화갈륨 에피택셜층과 초격자 버퍼층 구조를 형성하여 각종 방향성 실리콘 기판에서의 Ⅲ-Ⅴ족 화합물 반도체의 이종 성장을 실현했다. 그러나, Ⅲ-Ⅴ족 화합물 반도체는 LED 관련 광 응용에 많이 사용되었다.
무어의 법칙에 따라, 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)의 게이트 치수는 비율에 따라 10nm 이하로 축소(scaling down)될 수 있기 때문에, 디지털 스위치와 논리적 기능 면에서 탁월하면서 유례없는 우수한 성능을 가진다. 그러나, 비율에 따라 축소하는 것은 CMOS 소자의 동적 작동 범위와 출력 처리 능력도 제한하였다. 예를 들어, 깊이가 비율에 따라 축소된 후의 MOSFET는 매우 낮은 드레인 파괴 전압(<2V)을 가지므로, 그 신호 폭이 1V보다 작도록 심하게 제한했다. 따라서, 셀 사이트와 스마트폰의 통신은 Ⅲ-Ⅴ 이종 접합 바이폴러 트랜지스터(HBTs)로 구성된 무선주파수(RF) 또는 마이크로파 출력 증폭기를 사용할 수 밖에 없었다. 그러나, 전기통신(5G/6G)이 반드시 더욱 높은 마이크로파 및/또는 밀리미터파 주파수로 전환되어 더 넓은 대역폭과 더 높은 데이터 속도를 얻어야 할 경우, 이러한 추세는 더 이상 비용/성능면에서 효과를 가질 수 없게 된다. 밀리미터파(mm-Wave) 무선/레이더 파장 대역에서, 외부 연결 출력 증폭기/스위치는 보드/패키지를 통한 신호 소모가 매우 심각하여, 고선형성과 고효율의 엄격한 시스템의 수요를 만족할 수 없으며, 특히 저전력 부가 효율로 인해 스마트폰의 통화 시간의 수요를 제한했다. 그 외에, 이 규모의 CMOS 장치는 드레인 항복 전압이 낮아 동적 작동 범위를 제한하였으며, 미래의 고주파 다지털 라디오, 레이더, 이미저 및 기타 탐지기/센서의 데이터 전환 해상도(resolution)의 수요를 지원할 수 없게 된다.
종래의 금속 산화물 실리콘 반도체 전계효과 트랜지스터는 대부분 실리콘 게르마늄(SiGe)을 소스/드레인 재료로 선택하여 사용하였다. 예를 들어, 미국특허 제6218711호에서는 SiGe 재료를 선택적 성장시켜 소스/드레인에 돌출시키고, 양극의 위치를 향상시켜 쇼트 채널 효과(short channel effect)를 해결하였으나, SiGe 재료의 파괴 전압이 실리콘보다 더 낮다. 따라서, SiGe 소스 재료는 HDR(high dynamic range)의 회로 수요를 만족할 수 없게 되었다.
이를 감안하여, 본 발명의 주요 목적은 와이드 밴드갭 Ⅲ-Ⅴ족 재료 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법을 제공하는 것으로, Ⅲ-Ⅴ족 재료를 선택적으로 성장시켜 MOSFET 소스 영역에만 실리콘(100) 기판에서 식각되어 Si(111) 결정면이 노출된 개구를 가짐으로써 고에피택시 품질의 Ⅲ-Ⅴ족 드레인 구조를 제조하고, 와이드 밴드갭의 재료 특성을 가지는 것에 의해 실리콘 금속 산화물 반도체 전계효과 트랜지스터가 고주파와 고해상도의 응용에서의 출력 기능 또는 범위 처리 능력의 부족한 점을 효과적으로 피할 수 있고, 동시에 소자의 지속적인 축소로 인해 발생하는 저파괴전압 문제를 실질적으로 개선할 수 있다.
상술한 목적을 구현하기 위해, 본 발명은 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 재료 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터를 제시하였으며, 이는 표준 절연체 상 반도체(Semiconductor-on-Insulator, SOI) 제조 공정을 통해 제조되나 이에 한정되는 것은 아니다. 상기 제조 공정은 실리콘 기판, 절연층과 활성 반도체층으로 구성된 기판을 포함하고, 여기서, 실리콘 기판은 (100)결정면의 메인 표면을 구비하고, 메인 표면에 절연층이 형성되고, 절연층에 활성 반도체층이 형성되며, 활성 반도체층에 유전체층이 설치되고, 유전체층에 금속 게이트가 설치된다. 금속 게이트의 일측 하부의 반도체층 내에는 소스가 설치되고, 금속 게이트의 다른 일측에서 반도체층을 관통하여 실리콘 기판 내로 연장되어 백나노급 보이드가 형성되며, 이 백나노급 보이드의 벽면은 측벽과 측벽의 아래에서 연장되는 경사 표면으로 구성되고, 경사 표면으로 실리콘 기판의 (111)결정면이 노출된다. 완충층은 백나노급 보이드의 경사 표면에 형성된다. Ⅲ-Ⅴ족 화합물 재료 드레인은 백나노급 보이드 내에 선택적으로 형성된다.
또한, 본 발명은 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법을 제시하였으며, 이 단계는, 우선 기판을 제공하되, 기판은 바닥부의 실리콘 기판을 포함하고, 실리콘 기판은 (100)결정면의 메인 표면을 구비하고, 메인 표면에는 절연층이 설치되고, 절연층에는 반도체층이 설치되며; 반도체층에 더미 게이트를 형성하고; 더미 게이트를 차폐로 하여 반도체층에 대해 이온 도핑을 수행하여, 더미 게이드 하부에 위치하는 채널 영역 및 각각 채널 영역 양측에 위치하는 2개의 저농도 도핑 영역을 형성하고, 2개의 저농도 도핑 영역에 각각 드레인 위치와 소스 위치를 설치하며; 드레인 위치에 대해 선택적 식각을 수행하여, 백나노급 보이드를 형성하고, 이 백나노급 보이드는 반도체층을 관통하여 실리콘 기판 내로 연장되고, 백나노급 보이드의 벽면은 측벽과 측벽의 바닥부로 연장되어 V-grooved 프로그램을 거친 경사 표면으로 구성되고, 경사 표면은 선택적으로 식각되어 실리콘 기판의 (111)결정면을 노출시키며; 다시 유기금속화학기상증착(MOCVD) 방식으로 완충층을 경사 표면에 성장시킨 후, Ⅲ-Ⅴ족 에피택셜층을 백나노급 보이드에 형성하고, 동시에 실리콘 도핑을 수행하여, N형 Ⅲ-Ⅴ족 화합물 반도체 드레인을 형성하도록 하며; 다음으로, 소스 위치에 대해 중이온 도핑을 수행하여 소스를 형성하도록 하고; 더미 게이트를 제거하고; 더미 게이트를 제거하여 노출된 반도체층에 유전체층을 형성하고; 마지막으로 유전체층에 금속 게이트를 형성한다.
본 발명에서 제공하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법에 따르면, 우선 선택적 식각 기술을 이용하여 원래의 실리콘 드레인을 제거하고, 그 대신에 Si (111)결정면을 갖는 식각된 드레인 영역에서 Ⅲ-Ⅴ족 화합물 반도체의 에피택시(예를 들어 GaN)재료를 성장시켜 GaN의 격자 상수와 정합시킨다. 기타 첨단 실리콘 트랜지스터에 비해 고품질의 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 재료(예를 들어 GaN)를 구비하여 드레인 구조로 함으로써 고출력 처리 및 고데이터 전환 해상도의 응용에 사용되어 CMOS의 드레인 파괴 전압과 동적 작동 범위를 크게 증가시킬 수 있다.
이하, 본 발명의 목적, 기술적 내용, 특징 및 이에 의해 달성하는 효과를 더 쉽게 이해하도록 상세한 설명에 첨부 도면을 결합하여 상세하게 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에서 제공하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법에서 각 단계에 대응되는 구조를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에서 백나노급 보이드의 제조 방법에서 각 단계에 대응되는 구조를 나타내는 단면도이다.
도 3은 질화갈륨 드레인 MOSFET 의 에너지 밴드를 나타내는 도면이다.
도 4는 상이한 이동 영역 길이를 구비하는 질화갈륨 드레인 MOSFET의 횡방향 전기장을 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 질화갈륨 드레인 구조의 주사전자현미경(SEM) 이미지이다.
도 6은 본 발명의 실시예에 따른 질화갈륨 드레인 구조의 투과전자현미경(TEM) 이미지이다.
본 발명은 주로 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 재료(예를 들어 GaN) 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터(Si MOSFET) 및 그의 제조 방법을 제공하며, 이하의 실시예에서 SOI(Silicon-on-Insulator) 기판에 질화갈륨 드레인을 제조하는 것을 예로 하여 구체적으로 설명하기로 하나, 본 발명은 해당 실시예에 제한되지 않는다. 도 1a 내지 도 1f를 참조하면, 본 발명의 실시예에서 제공하는 질화갈륨 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법에서 대응되는 각 단계의 구조를 나타내는 단면도이다. 그 제조 방법은 다음의 단계를 포함한다:
도 1a에 도시된 바와 같이, 먼저 기판(100)을 제공하며, 본 실시예에서는 SOI기판을 사용하였다. 상기 기판(100)은 실리콘 기판(10), 절연층(20)과 반도체층(30)을 포함한다. 여기서, 실리콘 기판(10)은 (100)결정면의 메인 표면(11)을 구비하여, 절연층(20)이 메인 표면(11)에 위치하고, 반도체층(30)이 절연층(20)에 위치한다. 구체적으로, 절연층(20)은 질화규소층, 이산화규소층 또는 질화규소층과 이산화규소층이 스택되어 형성된 다층 구조일 수 있으며, 절연층(20)의 두께는 100nm이다.
도 1b에 도시된 바와 같이, 반도체층(30)에 더미 게이트(dummy gate)(20)를 형성하고, 더미 게이트(40)는 폴리실리콘으로 구성되는 것이 바람직하다. 다음으로, 더미 게이트(40)를 패턴화한 후, 더미 게이트(40)를 강성 차폐로 하여 반도체층(30)에 대해 이온 도핑을 수행하며, 본 실시예에서는 P 이온으로 N형 도핑을 수행함으로써, 각각 더미 게이트(40) 하측에 위치하는 P형 채널 영역(31) 및 각각 채널 영역(31) 양측에 위치하는 2개의 N형 저농도 도핑 영역(32, 33)으로 정의한다. 다음으로 반도체층(30)에 더미 게이트(40)를 커버하는 유전체층(41)을 형성한다.
여기서, 저농도 도핑 드레인(LDD) 길이를 시뮬레이션한 결과, 전술한 하나의 저농도 도핑 영역(32)에 드레인 위치(321)를 설치하고, 다른 하나의 저농도 도핑 영역(33)에 소스 위치(331)를 설치한다.
다음으로, 도 1c에 도시된 바와 같이, 드레인 위치(321)에서 선택적 식각을 수행함으로써, 백나노급 보이드(50)를 형성한다.
본 실시예에서 백나노급 보이드(50)의 형성 단계는 도 2a 내지 도 2d를 차례로 참조하며, 먼저 백나노급 보이드의 패턴을 설계하고, 전자빔 리소그래피(electron beam　 Lithography)를 이용하여 유전체층(41)을 패턴화하여, 해당 유전체층(41)을 강성 차폐로 하고, 도 2a에 도시된 바와 같이, 반응이온식각(RIE, Reactive-ion etching) 방식을 이용하여 기판(100)에 백나노급 보이드(50)를 형성하는 것을 포함한다.
도 2b에 도시된 바와 같이, 다시 플라즈마 강화 화학증기증착(PECVD, Plasma enhanced chemical vapor deposition) 방식을 이용하여 백나노급 보이드(50)의 벽면에 일정한 두께를 가지는 한 층의 질화층(60)를 성장시키고; 구체적으로, 상기 질화층(60)은 질화규소(SiNx)로, 질화층(60)의 두께가 200nm이다. 이 단계에서, 백나노급 보이드(50)가 기판(100)에서의 깊이는 약 250nm이고; 실제 응용에서, 백나노급 보이드(50)가 기판(100)에서의 깊이는 100 ~ 500nm 사이의 범위일 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 유도 결합형 플라즈마(ICP, Inductively coupled plasma) 식각 방식을 이용하여 백나노급 보이드(50) 바닥면(51)의 질화층(54)을 제거하여, 하측의 실리콘 기판(10)의 (100)결정면이 노출되도록 하고, 백나노급 보이드(50) 측벽(sidewall)(52)의 질화층(54)은 남긴다.
다음으로 도 2d에 도시된 바와 같이, 측벽(52)의 질화층(54)을 차단층으로 하고, 수산화칼륨(KOH)을 식각액으로 하여, 80℃까지 110초 간 가열하고, 실리콘 기판(10)의 (100)결정면을 구비하는 경사 표면(53)이 노출될 때까지 백나노급 보이드(50) 바닥면에 의해 노출되는 실리콘 기판(10)의 (100)결정면을 습식 식각한다. 이 단계에서, 도 2c에 도시된 백나노급 보이드(50)의 바닥면(51)에 하측으로 "v"형 홈을 식각하고, 전술한 백나노급 보이드(50)가 기판(100)에서의 깊이에 대해서는 추가로 백나노급 보이드(50)의 측벽(52)이 기판(100)에서의 길이로 정의해야 하며, 이는 100 ~ 500nm의 범위에 해당되고, "v"형 홈의 부분을 포함하지 않는다.
백나노급 보이드(50)를 제작 완료 후, 다시 도 1d에 도시된 바와 같이, 유기금속화학기상증착(MOCVD) 방식으로 백나노급 보이드(50)에 질화알루미늄(AlN) 완충층(60)을 성장시킨 후, 질화갈륨(GaN) 에피택셜층을 성장시키고, 동시에 실리콘 도핑을 수행하여 질화갈륨 드레인(70)이 형성되도록 한다. 구체적으로, 실리콘 도핑의 방법은 질화갈륨 에피택셜층 성장 시 실란(Sillane，SiH4)을 수소 가스에 희석하여 형성된 도핑 가스를 유입함으로써, 실리콘 원자가 질화갈륨에서의 도핑 농도를 증가 및 제어하고, 이로써 이상적인 질화갈륨 드레인(70)을 얻는다. 다음으로 식각을 통해 일부 유전체층(41)을 제거하고, 남은 유전체층(41)이 더미 게이크(4)의 측벽을 감싸도록 한다.
다음으로, 도 1e에 도시된 바와 같이, 다시 소스 위치(331)에 대해 중이온 도핑을 수행하여, 중이온 도핑 영역(34)을 형성하도록 하고, 이로써 소스(80)를 정의한다. 본 실시예에서는 고농도의 N형 이온, 예를 들어 P 이온을 도핑하여, 채널 영역(31)에서 전자의 유동이 발생하도록 한다.
다음으로, 도 1f에 도시된 바와 같이, 식각 과정을 통해 더미 게이트(40)를 제거하여, 바닥의 반도체층(30)이 노출되고, 더미 게이트(40)가 제거된 후 노출되는 반도체층(30)에 유전체층(90)을 형성하고, 마지막으로, 유전체층(90)에 금속 게이트(91)를 형성하면 질화갈륨 게이트를 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조가 완성된다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 질화갈륨을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터는, 기판(100), 유전체층(90), 금속 게이트(91), 소스(80), 백나노급 보이드(50) 및 질화갈륨 드레인(70)으로 구성된다. 여기서, 기판(100)은 아래에서부터 위로 차례로 실리콘 기판(10), 절연층(20) 및 반도체층(30)을 포함하고, 실리콘 기판(10)은 (100)결정면의 메인 표면(11)을 구비한다. 반도체층(30)에는 차례로 유전체층(90) 및 금속 게이트(91)가 설치되고, 소스(80)는 금속 게이트(91) 일측 하부의 반도체층(30) 내에 위치하고, 질화갈륨 드레인(70)은 금속 게이트(91) 타측의 백나노급 보이드(50)에 형성된다. 백나노급 보이드(50)는 차례로 반도체층(30)과 절연층(20)을 관통한 후 실리콘 기판(10)으로 연장되고, 백나노급 보이드(50)의 벽면은 측벽(52)과 측벽(52)에 연결되어 측벽(52)에서 아래로 연장되는 경사 표면(53)으로 구성되며; 여기서, 경사 표면(53)은 실리콘 기판(10)을 구비하는 (111)결정면이다. 질화알루미늄 완충층(60)은 백나노급 보이드(50)의 경사 표면(53)에 형성되고, 질화갈륨 드레인(70)은 백나노급 보이드(50) 내에 형성되어 질화알루미늄 완충층(60)에 위치한다.
본 발명의 실시예에 있어서, 백나노급 보이드(50)의 측벽(52)은 실리콘 기판(10)의 (100)결정면의 메인 표면(11)과 대략 수직되고, 측벽(52) 바닥에 연결되는 경사 표면(53)이 "v"형 홈을 구성하며; "v"형 홈을 포함하지 않는 상황에서, 백나노급 보이드(50)의 측벽(52)이 기판(100)에 위치하는 길이는 약 250 ~ 700nm의 범위이다.
실리콘 기판(100) 상에 형성된 GaN 에피택셜층에서, (111)결정면의 경사 표면(53)과 실리콘 기판(100)의 메인 표면(11) 사이의 각도는 54.74°이다. 다른 Ⅲ-Ⅴ족 화합물 재료를 사용할 경우, 상기 "v"형 홈은 기타 더 큰 육방 격자 각도를 사용하여 격자와 정합시킬 수 있다.
본 발명의 실시예에서는 고품질의 질화갈륨을 실리콘 기판에 선택적으로 성장시켜 드레인을 성공적으로 제조하여, 해당 금속 산화물 실리콘 반도체 전계효과 트랜지스터(Si-MOSFET) 소자를 완성한다. 다시 말해서 질화갈륨의 재료 특성을 이용하여, 드레인에서 고파괴 전압을 얻을 수 있다. 도 5에 도시된 바와 같이, 이 질화갈륨 드레인은 실리콘 표면에서 대략 5.27μm 길이와 1.20μm 너비의 직사각형 패턴을 나타내고; 그의 단면 구조는 도 6에 도시된 바와 같으며, 질화갈륨 드레인이 백나노급 보이드에 있는 바닥부 중앙은 하이 격자 결함 영역이고, 양측벽에서 표면 부위까지는 하이 결정 영역으로 성장된다. 또한, 상기 실시예의 드레인 구조는 더미 게이트를 이용하여 SOI기판에 대해 N형 도핑을 수행함으로써 얻은 것이지만, 동일한 드레인 구조는 SOI가 아닌 일반적인 실리콘 기판에도 설계될 수 있다.
추가로 설명하면, 본 발명의 실시예는 실리콘(100) 기판에서 V-grooved 프로그램을 이용하여 습식 식각을 수행하여 실리콘(100) 기판의 (111)결정면을 제조하고, 이는 질화알루미늄 완충층과 질화갈륨 에피택셜층이 우수한 결정핵 생성 결정면을 제공하였으며, 단결정의 육방정 질화갈륨(h-GaN)은 (111)결정면 상부부터 성장할 수 있으며, 그의 결정 과정에서의 격자 전위(dislocaiton)는 백나노급 보이드의 측벽에서 종결되고, 양측벽에 의해 성장된 육방정 질화갈륨이 백나노급 보이드 중간에서 합병될 경우, 높은 결정도의 입방정 질화갈륨(c-GaN)을 얻을 수 있으며, 해당 선택적 성장 기술은 질화갈륨 에피택셜층의 크기와 형상을 효율적으로 제어 및 설계할 수 있고, 성장 시 실란을 적절히 유입하면 실리콘이 질화갈륨 에피택셜층에서의 도핑 농도를 조절할 수 있으며, 도핑 농도는 수직 누설전류을 제어할 수 있어, 이상적인 와이드 밴드갭 질화갈륨 드레인을 얻고, 금속 산화물 실리콘 반도체 전계효과 트랜지스터에 성공적으로 집적되어 원래의 MOSFET 드레인을 완전히 대체할 수 있다. 추가로, 질화갈륨 에피택셜층의 격자 구조의 분석에 관한 자세한 내용은 중화민국 발명 특허 출원 제 108117447호에 의한 질화갈륨이 실리콘 기판에 이종 집적된 반도체 구조 및 그의 제조 방법을 참조할 수 있으며, 여기서는 이를 참조하는 방식으로 본 문에 도입하며, 이에 대한 설명은 생략하기로 한다.
더 추가적으로 설명하면, 본 발명의 실시예는 이종 질화갈륨의 드레인으로 전통적인 Si CMOS의 균일한 실리콘 드레인을 대체함으로써, MOSFET의 저 드레인 파괴 전압의 문제를 해결하도록 하였다. 본 발명의 실시예는 먼저 "v"형 홈 우선 식각의 기술(V-Grooved preferential etching)로 원래의 실리콘 드레인 재료를 제거하여, 그의 측벽의 (111)표면을 남겨 노출하게 하여 질화갈륨 에피택셜층을 성장시킨다. 다음으로, 특수의 측방향 선택적 증착 기술을 이용하여, 측벽에서부터 중심과 상부 접촉면까지 육방정 질화갈륨(h-질화갈륨)을 성장시켜 육방정 질화갈륨(c-질화갈륨)으로 합병하여 새로운 드레인을 제조한다. 이러한 이종 재료 성장 방법은 CMOS 그리드에서 드레인으로의 캐리어 전송 통로를 원활하게 전환할 수 있어, 소자의 고속 성능을 유지할 수 있을 뿐만 아니라, 질화갈륨이 실리콘에 비해 더 넓은 밴드갭(질화갈륨과 실리콘의 밴드갭은 각각 3.4eV, 1.1eV)을 구비하므로, 전자충격이온화 계수(< 1×106)가 크게 감소되고, 파괴 전압이 향상된다.
다음으로, 이하에서 질화갈륨 드레인을 구비하는 MOSFET 소자의 전압과 전기장 특성을 시뮬레이션 분석하여, 소자의 표현을 이해하도록 한다.
도 3을 참조하면, LD(Lateral diffusion, 측면 확산)-질화갈륨 드레인 MOSFET의 에너지 밴드를 나타내는 도면으로, 실리콘(또는 실리콘 게르마늄) 드레인과 비교한 에너지 밴드를 나타내는 도면이며, 질화갈륨이 높은 밴드갭을 구비하므로, 질화갈륨의 드레인이 파괴 전압에 견디는 능력이 종래의 실리콘 또는 실리콘 게르마늄 드레인보다 우수할 것을 예측할 수 있다(게르마늄의 에너지 밴드는 0.67eV이다).
도 4를 참조하면, TCAD 시뮬레이션으로 상이한 이동 영역(Drift Region) 길이(L)를 갖는 LD-GaN 드레인 MOSFET의 횡방향 전기장을 나타내는 도면이다. 여기서, 곡선(a)과 곡선(b)는 LD-GaN 드레인 MOSFET이 상이한 저농도 도핑 드레인(LDD) 바이어스 길이일 경우, 채널/LDD PN접합의 황방향 전기장 크기를 나타내고; 곡선(a)과 곡선(b)는 이동 영역 길이(L)를 각각 100nm와 40nm로 신장한 것을 표시하고, x축은 채널 방향(channel direction)이고, 이동 길이(L)는 게이트에서 드레인 사이의 거리이고, 게이트 테두리를 0.00의 기준 위치로 한다(도 1f 참조). 도면에 도시된 바와 같이, 피크(최대)의 횡방향 전기장이 3.6MV/cm로, 드레인측의 게이트 테두리에서 발생하게 되나, LDD 바이어스 길이가 0nm에서 10nm로 증가할 경우, 최대의 횡방향 전기장은 변하지 않지만, 그 전기장의 크기는 명확히 감소하게 되고, 추가로 게이드-드레인 중첩 영역으로 이동하게 된다.
질화갈륨 드레인 구조는 기타 첨단 실리콘 트랜지스터에 비해, 소자의 축소로 인한 파괴(breakdown) 문제를 해결하였다. 현재는 종래에서 III-V 기술 분야에서만 완성할 수 있었던 많은 응용을 Si CMOS에서 구현할 수 있다. 그러나, 실리콘 기판에서 고품질의 화합물 재료를 성장시키는 것은 어렵고, 예를 들어 본딩 또는 외부 연장 성장을 통하는 것이다. CMOS과 기타 Ⅲ-Ⅴ 소자의 처리에 있어서 교차 오염과 상이한 열순환 요구 면에서도 문제가 존재할 수 있다. 상술한 문제가 없는 상황에서 화합물 반도체의 장점을 얻기 위해, 집적도가 높은 실리콘 적층 회로에 삽입식 Ⅲ-Ⅴ족 드레인이 필요하다. 본 발명에서는 질화갈륨을 결합하여 드레인 구조로 함으로써, 매우 높은 파괴 능력과 높은 동적 작동 범위 능력을 가지는 RF MOSFET를 얻을 수 있다. 본 발명의 주요 개념은 와이드 밴드갭 반도체 질화갈륨으로 MOSFET 드레인 영역 중의 실리콘을 대체하는 것이다.
지난 몇 년간, 소면적 나노 이종 에피택시(Nano Heteroepitaxial, NHE) 재료의 합성 및 종횡비 트래핑(Aspect ratio trapping, ART) 원리를 이용하여, MOSFET 드레인의 (111)결정면에서 높은 전기 성질과 저결함 밀도를 갖는 c-GaN을 성장시키는 가능성을 증명하였으며, 그 최초 격자는 h-GaN에 정합된다. 이는 부품/회로의 출력과 해상도의 성능에 있어서 매우 중요한 부분이다. 여기서 제시하는 소자는 5G 또는 6G 밀리미터파 응용에서 차세대 고압/출력 RF 트랜지스터에 있어서 가장 유효한 경쟁자가 될 수 있다.
와이드 밴드갭의 재료 특성 외에도, 질화갈륨은 높은 전자 이동도를 구비하여, 고주파 소자의 개발과 필름 에피택시 성장에 있어서 상당히 충분한 연구를 해왔으며, 본 발명은 종래의 필름 에피택시 성장과 달리, 선택적인 에피택시 성장의 기술로 질화갈륨을 침적하는 방식으로 질화갈륨 드레인을 얻는 것이다. 실험에서 질화갈륨 드레인 재료의 성장 면에 있어서, SiO2/Si 기판의 백나노급 보이드에 질화갈륨 을 성공적으로 헤테로 에피택시얼 성장시켰으며, TEM 결과에 의하면 고품질 저결함의 질화갈륨 에피택시를 나타냈다. 해당 기술로 제조된 MOSFET는 실리콘 MOSFET가 고주파 응용에서의 출력 처리 기능과 데이터 해상도 능력의 부족함을 효율적으로 피할 수 있고, 더불어 MOSFET 원래의 저파괴 전압의 결함을 개선할 수도 있다.
물론, 본 발명이 적용되는 범위는 질화갈륨 이외의 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 재료를 실리콘(100) 기판에 선택적으로 성장시키고, 선택적 식각 방식으로 비교적 낮은 격자와 정합되지 않는 사전 선택 실리콘 (111)결정면을 발생시켜 고품질의 Ⅲ-Ⅴ족 화합물 반도체 드레인을 성장시켜, Ⅲ-Ⅴ족 드레인을 금속 산화물 실리콘 반도체 전계효과 트랜지스터에 성공적으로 도입하는 것도 포함한다.
상술한 바와 같이, 본 발명에 따른 와이드 밴드갭 Ⅲ-Ⅴ족 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법은, Ⅲ-Ⅴ족 재료의 와이드 밴드갭 특성에 선택적 에피택시 기술을 추가하여, 고품질 저결함의 Ⅲ-Ⅴ족 드레인 구조를 얻음으로써, 소자의 파괴 전압과 회로 작동 범위의 문제를 개선할 수 있어, 미래에 금속 산화물 실리콘 반도체 전계효과 트랜지스터에 정합한 후, 소자의 지속적인 축소로 인한 저 소자 파괴 전압 문제를 해결하도록 기대하고, 최첨단의 실리콘 VLSI(very-large-scale integration) 플랫폼에 사용되어, 많은 HDR의 시스템온칩(SoC)의 응용에 사용되고, 특히 예를 들어 5G/6G, RF/microwave/Micro-Wave 레이더와 무선 고선형성/효율의 백앤드 에미터, 고해상도 기저대역 아날로그-디지털 변환기/디지털-아날로그 변환기 등 고선형성, 고주파 증폭기의 고효율 및 고정밀 데이터 전환 회로에 사용된다.
상술한 실시예는 본 발명의 기술적 사상과 특징을 설명하기 위한 것일 뿐이며, 목적은 본 기술분야의 기술자가 본 발명의 내용을 이해하고 실시할 수 있도록 하기 위한 것으로, 이로 본 발명의 특허 범위가 제한되는 것이 아니다. 즉 본 발명에 개시된 사상에 의한 균등한 변화 또는 윤식은 여전히 본 발명의 특허 범위 내에 포함될 것이다.
100: 기판
10: 실리콘 기판
11: 메인 표면
20: 절연층
30: 반도체층
31: 채널 영역
32: 저농도 도핑 영역
321: 드레인 위치
33: 저농도 도핑 영역
331: 소스 위치
34: 중이온 도핑 영역
40: 더미 게이트
41: 유전체층
50: 백나노급 보이드
51: 바닥벽
52: 측벽
53: 경사 표면
54: 질화층
60: 질화알루미늄 완충층
70: 질화갈륨 드레인
80: 소스
90: 유전체층
91: 금속 게이트
L: 이동 영역 길이

Claims (18)

  1. 실리콘 기판 및 반도체층을 포함하고, 상기 실리콘 기판은 (100)결정면의 메인 표면을 구비하고, 상기 반도체층은 상기 메인 표면에 위치하는 기판;
    상기 반도체층에 위치하는 유전체층;
    상기 유전체층에 위치하는 금속 게이트;
    상기 금속 게이트의 일측 하부의 상기 반도체층 내에 위치하는 소스;
    상기 금속 게이트의 다른 일측에 위치하며, 상기 반도체층을 관통하여 상기 실리콘 기판 내로 연장되고, 벽면은 측벽과 상기 측벽의 하부에서 연장되는 경사 표면으로 구성되고, 상기 경사 표면에 의해 상기 실리콘 기판의 (111)결정면이 노출되고, 완충층이 상기 경사 표면에 형성되는 백나노급 보이드; 및
    상기 백나노급 보이드에 형성되는 Ⅲ-Ⅴ족 드레인을 포함하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하고,
    상기 드레인과 상기 게이트 사이의 거리는 40-100 nm 범위인 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 기판은, 상기 실리콘 기판과 상기 반도체층 사이에 형성된 절연층을 더 포함하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 절연층은 질화규소층, 이산화규소층 또는 전술한 양자가 스택되어 형성된 다층 구조인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 절연층의 두께가 100nm인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 백나노급 보이드의 상기 측벽이 상기 기판에서의 길이가 100 ~ 500nm인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 측벽은 상기 (100)결정면의 메인 표면에 수직인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 경사 표면과 상기 실리콘 기판의 메인 표면 사이의 각이 54.74°인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 Ⅲ-Ⅴ족 화합물 반도체는 입방정 질화갈륨을 포함하는 질화갈륨 드레인인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터.
  9. 기판을 제공하되, 상기 기판은 (100)결정면의 메인 표면을 구비하는 실리콘 기판, 상기 메인 표면에 위치하는 반도체층을 포함하는 단계;
    상기 반도체층에 더미 게이트를 형성하는 단계;
    상기 더미 게이트를 차폐로 하여 상기 반도체층에 대해 이온 도핑을 수행하여, 상기 더미 게이트 하부에 위치하는 채널 영역 및 각각 상기 채널 영역 양측에 위치하는 2개의 저농도 도핑 영역을 형성하고, 상기 저농도 도핑 영역에 각각 드레인 위치와 소스 위치를 설치하는 단계;
    상기 드레인 위치에 대해 선택적 식각을 수행하여, 백나노급 보이드를 형성하고, 상기 백나노급 보이드는 상기 반도체층을 관통하여 상기 실리콘 기판 내로 연장되고, 상기 백나노급 보이드의 벽면은 측벽과 상기 측벽의 하부에서 연장되는 경사 표면으로 구성되고, 상기 경사 표면에 의해 상기 실리콘 기판의 (111)결정면이 노출되는 단계;
    유기금속화학기상증착(MOCVD) 방식으로 먼저 상기 백나노급 보이드에 Ⅲ-Ⅴ족 에피택셜층을 형성하고, 동시에 상기 Ⅲ-Ⅴ족 에피택셜층에서 실리콘 도핑을 수행하여, Ⅲ-Ⅴ족 드레인을 형성하는 단계;
    상기 소스 위치에 대해 중이온 도핑을 수행하여 소스를 형성하는 단계;
    상기 더미 게이트를 제거하여 상기 반도체층을 노출시키는 단계;
    상기 더미 게이트를 제거한 후 노출된 상기 반도체층에 유전체층을 형성하는 단계; 및
    상기 유전체층에 금속 게이트를 형성하는 단계를 포함하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하고,
    상기 드레인과 상기 게이트 사이의 거리는 40-100 nm 범위인 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 기판은 상기 실리콘 기판과 상기 반도체층 사이에 형성된 절연층을 더 포함하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 절연층은 질화규소층, 이산화규소층 또는 전술한 양자가 스택되어 형성된 다층 구조인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  12. 제 10 항에 있어서,
    상기 절연층의 두께가 100nm인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  13. 제 9 항에 있어서,
    상기 백나노급 보이드의 상기 측벽이 상기 기판에서의 길이가 100 ~ 500nm인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  14. 제 9 항에 있어서,
    상기 메인 표면과 상기 측벽 아래에서 연장된 상기 경사 표면이 서로 연결될 때, 상기 측벽은 상기 (100)결정면의 메인 표면에 수직인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  15. 제 9 항에 있어서,
    상기 경사 표면과 상기 실리콘 기판의 상기 메인 표면 사이의 각이 54.74°인 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  16. 제 9 항에 있어서,
    상기 경사 표면과 상기 Ⅲ-Ⅴ족 드레인 바닥부가 서로 연결되고, 상기 경사 표면에 격자가 상기 (111)결정면에 정합된 h-GaN 핵생성 층을 형성하도록 상기 경사 표면이 상기 실리콘 기판의 상기 (111)결정면을 가지는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  17. 제 16 항에 있어서,
    상기 h-GaN 핵생성 층은 상기 경사 표면에서 성장하기 시작하고, 마지막으로 상기 백나노급 보이드 양측에서 성장한 상기 h-GaN 핵생성 층이 결합하여 상기 백나노급 보이드의 상부에 고품질의 c-GaN 드레인을 형성하도록 고, 상기 Ⅲ-Ⅴ족 드레인을 형성하도록 실리콘 이온이 고농도로 도핑되어 있는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
  18. 제 9 항에 있어서,
    상기 Ⅲ-Ⅴ족 드레인은 질화갈륨 드레인으로, 고전자 이동도를 갖는 입방정 질화갈륨을 포함하는 와이드 밴드갭 Ⅲ-Ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터의 제조 방법.
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