KR102500059B1 - 매립된 활성화된 p-(Al,In)GaN 층 - Google Patents

매립된 활성화된 p-(Al,In)GaN 층 Download PDF

Info

Publication number
KR102500059B1
KR102500059B1 KR1020227010985A KR20227010985A KR102500059B1 KR 102500059 B1 KR102500059 B1 KR 102500059B1 KR 1020227010985 A KR1020227010985 A KR 1020227010985A KR 20227010985 A KR20227010985 A KR 20227010985A KR 102500059 B1 KR102500059 B1 KR 102500059B1
Authority
KR
South Korea
Prior art keywords
gan layer
layer
gan
torr
growing
Prior art date
Application number
KR1020227010985A
Other languages
English (en)
Other versions
KR20220047667A (ko
Inventor
이안 만
사트야나라얀 바리크
조슈아 데이비드 브라운
단유 리우
Original Assignee
갈리움 엔터프라이지즈 피티와이 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from AU2017904517A external-priority patent/AU2017904517A0/en
Application filed by 갈리움 엔터프라이지즈 피티와이 엘티디 filed Critical 갈리움 엔터프라이지즈 피티와이 엘티디
Publication of KR20220047667A publication Critical patent/KR20220047667A/ko
Application granted granted Critical
Publication of KR102500059B1 publication Critical patent/KR102500059B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen characterised by the doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Led Devices (AREA)
  • Photovoltaic Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

활성화된 p-(Al,In)GaN 층을 포함하는 반도체 장치를 제조하는 방법은 p-(Al,In)GaN 층을 부동태화시키는 조건 하에서 p-(Al,In)GaN 층을 H₂및/또는 NH₃의 가스 조성물에 노출시키는 단계를 포함한다. 상기 방법은 p-(Al,In)GaN 층을 저 수소 또는 수소-비함유 환경에서 별도의 활성화 단계에 적용하는 것을 포함하지 않는다. 상기 방법은 전자 장치에 통합될 수 있는 매립된 활성화된 n/p-(Al,In)GaN 터널 접합부를 제조하는데 사용될 수 있다.

Description

매립된 활성화된 p-(Al,In)GaN 층{BURIED ACTIVATED P-(AL,IN)GAN LAYERS}
본 발명은, p-(Al,In)GaN 층을 H₂및/또는 NH₃의 가스 조성물에 노출시켜 저-수소 또는 수소-비함유 환경에서 별도의 활성화 단계를 사용하지 않고도 활성화된 p-(Al,In)GaN 층을 갖는 반도체 구조를 제공하는 것을 포함하는, 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 소자를 성장시키는 방법에 관한 것이다. 상기 방법은, 전자 장치에 통합될 수 있는 매립된 활성화된 n/p-(Al,In)GaN 터널 접합부(tunnel junctions)를 제조하는데 사용될 수 있다.
본 출원에 대한 상호 참조
이 출원은 2017 년 11 월 7 일에 제출된 호주 가출원 제 2017904517 호를 35 U.S.C § 119 (e) 하에 우선권으로 주장하며, 이의 전체를 본원에 참고로 인용한다.
MOCVD-성장된 p-(Al,In)GaN은, 전도에 이용가능한 자유 홀(hole)의 수를 감소시켜 p-(Al,In)GaN 층의 저항을 증가시키는 Mg-H 복합체(complex)를 형성한다. MOCVD 성장 동안 p-(Al,In)GaN 층으로 수소가 도입되는 것은 불가피한데, 그 이유는, 침착 캐리어 가스가 H₂를 포함하지 않는다 하더라도 NH₃의 해리가 Mg-H 복합체 형성에 충분한 H₂를 제공하기 때문이다.
부동태화된 p-(Al,In)GaN 층이 형성된 후, p-(Al,In)GaN 층을 N₂및/또는 O2 환경과 같은 H2-비함유 환경에서 열적으로 어닐링함으로써 Mg-H 복합체를 제거할 수 있다. 어닐링 공정은 Mg-H 결합을 파괴하고 p-(Al,In)GaN 층에서 H₂를 제거하여 저항률(resistivity)을 감소시킨다. 저항률을 감소시키기 위해 부동태화된 p-(Al,In)GaN 층을 컨디셔닝하는 공정은 p-(Al,In)GaN 층 활성화로 지칭되고, 결과적인 p-(Al,In)GaN 층은 활성화된 p-(Al,In)GaN 층으로 지칭된다.
활성화된 p-(Al,In)GaN 층을 H₂및 NH₃환경에 재노출하면 Mg-H 복합체가 다시 형성되어 p-(Al,In)GaN 층이 다시 부동태화될 수 있다.
일반적으로, 부동태화된 p-(Al,In)GaN 층 상에 n-(Al,In)GaN 층과 같은 상부 반도체 층이 침착된 후에는 부동태화된 p-(Al,In)GaN 층을 활성화시키는 것이 불가능하다. H₂가 상부 n-(Al,In)GaN 층을 통해 수직 방향으로 확산될 수 없기 때문에, 매립된 p-(Al,In)GaN 층은 H2-비함유 환경에서 고온에서 어닐링될 때 열적으로 활성화될 수 없다.
매립된 부동태화된 p-(Al,In)GaN 층을 활성화시키기 위해, 반도체 구조 내로 트렌치를 에칭하여 매립된 p-(Al,In)GaN 층의 에지를 노출시켜, 어닐링 단계 동안 트렌치의 측벽으로부터 H2가 횡방향으로 확산 및 탈출되는 능력을 향상시킬 수 있다.
대안적으로, 활성화된 p-(Al,In)GaN 층은, 성장 공정 동안 H₂가 존재하지 않는 특정 반도체 성장 방법을 사용하여 직접 성장될 수 있다. 예를 들어, H₂분압이 낮은 분자 빔 에피택시(MBE)가 고품질의 활성화된 p-(Al,In)GaN 층을 성장시키는 데 사용될 수 있다. 그러나, 활성화된 p-(Al,In)GaN 층은 고온에서 H₂에 노출될 때, 예를 들어 반도체 층이 더 높은 성장 압력에서 활성화된 p-(Al,In)GaN 층 위로 성장할 때, 부동태화될 수 있다. 이것은, 예를 들어 활성화된 p-(Al,In)GaN 층이 반도체 장치의 일부이고 후속적으로 침착된 반도체 층이 캐리어 가스로서 H₂및/또는 NH₃를 사용하는 MOCVD를 사용하여 성장될 때 발생할 수 있다. 이러한 이유로, 금속 유기 화학 증착(MOCVD)을 사용하여 p-(Al,In)GaN 층 바로 위에 반도체 층이 성장되는 경우, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 성장시킬 수 없었다.
RFMBE 및 가능하게는 NH₃분자 빔 에피택시(MBE)를 사용하여 이를 달성할 수 있기는 하지만, 이러한 성장 방법을 이용하는 것은 초고진공(UHV)의 복잡성 및 규모 확장의 어려움으로 인해 바람직하지 않다.
반도체는 RPCVD를 사용하여 H2-비함유 환경에서 성장될 수 있기 때문에, 기본적으로, 활성화된 p-(Al,In)GaN 층을 부동태화시키지 않고 RPCVD를 사용하여 활성화된 p-(Al,In)GaN 층을 상부-성장(overgrowth)시킬 수 있어야 한다. 그러나, p-(Al,In)GaN 및 n-(Al,In)GaN 층을 비롯하여 RPCVD를 사용하여 주로 H2-비함유 환경에서 성장된 반도체 층은 H₂및 NH₃존재 하에서 성장한 것에 비해 품질이 열등하며, 결과적으로 실행가능한 장치는 H₂및 NH₃를 사용하지 않고서는 RPCVD를 사용하여 쉽게 성장될 수 없다는 것이 입증되었다. 또한, 고품질 층을 달성하기 위해 RPCVD에 의한 반도체 층의 성장 동안 요구되는 H₂및 NH₃의 수준이, 사전에 활성화된 p-(Al,In)GaN 층을 부동태화시키기에 충분하다는 것이 밝혀졌다.
따라서, 활성화된 p-(Al,In)GaN 층 상부에 놓이는 반도체 층은 예를 들어 RPCVD를 사용함으로써 H2-비함유 환경에서 성장될 수 있고 p-(Al,In)GaN 층의 활성화 상태를 유지할 것으로 기대될 수 있지만, 성장 조건으로 인한 상부 반도체 층의 품질 저하가 장치 성능에 부정적인 영향을 줄 것이다. 대조적으로, RPCVD 성장 동안 충분한 양의 H₂및 NH₃의 사용을 통해 상부에 위치되는 층의 품질이 개선될 수 있다. 그러나, 최고 품질을 달성하기 위해 요구되는 H₂및 NH₃의 수준은 임의의 하부 p-(Al,In)GaN 층을 부동태화시킬 것으로 예상된다. 그러므로, 최적화된 RPCVD 공정을 사용하여 성장된 상부 층을 갖는 매립된 p-(Al,In)GaN 층을 포함하는 임의의 장치에서, 매립된 p-(Al,In)GaN은 완전 활성화되지 않을 것으로 예상된다.
하부에 놓이는 p-(Al,In)GaN 층을 부동태화시키지 않고, 또한 매립된 부동태화된 p-(Al,In)GaN 층을 재활성화하기 위한 제조-후 단계를 수행할 필요 없이, 예를 들어 MOCVD를 사용하여, 고 H₂환경에서, 활성화된 p-(Al,In)GaN 층 위에 반도체 층을 성장시킬 수 있는 반도체 성장 공정을 갖는 것이 요망된다.
본 발명에 따르면, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법은, (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물을 포함하는 가스 혼합물에 노출시켜 (이때, 상기 가스 혼합물은 H₂분압이 760 Torr 미만임), 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하고, (b) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에, H2, NH₃또는 이들의 조합물을 포함하는 환경에서 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 것을 포함한다.
본 발명에 따르면, 반도체 장치는 본 발명에 따른 방법에 의해 제조된 반도체 구조를 포함한다.
본 발명에 따르면, n/p-(Al,In)GaN 터널 접합부는 본 발명에 따른 방법으로 제조된 반도체 구조를 포함한다.
본 발명에 따르면, 반도체 장치는 본 발명에 따른 터널 접합부를 포함한다.
본원에 설명된 도면은 단지 예시를 위한 것이다. 도면은 본 개시의 범위를 제한하려는 것이 아니다.
도 1은 발광 다이오드 (LED)와 같은 간단한 반도체 구조를 형성하는 층의 개략도이다.
도 2a 내지 2f는 본 발명에 따라 형성될 수 있는 다수의 대표적인 반도체 구조의 개략도이다.
도 3a 내지 3c는 n-InGaN 캡을 사용하는 다수의 반도체 구조의 개략도를 도시하며, 이는, 본 발명의 접근법의 이점을 입증하기 위해 전계 발광 방법을 사용하여 시험되었다.
도 4a 내지 4c는 n-InGaN 캡이 없는 다수의 반도체 구조의 개략도를 도시하며, 이는, 본 발명의 접근법의 이점을 입증하기 위해 전계 발광 방법을 사용하여 시험되었다.
도 5a 내지 5d는 n-InGaN 캡을 갖는 도 3a 내지 3c에 나타낸 구조의 시험 결과의 그래프를 도시하며, 여기서, 실선은 도 3a에 도시된 구조의 MOCVD 성장된 청색 LED에 관한 것이고, 파선(broken line)은 도 3b에 도시된 MOCVD 완료된 구조에 관한 것이고, 점선(dashed line)은 도 3c에 도시된 RPCVD 완료된 구조에 관한 것이다.
도 6a 내지 6d는 n-InGaN 캡이 없는 도 4a 내지 4c에 나타낸 구조의 시험 결과의 그래프를 도시하며, 여기서, 실선은 도 4a에 도시된 구조의 MOCVD 성장된 청색 LED에 관한 것이고, 점선은 도 4c에 도시된 RPCVD 완료된 구조에 관한 것이다.
도 7은 본 발명의 방법에 따라 성장된 대표적인 구조를 나타낸다.
도 8은 상업적 LED의 반도체 구조의 예를 도시한다.
도 9는 본 개시에 의해 제공되는 상부의 매립된 활성화된 n/p-GaN 터널 접합부를 갖는 상업적 LED의 반도체 구조의 예를 도시한다.
도 10은 도 9에 도시된 n/p-GaN 터널 접합부에 대한 JV 곡선을 도시한다.
도 11은 본 개시에 의해 제공된 매립된 활성화된 n/p-GaN 터널 접합부의 예의 개략도를 도시한다.
도 12a는 p-GaN 층을 NH₃: N₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하는 ITO 층을 갖는 상업적 전(full) LED에 대한 IV 곡선을 도시한다.
도 12b는 p-GaN 층을 NH₃: N₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하는 ITO 층을 갖는 상업적 부분(partial) LED 상의 1TS p-GaN에 대한 IV 곡선을 도시한다.
도 13a는 p-GaN 층을 NH₃: H₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하는 ITO 층을 갖는 상업적 전체 LED에 대한 IV 곡선을 도시한다.
도 13b는 p-GaN 층을 NH₃: H₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하는 ITO 층을 갖는 상업적 부분 LED 상의 1TS p-GaN에 대한 IV 곡선을 도시한다.
도 14a는 p-GaN 층을 N₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하는 ITO 층을 갖는 상업적 전체 LED에 대한 IV 곡선을 도시한다.
도 14b는 p-GaN 층을 N₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하는 ITO 층을 갖는 상업적 부분 LED 상의 1TS p-GaN에 대한 IV 곡선을 도시한다.
도 15는 NH₃: H₂환경에 노출시키는 것을 포함하는 n-p GaN 터널 접합부가 있거나 없는 다중 양자 우물(MQW) LED에 대한 입력 전류의 함수로서 LOP를 도시한다. 상기 장치는 도 13a 및 13b에 언급된 것과 유사하다.
도 16a 및 16b는 도 13a 및 13b의 상부-성장된 MQW LED의 전계 발광 이미지를 도시한다.
도 17은 다양한 터널 접합부 처리 조건 및 상응하는 장치 특성을 나타내는 표 (표 4)이다.
이하의 상세한 설명의 목적을 위해 본 개시에 의해 제공된 실시양태는 달리 명시적으로 명시된 경우를 제외하고, 다양한 대안의 변형 및 단계 순서를 가정할 수 있음을 이해해야 한다. 더욱이, 임의의 작업 실시예에 이외에서, 또는 달리 지시된 경우, 예를 들어 명세서 및 청구범위에 사용된 성분의 양을 나타내는 모든 수치는 모든 경우에 용어 "약"에 의해 조정되는 것으로 이해되어야 한다. 따라서, 반대로 지시되지 않는 한, 하기 명세서 및 첨부된 청구범위에 제시된 수치 파라미터는 본 발명에 의해 수득될 원하는 특성에 따라 달라질 수 있는 근사치이다. 적어도 청구범위에 대한 균등론의 적용을 제한하려는 것은 아니면서, 적어도 각 수치 파라미터는 보고된 유효 자릿수의 수에 비추어 일반적인 반올림 기법을 적용하여 해석되어야 한다.
본 발명의 넓은 범위를 나타내는 수치 범위 및 파라미터는 근사치이지만, 특정 실시예에서 제시된 수치는 가능한 정확하게 보고된다. 그러나 모든 수치에는 본질적으로 각각의 시험 측정에서 발견된 표준 오차로 인해 발생하는 특정 오차가 포함된다.
또한, 본원에 인용된 임의의 수치 범위는 그 안에 포함된 모든 하위 범위를 포함하는 것으로 이해되어야 한다. 예를 들어, "1 내지 10"의 범위는 언급된 최소값 1과 언급된 최대 값 10 사이의 (즉, 1 이상의 최소값 및 10 이하의 최대 값을 갖는) 모든 하위 범위를 포함하는 것으로 의도된다.
이제 특정 방법 및 반도체 장치가 참조된다. 개시된 방법 및 반도체 장치는 청구범위를 제한하려는 것이 아니다. 반대로, 청구범위는 모든 대안, 수정 및 균등물을 포함하는 것으로 의도된다.
질화 갈륨(GaN) 필름과 같은 금속 또는 메탈로이드 함유 필름을 포함하는 반도체 구조는 발광 다이오드(LED)에서 자외선 검출기, 트랜지스터 장치에 이르기까지 다양한 장치에 응용된다. 이들 필름은 일반적으로 분자 빔 에피택시(MBE), 금속 유기 화학 증착(MOCVD) 및 원격 플라즈마 강화된 화학 증착(RPECVD 또는 RPCVD)을 포함하는 기술에 의해 제조되어 왔다.
MOCVD는 고품질 LED 등의 제조에 널리 사용되는 공정이지만, MOCVD는 고온 및 상당한 양의 NH₃의 사용에 의존한다. 이것은 예를 들어 n-형 GaN의 성장에 특별히 문제가 되지는 않을 수 있지만, NH₃의 열분해로 인해 존재하는 수소가, 자유 캐리어 농도를 감소시키고 층의 저항률을 증가시키는 어셉터 도펀트와 복합체를 형성하기 때문에, p-GaN과 같은 p-형 층을 성장시킬 때에는 문제를 야기할 수 있다.
도 1은 이러한 장치, 예를 들어 LED(100)의 기본 예를 도시한다. LED(100)는 기판 층(110)을 포함하며, 이는 사파이어 또는 다른 일반적으로 사용되는 기판 재료일 수 있다. 기판 층(110)으로부터 성장되어 나아가는 에피택셜 성장의 결함을 감소시킴으로써 장치의 구조적 품질을 달성하는 것을 돕기 위해 기판 층(110) 상에 성장된 버퍼 층(120)이 있을 수 있다. 버퍼 층(120)은 예를 들어 GaN으로부터 형성될 수 있지만, AlGaN 또는 다른 적절한 반도체 재료도 상부-성장될 층의 성질에 따라 사용될 수 있다.
버퍼층(120)의 상부에는 예를 들어 규소가 도핑되었을 수 있는 n-GaN 층(130)이 위치된다. n-GaN 층(130)은 전형적으로 MOCVD를 사용하여 고온 조건 하에서 성장될 것이다.
다음으로, 장치(100)는 하나 이상의 InGaN 층에 의해 형성된 활성 층(140)을 갖는다. 활성층(140)은 양자 우물(QW)을 포함할 수 있거나 또는 다중 양자 우물(MQW) 구조를 형성할 수 있고, 광 생성을 담당한다.
도 1에 도시된 예에서, 다음 층은 p-GaN 층(150)이다. p-형 층을 달성하기 위해서는 마그네슘과 같은 어셉터 원자로 도핑하는 것이 필요하다. MOCVD를 사용하는 이러한 p-형 층(150)의 성장 동안, 에피택셜 p-형 층은 NH₃의 열분해 및 MOCVD 공정에서 전형적으로 사용되는 H2의 존재로 인해 구조 내에 존재하는 수소를 가질 것이다. 장치의 냉각시, 이 수소는 p-형 층에서 마그네슘 원자에 결합하여 그를 부동태화시키는 것으로 알려져 있다. 이것은 마그네슘 원자가 효과적인 수용체 원자로서 작용하는 것을 방해하고, 고 저항 층을 초래한다.
열 어닐링을 포함한 이 문제를 해결하기 위해 다양한 해결책이 제안되었으나, p-GaN 층을 적어도 일시적으로 재활성화시키는 것은 가능하지만, 환경이 수소-비함유 상태로 유지될 수 없다면 냉각시 p-GaN이 다시 부동태화될 것이다.
도 1에 도시된 바와 같이, 이 p-형 층의 상부에 n-형 층과 같은 추가의 반도체 층(예컨대, n-형 GaN 층(160))이 성장될 때 특별한 문제가 발생한다. 이 층이 MOCVD 조건 하에서 성장될 때, p-GaN 층은 수소 함량을 갖는다. n-GaN 층(160)이 완성되고 장치가 냉각되면, 이러한 이미 존재하는 수소는 논의된 바와 같이 마그네슘 수용체 원자와의 복합체를 형성할 것이다. 추가의 문제는 이제, n-GaN 층(160)이 p-GaN 층(150) 내에 임의의 수소를 효과적으로 포획하는 역할을 하므로, 장치가 수소-비함유 환경에서 냉각되더라도 이미 포획된 수소가 빠져나갈 수 없다는 것이다. 후속 고온 처리는 Mg-H 복합체를 일시적으로 해리할 수 있지만, 수소는 매립된 p-GaN 층(150)으로부터 수직으로 빠져나갈 수 없기 때문에, 복합체는 냉각시 항상 재형성될 것이고, 따라서 장치는 내재적으로 이 매립된 p-GaN 층(150)의 높은 저항률에 의해 제한된다.
이 문제에 대한 하나의 해결책이 미국 특허 제 6,537,838 호에 제안되어 있으며, 여기서는 상부 n-형 층의 에칭을 제안한다. 이것은 p-형 층의 측부를 환경에 노출시키는 트렌치를 초래한다. 이는 p-형 GaN 층의 노출된 면으로부터의 수소 이동을 촉진하기 위해 후속 어닐링 단계의 사용을 허용한다. 이것은 트렌치들 사이에서 매립된 p-GaN 층의 국부적 활성화를 달성할 수 있지만, 매립된 p-GaN 층을 수소 환경에의 추가 노출(이는 수소가 p-타입 GaN 층의 노출된 측면으로 유입되게 함)로부터 보호하는 문제를 명확하게 해결하지 못한다. 따라서 이러한 구조가 추가 MOCVD 성장 조건에 노출되는 경우 예방 조치를 취해야 한다. 또한, p-형 GaN 층의 저항률은 낮아질 수 있지만 트렌치를 제조하기 위해 p-형 GaN 층 및 상부-성장된 n-형 층의 일부가 제거되어야 한다는 점에서 약간 절충된다.
따라서, 매립된 p-형 GaN 층이, 특히, 실질적으로 활성화된 상태에서, H₂또는 NH₃및 H₂환경에서 바로 인접하거나 후속하는 n-형 층과 함께 상부-성장될 수 있게 하는 접근법을 제공하는 것이 바람직하다.
제 1 양태에서, 유일한 또는 실제로 가장 넓은 형태일 필요는 없지만, 본 발명은, 수소 환경에서 성장된 p-형 Ⅲ족 질화물 반도체 층 위에 n-형 Ⅲ족 질화물 반도체 층을 성장시키는 방법에 관한 것이며, 상기 방법은 p-형 Ⅲ족 질화물 반도체 층을 V족 플라즈마, Ⅲ족 시약 및 n-형 도펀트 시약에 노출시키는 단계 및 n-형 Ⅲ족 질화물 반도체 층이 0.1 내지 760 Torr의 압력에서 성장하도록 하여 이로써 p-형 Ⅲ족 질화물 반도체 층 위에 n-형 Ⅲ족 질화물 반도체 층을 성장시키는 단계를 포함한다.
실시양태들에서, 수소 환경에서 성장된 p-타입 Ⅲ족 질화물 반도체 층은 MOCVD 조건 하에서 적어도 부분적으로 성장될 수 있다. 이전에 논의된 바와 같이, MOCVD는 수소-풍부 환경에서의 성장을 포함하며, 따라서, 성장된 p-형 층에 수소가 혼입된다. p-형 Ⅲ족 질화물 반도체 층은 NH₃및/또는 NH3와 H2의 혼합물의 분위기에서 성장될 수 있다.
p-형 Ⅲ족 질화물 반도체 층이 하나 초과의 개별적인 p-형 Ⅲ족 질화물 반도체 층을 포함하는 실시양태에서, 이들 층 중 적어도 하나는 MOCVD 조건 하에서 성장될 수 있다. 개별 p-형 Ⅲ족 질화물 반도체 층의 대부분은 MOCVD 조건 하에서 성장될 수 있다. 실질적으로 모든 개별 p-형 Ⅲ족 질화물 반도체 층이 MOCVD 조건 하에서 성장될 수 있다.
대안적으로, 수소 환경에서 성장된 p-형 Ⅲ족 질화물 반도체 층은 RPCVD 조건 하에서 적어도 부분적으로 성장될 수 있다.
일 실시양태에서, 상기 방법은, 수소 환경에서 성장된 p-형 Ⅲ족 질화물 반도체 층과 그 위에 성장된 n-형 Ⅲ족 질화물 반도체 층 사이에 하나 이상의 추가의 반도체 층을 성장시키는 단계를 더 포함할 수 있다. 즉, n-형 Ⅲ족 질화물 반도체는 수소 환경에서 성장된 p-형 Ⅲ족 질화물 반도체 층의 표면과 직접 인접하거나 그 위에 바로 성장되지 않는다.
하나 이상의 추가의 반도체 층은 각각 독립적으로 도핑되지 않은, 도핑된 n-형, 고도로 도핑된 n-형, 도핑된 p-형 또는 고도로 도핑된 p-형 반도체 층일 수 있다. 일 실시양태에서 및 위에서 나타낸 바와 같이, 추가적인 p-형 Ⅲ족 질화물 반도체 층이 p-형 Ⅲ족 질화물 반도체 층 상에 직접 성장될 수 있거나 그 층의 연속으로 간주될 수 있다.
실시양태들에서, 추가적인 반도체 층들 중 하나 이상은 활성 영역을 형성할 수 있다. 활성 영역은 양자 우물(QW) 또는 다중 양자 우물(MQW)을 포함할 수 있다.
p-형 및 n-형 Ⅲ족 질화물 반도체 층 및 임의의 추가의 반도체 층의 Ⅲ족 원소는 갈륨, 인듐 및 알루미늄 중 하나 이상으로부터 독립적으로 선택될 수 있다. 활성 영역은, InGaN 및 InAlGaN과 같이, 광 생성을 위한 활성 영역으로서 유용한 것으로 알려진 반도체 재료로 형성될 수 있다.
일 실시양태에서, p-형 Ⅲ족 질화물 반도체 층은 p-GaN이다.
다른 실시양태에서, n-형 Ⅲ족 질화물 반도체 층은 n-GaN이다.
실시양태에서, V족 플라즈마는 질소 플라즈마이다.
적합하게는, Ⅲ족 시약은 Ⅲ족 금속 유기 시약이다.
Ⅲ족 금속 유기 시약은 Ⅲ족 금속 알킬 시약일 수 있다.
Ⅲ족 금속 알킬 시약은 트리메틸갈륨, 트리에틸갈륨, 트리메틸인듐 및 트리메틸알루미늄으로 이루어진 군에서 선택될 수 있다.
특정 실시양태에서, 제 1 양태의 방법에 의해 형성된 반도체 구조 내의 임의의 n-형 층의 n-형 도펀트는 규소, 게르마늄 또는 산소 중 하나 이상을 포함한다. 이들 원소 중 특정의 것을 함유하는 적합한 시약은 실란, 디실란, 디-tert-부틸실란 및 분자 산소를 포함한다. n-형 도펀트는 규소일 수 있다.
실시양태들에서, 상기 방법에 의해 형성된 반도체 구조 내의 임의의 p-형 층의 p-형 도펀트는 마그네슘 또는 아연 중 하나 이상을 포함한다. 디에틸 아연 (DEZn) 및 비스(사이클로펜타디에닐)마그네슘 (Cp2Mg)과 같은, 이들 원소를 함유하는 적합한 시약은, p-형 도핑에 대해 당업계에 알려진 것들로부터 선택될 수 있다. p-형 도펀트는 마그네슘일 수 있다.
특정 실시양태에서, n-형 Ⅲ족 질화물 반도체 층은, 수소-풍부 환경에서 성장된 p-형 Ⅲ족 질화물 반도체 층의 바로 위에서 그와 접촉하여 바로 성장될 수 있다.
실시양태들에서, 상기 방법은 터널 접합부를 형성할 수 있다. 터널 접합부는 단순히 n-형 Ⅲ족 질화물 반도체 층 및 p-형 Ⅲ족 질화물 반도체 층 계면에 의해 형성될 수 있거나, 이들 층 각각이 둘 이상의 개별 층으로 형성될 수 있고, 이들 층 중 하나 이상이 고도로 도핑된 반도체 층일 수 있다. 즉, 일 실시양태에서, n-형 Ⅲ족 질화물 반도체 층과 p-형 Ⅲ족 질화물 반도체 층의 접합은 고도로 도핑된 n-형 Ⅲ족 질화물 반도체 층과 고도로 도핑된 p-Ⅲ족 질화물 반도체 층 간의 상호작용일 수 있다. 본원에 기술된 고도로 도핑된 p-형 또는 n-형 층 중 임의의 것은 5E19/cm³초과의 원자 도펀트 농도를 갖는 것으로 정의될 수 있다.
p-형 Ⅲ족 질화물 반도체 층을 V족 플라즈마, Ⅲ족 시약 및 n-형 도펀트 시약에 노출시키는 것은 RPCVD 성장 조건에의 노출이다. 즉, p-형 Ⅲ족 질화물 반도체 층은 원격 플라즈마 소스에 의해 제공되는 V족 플라즈마에 노출된다. 이러한 플라즈마 소스는 당업계에 잘 알려져 있다.
적합하게는, n-형 층의 상부-성장을 위한 RPCVD 조건은 NH₃및/또는 H₂를 포함할 수 있다. NH₃및/또는 H₂에 의해 적절한 RPCVD 성장이 달성될 수 있고 p-형 층의 부동태화가 회피되는 것으로 밝혀졌다. 특정 실시양태에서, RPCVD 조건은 성장 챔버에서 H₂를 실질적으로 포함하지 않는다. MOCVD 성장은 비교적 낮은 수준의 수소로 잠재적으로 수행될 수 있지만, 열분해되어 수소 및 다양한 라디칼 종을 생성하는 암모니아의 존재가 요구된다. 플라즈마의 존재 및 NH₃및/또는 H2의 비교적 낮은 과압(overpressure)의 조합은 RPCVD n-형 층 상부-성장의 기존 이점을 제공한다. 따라서, 특정 실시양태에서, n-형 층 상부-성장에 대한 RPCVD 조건은 성장 챔버에서 NH₃를 실질적으로 포함하지 않는다.
RPCVD 성장 절차는 본 출원인의 이전 국제 공개 WO 2014/008557의 임의의 하나 이상의 실시양태에 일반적으로 기재된 바와 같은 공정, 조건 및 장치를 사용하여 수행될 수 있으며, 상기 특허의 내용 전문을 본원에 참고로 인용한다.
일반적으로, RPCVD 장치는, 반도체 층 성장이 일어날 성장 챔버를 내부에 포함할 것이다. 성장 챔버 내에는, 기판이 성장 온도로 조정될 수 있도록 히터를 포함하거나 히터에 연결될 수 있는 기판 홀더에 의해 지지되는 기판이 위치된다. 기판은 사파이어, SiC, 실리카, 소다 라임 유리, 보로실리케이트 유리, 파이렉스(Pyrex)®, 규소, 유리, 합성 사파이어, 석영, 산화 아연, 질화물 코팅된 기판 및 당업계에 잘 알려진 다른 물질, 예컨대 독립형 벌크 반도체 기판 및 질화물 템플릿을 포함할 수 있다. 기판으로부터 이격되어 있는 플라즈마 유입구는, 예를 들어 고주파 발생기에서 형성된 V족 플라즈마를 성장 챔버 내로 유입시킬 수 있다. 고주파 발생기는 질소 공급원으로부터 질소를 수용하는 장치의 영역에 작용한다. 일반적으로 역시 기판으로부터 이격되어 있는 III족 시약 공급원은 금속 유기물을 유로(flow path) 내로 도입하여, 상기 시약을 성장 챔버 내로 분산시키기 위해 금속 유기물 인젝터로 전달한다.
플라즈마는 금속 유기물 인젝터 바로 위의 성장 챔버의 영역으로 들어가고, 따라서, 작동시, 활성 중성 질소 종을 함유하는 플라즈마와 금속 유기 시약이 혼합되고 반응하여, 질화 갈륨과 같은 특정 금속 질화물을 형성하며, 이는 기판 상에 침착되어 필름을 형성한다. 도핑 시약은 유사한 방식으로 도입될 수 있다. 과잉의 시약, 운반 가스, 오염 물질 등은 폐기물 배출구를 통해 제거된다.
일 실시양태에서, 상기 방법은, 전술한 바와 같고 당업계에 일반적으로 공지된 바와 같은 MOCVD 조건 하에서 p-형 Ⅲ족 질화물 반도체 층을 성장시키는 단계를 더 포함한다. 이 실시양태에서, p-형 Ⅲ족 질화물 반도체 층의 MOCVD 성장 및 n-형 Ⅲ족 질화물 반도체 층의 RPCVD 성장은 동일한 성장 챔버에서 일어난다. 이것은, 동일한 하이브리드 장치가 NH₃및 H2의 존재 하에서의 MOCVD 비교적 고압 고온 성장 모드와 RPCVD 비교적 저압 및 저온 모드 사이에서 스위칭됨으로써 생성된다. RPCVD 장치는, 일반적으로 이미 기술된 바와 같지만, 고압 환경으로의 전환을 허용하도록 하는 간단한 변형 및 적절한 가스 공급과 함께 배치될 수 있다. MOCVD 및 RPCVD 모드에서 교대로 실행될 수 있는 하이브리드 장치의 사용은 작동에 상당한 이점을 제공한다는 것이 밝혀졌다.
예를 들어, 하이브리드 성장은 기판의 냉각 없이 동일반응계에서 MOCVD에서 RPCVD로의 전이를 가능하게 한다. 이는 전이 계면의 품질을 향상시킬 수 있다. 일반적으로 이러한 두 가지 기술을 사용하여 성장된 구조에는 재성장 계면이 포함된다. 이 계면은 종종, 제 1 공정의 환경으로부터 제 2 공정의 환경으로의 전이 동안 제 1 층 상에 형성되어 제 2 층에 의해 매립된 채로 남게 되는 불순물 또는 오염물을 가질 것이다. 따라서, 예를 들어 터널 접합부 계면과 같은 중요한 계면에서 두 공정 사이의 깨끗한 전이는 두 공정이 실제로 하이브리드가 아니면 달성하기 어려울 수 있고, 압력과 같은 공정 매개변수에 대한 명목 상의 변경만으로는 동일한 반응기에서 실행될 수 없다. 추가적으로, 이러한 하이브리드 접근법은 또한, 적절한 경우, 예를 들어 MOCVD 성장 동안, NH₃및 H₂에서 고온에서의 성장, 및 필요한 경우, 예를 들어 RPCVD 성장의 경우, 저 H₂또는 NH₃유동을 이용한 저온에서의 성장을 제공한다.
따라서, 일 실시양태에서, 하이브리드 성장은 제 1 성장 공정과 제 2 성장 공정 사이의 기판/성장 필름의 물리적 위치의 변화가 아닌 특정 공정 파라미터의 변화만을 필요로 한다. 즉, 반도체 장치의 모든 층의 성장이 동일한 챔버에서 일어날 수 있다. 변경될 수 있는 파라미터는 압력, 온도 및 NH₃및/또는 H₂농도 및/또는 성장 챔버 부피당 유량을 포함한다.
일 실시양태에서, p-형 Ⅲ족 질화물 반도체 층도 n-형 Ⅲ족 질화물 반도체 층도 분자 빔 에피택시(MBE)에 의해 성장되지 않는다. 바람직하게는, 제 1 양태에 의해 형성된 반도체 구조의 반도체 층들 중 어느 것도 MBE에 의해 성장되지 않는다. MBE는 매립되고 부동태화된 p-형 층의 형성을 피하기 위한 시도로서 사용될 수 있지만, 이 공정은 많은 중요한 상업적인 단점을 갖는다. 특히, MBE에서의 처리량은 상대적으로 낮기 때문에 반도체 장치 형성에 있어서 광범위한 상업적 사용을 다소 불가능하게 한다. 초고 진공 조건은 비용을 크게 증가시키고 상당한 준비 및 유지 보수 시간을 필요로 한다. 질화물에 대한 공정 성장 윈도우는 RPCVD를 사용한 성장의 경우보다 좁다. 또한, MBE는 RPCVD 성장이 제공할 수 있는 아래에 논의된 장점을 모두 제공하지는 못할 것이다.
본원의 논의로부터 명백한 바와 같이, 제 1 양태의 n-형 상부-성장 반도체 층은 MOCVD 또는 HVPE 또는 관련된 비교적 고온 및 고 H₂/NH₃환경 공정 하에서 성장되지 않는다.
수소 환경에서 성장된 p-형 Ⅲ족 질화물 반도체 층과 n-형 Ⅲ족 질화물 반도체 층 사이에서 성장된 상기 하나 이상의 추가의 반도체 층은 MOCVD 또는 RPCVD 조건 하에서 성장될 수 있다. 일 실시양태에서, 위에서 논의된 바와 같이, p-형 Ⅲ족 질화물 반도체 층의 상부에 추가의 p-형 Ⅲ족 질화물 반도체 층을 먼저 상부-성장시키는 것이 바람직하지만, RPCVD 조건 하에서 그렇게하는 것이 바람직할 수 있다. 이 접근법은, 저온에서 고도로 도핑된 p-형 층을 성장시키는 능력 및 MOCVD를 사용하여 달성될 수 있는 것보다 그 온도에서 더 낮은 저항률의 p-형 층을 달성하는 것을 비롯하여 많은 장점을 제공할 수 있다.
상기 방법은 RPCVD 성장 동안 성장 챔버 내 온도를 약 400℃ 내지 약 1,000℃, 약 500℃ 내지 약 1,000℃, 약 600℃ 내지 약 1000℃, 약 700℃ 내지 약 1,000℃; 또는 약 400℃ 내지 950℃, 약 500℃ 내지 950℃, 약 600℃ 내지 950℃, 약 700℃ 내지 약 950℃; 또는 심지어 약 400℃ 내지 900℃, 약 500℃ 내지 900℃, 약 600℃ 내지 900℃ 또는 약 700℃ 내지 900℃로 제어하는 단계를 더 포함할 수 있다. 더 넓은 온도 범위는 약 500℃, 600℃, 700℃, 800℃ 및 900℃의 온도를 포함하는 것이다. 성장 온도 범위는 약 750℃ 내지 약 850℃일 수 있다.
적어도 n-타입 Ⅲ족 반도체 층의 성장에 RPCVD 조건을 사용하는 것은, 대부분 MOCVD와 비교하여 더 낮은 온도에서의 성장과 관련될 수 있는 상당한 작동상의 이점을 제공한다. 더 저온에서의 성장은, 미리 침착된 층(예를 들어 LED 및 태양 전지의 경우 활성층을 형성하는 인듐-풍부 양자 우물)에 대한 손상을 방지하거나 그로의 확산을 제한할 수 있다. RPCVD는, 낮은 배경 불순물, 특히 낮은 수준의 탄소로, 동일한 온도에서 성장한 MOCVD 필름보다 우수한 필름 품질을 생성하는 데 사용할 수 있다. 또한, RPCVD의 더 낮은 온도 성장은 기존 p-GaN 층으로부터 아래 층으로의 Mg의 역 확산을 감소시킬 수 있다. 예를 들어, 이는, p-GaN 층으로부터 아래에 위치될 수 있는 다중 양자 우물(MQW) 층으로의 Mg 확산을 방지할 수 있다. 이는, MQW로의 적은 Mg 확산으로 인해 결함-관련 캐리어 전송이 적기 때문에 내부 양자 효율(IQE)의 개선을 낳을 수 있다. 유사하게, 더 낮은 성장 온도는, 성장된 p-GaN 층으로부터 성장 중인 다음 층으로의 Mg의 전방 확산을 방지할 것이다. 예를 들어, 터널 접합부의 경우, Mg가 p-GaN 층으로부터 위의 고도로 도핑된 n-GaN 층으로 확산되는 것을 방지한다. 이는, 결핍 폭을 최소화하고 터널링 확률을 최대화하는 날카로운 n-p 접합을 생성하여, 터널 접합부에 걸친 전압 강하를 줄이고 반도체 장치 효율을 높인다.
RPCVD 조건의 사용은 또한 반도체 층에서 유용하게 높은 캐리어 농도를 제공한다. 인듐-풍부 MQW 상의 상부-성장에 필요한 낮은 성장 온도에서 낮은 저항률로 높은 캐리어 농도를 달성하는 것은 어려울 수 있다. 예를 들어, p-GaN 성장의 경우, 성장 온도 및 Mg 수준 모두 확산 정도에 기여하므로, 도핑 농도가 높을수록 확산 방지에 필요한 성장 온도는 낮아진다. RPCVD 성장 조건은 낮은 성장 온도와 높은 캐리어 농도의 조합을 제공할 수 있으며, 낮은 터널링 저항을 달성하기에 충분한 날카로운 반도체 층 계면을 제공할 수 있다. 이는 LED, 태양 전지, HEMT 등과 같은 다양한 응용 분야에서 매우 유리할 수 있다.
RPCVD 조건 하에서 n-형 Ⅲ족 질화물 반도체 층을 성장시키기 위해 상부-성장 단계를 사용하는 것의 추가적인 이점은, MOCVD 성장 단독에 종종 사용되는 바와 같이 고온에서 H2-비함유 또는 저-H₂환경에 층을 노출시키는 것과 같은 별도의 전용 활성화 단계가 불필요하다는 점이다. RPCVD 세정 및 챔버 준비에 사용된 온도는 p-형 GaN 층을 활성화시키고/시키거나 n-형 II족 질화물 반도체 층의 상부-성장 전에 p-형 GaN 층을 활성화된 상태로 유지하기에 충분하다.
상기 방법은 상부-성장된 n-형 층의 RPCVD 성장 동안 성장 챔버 내의 압력을 약 0.1 Torr 내지 300 Torr, 바람직하게는 약 0.1 Torr 내지 100 Torr, 보다 바람직하게는 약 0.1 Torr 내지 50 Torr, 보다 더 바람직하게는 약 0.1 Torr 내지 25 Torr 또는 0.1 Torr 내지 15 Torr로 제어하는 단계를 더 포함할 수 있다. 실시양태들에서, 상부-성장된 n-형 층의 RPCVD 성장 동안 성장 챔버 내의 압력은 약 0.5 Torr 내지 300 Torr, 바람직하게는 약 0.5 Torr 내지 100 Torr, 더욱 바람직하게는 약 0.5 Torr 내지 50 Torr, 훨씬 더 바람직하게는 약 0.5 Torr 내지 25 Torr 또는 0.5 Torr 내지 15 Torr 범위일 수 있다. 전형적인 성장 압력은 약 1.0 Torr 내지 약 10 Torr이다.
일 실시양태에서, MOCVD 성장 환경에서 n-형 Ⅲ족 질화물 반도체 층의 상부에 하나 이상의 추가의 반도체 층이 성장될 수 있다. 상기 추가 층은 Ⅲ족 질화물 반도체 층일 수 있다. 이러한 능력은, 앞에서 언급한 바와 같이, 일단 상기 p-형 Ⅲ족 질화물 반도체 층이 n-형 Ⅲ족 질화물 반도체 층에 의해 상부-성장되어 활성화된 상태로 남으면, 수소-풍부 환경에서의 추가의 성장이 이 매립된 층을 부동태화시킬 수 없다는 사실에 기인한다. 따라서, 예를 들어, MOCVD 조건에서 LED를 성장시킨 다음, 제 1 양태의 방법에 따른 RPCVD 조건을 사용하여 이것 위에 터널 접합부를 성장시킨 다음, 이 터널 접합부의 상부에 추가의 LED 구조를 성장시키는 것이 가능하다. 이것은 원한다면 반복되어 다중-접합 장치를 생성할 수 있다. 유리하게는, 이 MOCVD-RPCVD-MOCVD 반복적 성장 사이클은 상술한 바와 같이 하이브리드 장치를 사용할 때 하나의 성장 챔버에서 모두 수행될 수 있다. 상기 장치에 당업계에 공지된 방법에 의해 전기 접점(contact) 등이 추가되어 최종 반도체 장치를 형성할 수 있다. n-형 층은 더 높은 전도도를 가지며 따라서 유효 전류 확산(spreading) 층으로서 금속 접점을 부착하는 것이 유리하므로, (임의적으로 RPCVD 조건 하에서 성장된) n-형 층으로 반도체 층의 성장을 종료시키는 것이 유리할 수 있다. 또한, p-형 GaN 층보다 n-형 GaN 층에 오믹(ohmic) 접점을 형성하는 것이 더 간단하다. 오믹 접점은, 반도체와 금속 사이에서 이루어지고 반도체 장치를 형성하는데 요구되는 바람직한 접점이다.
일 실시양태에서, 제 1 양태의 방법은 매립된 p-형 반도체 층을 활성화시키기 위해 에칭 단계를 필요로 하지 않는다.
이제, 제 1 양태의 방법을 사용하여 제조될 수 있는 반도체 구조의 다수의 예를 참조할 것이다. 도 2a 내지 도 2e는 제 1 양태의 방법에 따라 형성될 수 있는 다수의 대표적인 반도체 구조의 개략도이다. 이들 구조는 단지 본 발명의 이해를 돕는 것이며 본 발명의 범위를 제한하지 않는 것으로 이해될 것이다. 이들 실시양태에서, 기판 및 버퍼 층은 이러한 층에 적합한 것으로 이전에 논의된 물질로부터 선택될 수 있다. 모든 실시양태들에서, 버퍼 층은 임의적일 수 있다.
도 2a는 도 1의 것과 유사한 반도체 구조(200)의 실시양태를 도시한다. 역시, 추가의 반도체 층(240)이 n-GaN 층(230)과 p-GaN 층(250) 사이에서 성장되었다. 도시된 실시양태에서, 추가의 반도체 층(240)은 하나 이상의 InGaN 층(240)에 의해 형성된 활성 층을 나타낸다. 층(240)은 QW를 포함하거나 MQW 구조를 형성할 수 있다. 이 구조를 형성함에 있어서, 기판(210)은 기판(210)의 상부에 MOCVD 조건 하에서 성장된 버퍼 층, 예를 들어 GaN 층(220)을 가질 수 있다. 버퍼 층(220) 위에 n-GaN 층(230)이 역시 MOCVD 모드로 상부-성장되었다. 이어서, 이의 상부에 InGaN 층(240)이 MOCVD를 사용하여 성장되어 고품질 활성 층을 형성한 후, 추가의 p-GaN 층(250)이 성장될 수 있으며, 이는 MOCVD 조건 하에서 성장되는 경우 상기 논의된 바와 같이 부동태화될 것이다. 이 시점에서, 장치는 최종 n-GaN 층(260)의 상부-성장을 위해 RPCVD 성장 조건으로 전환될 수 있다. 이러한 방식으로, 비교적 간단한 LED 또는 태양 전지 구조가 형성되며, 이는, 매립된 p-GaN 층(250)으로의 수소 유입을 방지하기 위해 RPCVD에 의해 성장된 n-GaN 상부-성장 층(260)을 가진 활성화된 매립된 p-GaN 층(250)을 생성한다.
도 2b는 도 2a의 구조(200)에 밀접하게 대응하나 저-수소 또는 수소-비함유 RPCVD 조건에서 성장되는 추가의 p-형 층(360)을 갖는 반도체 구조(300)의 실시양태를 도시한다. 전술한 바와 같이, 본원에 기술된 임의의 반도체 층은 실제로 다수의 층으로 구성될 수 있다. 도 2b에서, 도 2a의 p-GaN 층(250)은 2 개의 층으로 분할된 것으로 간주될 수 있다. 그러나, 상기 층들은 본 접근법의 이점을 제공하기 위해 상이한 조건 하에서 성장된다. 기판(310), 버퍼 층(320), n-GaN 층(330), InGaN 활성 층(340) 및 p-GaN 층(350)은 도 2a의 이들 층에 대응하며, n-GaN 층(330), InGaN 활성 층(340) 및 p-GaN 층(350)은 MOCVD 모드 또는 다른 수소-풍부 성장 환경에서 성장될 수 있다. 예를 들어, 대안적인 실시양태에서, p-GaN 층(350)은 RPCVD에 의해 성장되지만 수소-풍부 성장 환경으로 처리될 수 있다. 어떠한 경우든, 이 시점에서, p-GaN 층(360)은 RPCVD 저 수소 조건 하에서 성장된다. p-GaN 층(360)의 성장을 위한 RPCVD 플라즈마 조건에의 노출은, 하부 MOCVD 또는 다른 수소-풍부 환경하에 성장된 p-GaN 층(350)의 활성화를 야기한다. 이어서 최종 n-GaN 층(370)이 이들 p-형 층 둘다 위에 상부-성장되어 이들을 캡핑하고, 구조(300)이 처리될 수 있는 임의의 추가 처리 또는 성장을 통해 이들의 활성화된 상태를 유지시킨다.
도 2c는 일반적으로 도 2a에 대응하나 고도로 도핑된 p+-GaN 층(450) 형태의 추가의 반도체 층(450)을 가진 반도체 구조(400)의 실시양태를 도시한다. p+-GaN 층(450)은 RPCVD 저 수소 조건 하에서 성장하여, 후속 활성층(460) 및 최종 n-GaN 층(460)을 그 위에 상부-성장시키는 얇은 p-형 층을 제공할 수 있다. 버퍼 층(420), n-GaN 층(430) 및 p-GaN 층(440)은 도 2a에 대해 논의된 바와 같이 MOCVD 조건 하에서 기판(410) 상에 성장된다.
도 2d는, n-GaN 층(520) 및 p-GaN 층(530)이 모두 MOCVD 조건 하에서 기판(510) 상에 성장되는 반도체 구조(500)의 실시양태를 도시한다. 그 후, 하이브리드 장치는 고도로 도핑된 p+-GaN 층(540)의 성장을 위해 RPCVD 성장 조건으로 전환될 수 있다. RPCVD 조건의 사용은, 층이 동일한 온도에서 MOCVD 조건을 사용하여 성장했을 때보다 더 높은 도핑 수준 및 더 낮은 저항률이 달성될 수 있게 한다. 이어서, 고도로 도핑된 n+-GaN 층(550)을 RPCVD 조건 하에서 성장시켜 하부 MOCVD 성장된 n-GaN 층(520) 및 p-GaN 층(530)의 상부에 터널 접합부를 형성한다. 마지막으로, 최상부 n-GaN 층(560)이 RPCVD 성장 조건 하에 성장되어, 역시 상부-성장된 n-GaN 층(560) (및 도핑된 n+-GaN 층(550))을 갖는 매립된 MOCVD-성장된 p-GaN 층(530)을 남긴다. 최상부 n-GaN 층(560)은 또한 유용한 균일한 전류 확산 및 캐리어 주입 층을 제공한다. 본원에 도시된 모든 실시양태에서, 표준 금속 접점은 도시되지 않았다.
도 2e는 도 2d의 구조(500)와 본질적으로 동일하지만 활성층(630)(MOCVD 조건 하에서 성장되고, MOCVD-성장된 n-GaN 층(620)과 p-GaN 층(640) 사이에 위치함)을 갖는 반도체 구조(600)의 실시양태를 도시한다. 도 2e의 경우, 도시된 실시양태에서, 활성층(630)은 단일 또는 다수의 QW를 포함할 수 있는 하나 이상의 InGaN 층에 의해 형성된다. 나머지 고도로 도핑된 p+-GaN 층(650), 고도로 도핑된 n+-GaN 층(660) 및 최상부 n-GaN 층(670)은 모두 RPCVD 성장 조건 하에서 성장된다. 이는, MOCVD 조건 하에서 성장하여 고품질 층(620, 630 및 640)을 상부의 터널 접합부 (층(650 및 660)으로부터 형성됨) 및 최종 n-GaN 층(670)과 함께 가져 매립된 활성화된 p-GaN 층(640)을 가진 반도체 구조를 나타내는 간단한 LED 유형 구조를 낳는다. 전술한 바와 같이, RPCVD 조건의 사용은, 미리 성장된 인듐-함유 활성층(630)에 대한 손상을 방지하기 위해 상대적으로 낮은 성장 온도를 사용한다는 점에서 매우 유리하다.
도 2f는 이전에 예시된 구조가 다중 접합 장치에 어떻게 구축될 수 있는지를 나타낸다. 반도체 구조(700)는 도 2e의 구조(600)와 유사하고 층들(710 내지 770)이 동일하다. 그러나, 구조(600)의 것들에 추가하여, RPCVD 성장된 n-GaN 층(770) 위에 추가의 활성 층(780)이 성장되었다. 이 활성 층(780)은 임의의 활성 반도체 재료(도시된 실시양태에서는 InGaN)로부터 형성될 수 있으며, 활성층(730)에서와 같이 QW 또는 MQW 구조를 포함할 수 있다. 하이브리드 장치는 유리하게 활성층(780)의 성장을 위해 MOCVD 모드로 다시 전환될 수 있다. 이는, 캡핑 n-GaN 층(770)으로 인해 상기 매립된 p-GaN 층(740)의 활성화에 부정적인 영향을 미치지 않을 것이다. 따라서, 원하는 경우, 활성층(780) 및 인접한 p-GaN 층(790)을 MOCVD 조건 하에서 성장시킬 수 있다. 이어서, p-GaN 층(790)의 상부에 RPCVD 성장 조건 하에서, 고도로 도핑된 p+-GaN 층(800) 및 고도로 도핑된 n+-GaN 층(810)을 포함하는 다른 터널 접합부가 성장될 수 있고, 최종 RPCVD 성장된 n-GaN 층(820)이 최상층으로 성장될 수 있다. 이는, 2 개의 활성 영역, 2 개의 터널 접합부 및 2 개의 매립되었지만 활성화된 MOCVD 성장된 p-GaN 층을 갖는 반도체 구조(700)를 제공한다. 이는, 태양 전지 또는 다른 광전자 장치 내에 사용될 때 유용한 효율을 나타내는 장치를 제공한다. 도 2f에 도시된 반도체 구조(700)는 기판(710), n-GaN 층(720), InGaN 층(730), p-GaN 층(740), p+-GaN 층(750), n+-GaN 층(760), n-GaN 층(770), InGaN 층(780), p-GaN 층(790), p+-GaN 층(800), n+-GaN 층(810) 및 n-GaN 층(820)를 포함한다.
도 2a 내지 2f에 도시된 반도체 구조 및 본원에 기술된 다른 구조의 층들은 일반적으로 개별 층으로서 논의되며, 실제로 이들은 동일하거나 상이한 Ⅲ족 질화물 조성의 다수의 개별 층으로부터 구성될 수 있음이 이해될 것이다. 예를 들어, MOCVD-성장된 p-형 또는 n-형 층은, 모두 p-형 또는 n-형이지만 다양한 Ⅲ족 질화물 조성을 가질 수 있는 임의의 수의 개별 층으로부터 형성될 수 있다.
일 실시양태에서, 본 방법은, 바로 인접한 반도체 층을 RPCVD 조건 하에 성장시키기 전에 기존의 Ⅲ족 질화물 반도체 층의 상부에 얇은 p-형 Ⅲ족 질화물 반도체 층을 MOCVD 조건 하에 성장시키는 단계를 더 포함할 수 있다. 이는, 후속 RPCVD 성장 이전에 MOCVD 조건 하에서 시드(seed) 층을 형성하는 것으로 볼 수 있으며, 이는 조작 상의 이점이 있을 수 있다.
임의의 특정 이론에 구속되고자 하지 않으면서, 상부-성장된 RPCVD는 그것이 상부-성장된 결정과 유사할 것으로 가정된다. 아래에 있는 그 결정이 고품질 MOCVD 성장 GaN 층인 경우, RPCVD는 동일한 품질로 성장을 계속할 수 있다. 전술한 바와 같이, 재성장 계면은 종종 불순물 또는 오염물을 함유할 것이고, 이것은 다르게 성장된 2 개의 층 사이에서의 품질의 연속성을 방해할 수 있다. MOCVD 조건을 사용하여 성장을 시작함으로써, 재성장 계면은 MOCVD 조건을 사용하여 매립되고, 이어서 MOCVD에서 RPCVD로의 전이가 단일 반응기에서 동일반응계 수행되어 두 공정 사이의 일관성을 향상시킨다.
대안적으로, 임의의 MOCVD 성장된 p-타입 Ⅲ족 질화물 반도체 층과 후속 RPCVD 성장된 고도로 도핑된 p+-타입 Ⅲ족 질화물 층 사이에서, 상기 방법은 MOCVD 성장된 p-형 Ⅲ족 질화물 반도체 층 바로 위에 추가의 얇은 RPCVD 성장되는 p-타입 Ⅲ족 질화물 반도체 층을 성장시키는 단계를 포함할 수 있다. 이어서 이 얇은 층의 상부에 추가의 RPCVD 성장되는 층을 성장시킬 수 있다.
제 2 양태에서, 본 발명은 제 1 양태의 방법에 의해 제조된 반도체 구조에 관한 것이다.
상기 구조의 세부 사항 및 다양한 성장 조건은 제 1 양태에 대해 이미 설명된 바와 같다.
제 3 양태에서, 본 발명은, 반도체 장치에서의 제 2 양태의 반도체 구조의 용도에 관한 것이다. 반도체 장치는, 본원에 설명된 바와 같이, 반도체 구조의 사용을 필요로 하는 것으로 당업계에 이미 알려진 임의의 것일 수 있다. LED, 태양 전지, HEMT 및 다른 트랜지스터, 레이저 다이오드, 수직 공동 표면 방출 레이저 등과 같은 일반적인 예가 있다.
상부 반도체 층을 성장시키기 전에 NH₃및 H₂를 포함하는 조성물에 p-(Al,In)GaN 층을 노출시킴으로써, 저항이 더 낮은 반도체 터널 접합부 구조를 성장시킬 수 있다.
매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법은, p-(Al,In)GaN 층을 제공하고, p-(Al,In)GaN 층을 가스 조성물로 처리하고, 처리된 p-(Al,In)GaN 층 위에 놓이는 하나 이상의 반도체 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 제공하는 것을 포함한다.
매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법은, (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 H₂및 NH₃둘다 (이때, H₂분압은 760 Torr 미만임)에 노출시켜, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계; 및 (b) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H2, NH₃또는 H₂및 NH₃둘 다를 포함하는 환경에서 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계를 포함할 수 있다.
매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법은, (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물을 포함하는 가스 혼합물 (이때, H₂분압은 760 Torr 미만임)에 노출시켜, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계; 및 (b) 상기 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H2, NH₃또는 이들의 조합물을 포함하는 환경에서 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층를 포함하는 반도체 구조를 제공하는 단계를 포함할 수 있다. 상기 방법은 단계 (a) 및 (b)로 이루어질 수 있다. 단계 (a)에서 가스 혼합물은 N2를 포함하지 않을 수 있다.
단계 (a) 후에, H₂분압을 1 Torr 내지 300 Torr의 범위 내로 유지하면서 온도를 400℃ 내지 1,050℃의 범위 내로 감소시킬 수 있다.
단계 (b)에서, n-(Al,In)GaN 층을 성장시키는 단계는 H₂분압이 N₂분압보다 높을 수 있는 환경에서 상기 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것을 포함할 수 있다.
단계 (b)에서, n-(Al,In)GaN 층을 성장시키는 단계는 H₂분압이 N₂분압보다 높을 수 있는 환경에서 상기 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것으로 이루어질 수 있다.
단계 (b)에서 n-(Al,In)GaN 층을 성장시키는 단계는, (i) N₂분압이 H₂분압보다 높은 환경에서 상기 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 RPCVD에 의해 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (ii) H₂분압이 N₂분압보다 높은 환경에서 상기 제 1 n-(Al,In)GaN 층 상에 RPCVD에 의해 제 2 n-(Al,In)GaN 층을 성장시키는 단계를 포함할 수 있다. 단계 (b)에서, n-(Al,In)GaN 층을 성장시키는 단계는 상기 단계 (i) 및 단계 (ii)로 구성될 수 있다.
제 1 n-(Al,In)GaN 층의 두께는 예를 들어 30 nm 미만, 25 nm 미만, 20 nm 미만, 10 nm 미만 또는 5 nm 미만일 수 있다. 제 2 n-(Al,In)GaN 층의 두께는 예를 들어 10 nm 초과, 20 nm 초과 또는 30 nm 초과일 수 있다.
단계 (i)에서, 제 1 n-(Al,In)GaN 층을 성장시키는 단계는, 예를 들어 0.1 Torr 내지 10 Torr의 압력 및 500℃ 내지 1,050℃의 온도에서 성장시키는 것을 포함할 수 있다.
단계 (ii)에서, 제 2 n-(Al,In)GaN 층을 성장시키는 단계는, 예를 들어 0.1 Torr 내지 10 Torr의 압력 및 500℃ 내지 1,050℃의 온도에서 H₂및 NH₃의 존재 하에서 성장시키는 것을 포함할 수 있다.
p-(Al,In)GaN 층은 p-GaN, p-AlGaN, p-InGaN 또는 p-AlInGaN을 포함할 수 있다. p-(Al,In)GaN 층은, Mg 또는 Zn과 같은 p-형 도펀트를, 예를 들어 1E19 cm-3 내지 5E21 cm-3, 5E19 cm-3 내지 1E21 cm-3, 또는 1E20 cm-3 내지 5E20 cm-3 범위의 농도로 가질 수 있다. 상기 p-형 도펀트는 마그네슘일 수 있고, p-(Al,In)GaN 층은 마그네슘-도핑된 p-(Al,In)GaN 층, 예컨대 마그네슘-도핑된 p-GaN 층일 수 있다. p-(Al,In)GaN 층은 둘 이상의 p-(Al,In)GaN 층을 포함할 수 있고, 각 층은 상이한 조성, 상이한 농도의 p-형 도펀트 및/또는 상이한 p-형 도펀트 농도를 갖는다.
p-(Al,In)GaN 층은 하나 이상의 p-(Al,In)GaN 층을 포함할 수 있다. p-(Al,In)GaN 층이 둘 이상의 p-(Al,In)GaN 층을 포함하는 경우, p-(Al,In)GaN 층 각각은 상이한 가스 조성, 상이한 압력, 상이한 가스 분압, 상이한 웨이퍼/캐리어 온도 및/또는 상이한 지속 시간과 같은 상이한 조건 하에서 성장될 수 있다. 예를 들어, p-(Al,In)GaN 층은 제 1 p-형 도펀트 농도를 갖는 제 1 층, 및 보다 높은 p-형 도펀트 농도를 갖는 제 2 층, 예컨대 p++-(Al,In)GaN 층을 포함할 수 있다.
p-(Al,In)GaN 층은 MBE, MOCVD 또는 RPCVD와 같은 임의의 적합한 침착 방법을 사용하여 기판 상에 성장될 수 있다. 기판은 광전자 구조(optoelectronic structure)의 상부 표면과 같은 활성 기판일 수 있다. p-(Al,In)GaN 층은 H₂및/또는 NH₃의 존재 하에서 성장될 수 있고/있거나 p-(Al,In)GaN 층이 부동태화되도록 H₂및/또는 NH₃에 노출될 수 있다. 기판은 임의의 적합한 재료일 수 있다.
p-(Al,In)GaN 층은 활성화된 p-(Al,In)GaN 층일 수 있거나, 완전 활성화된 p-(Al,In)GaN 층일 수 있거나, 부분 활성화된 p-(Al,In) GaN 층일 수 있거나, 적어도 부분적으로 활성화된 p-(Al,In)GaN 층일 수 있거나, 또는 부동태화된 p-(Al,In)GaN 층일 수 있다.
p-(Al,In)GaN 층은 H₂및 NH₃를 포함하는 가스 조성물에 노출될 수 있다. 챔버 내의 H₂유량 대 NH₃유량의 비는 예를 들어 1:1 내지 5:1, 1.5:1 내지 4.5:1, 2:1 내지 4:1 또는 2:1 내지 3:1일 수 있다. 노출 챔버 내의 압력은 예를 들어 1 Torr 내지 760 Torr, 1 Torr 내지 500 Torr, 1 Torr 내지 300 Torr, 5 Torr 내지 275 Torr, 10 Torr 내지 250 Torr, 또는 50 Torr 내지 200 Torr일 수 있다. 예를 들어, 챔버 압력은 최대 300 Torr, 최대 275 Torr, 최대 250 Torr, 최대 200 Torr 또는 최대 150 Torr일 수 있다. 노출 온도는 예를 들어 500℃ 초과, 600℃ 초과, 700℃ 초과, 800℃ 초과, 850℃ 초과, 900℃ 초과, 950℃ 초과, 1000℃ 초과, 1100℃ 초과 또는 1200℃ 초과일 수 있다. 예를 들어, 노출 온도는 500℃ 내지 1200℃, 500℃ 내지 1100℃, 500℃ 내지 1050℃, 600℃ 내지 1,050℃, 700℃ 내지 1,050℃, 또는 800℃ 내지 1,050℃일 수 있다. 노출 시간은 예를 들어 5 분 미만, 4 분 미만, 2 분 미만 또는 1 분 미만일 수 있다. 예를 들어, 노출 시간은 0.5 분 내지 5 분, 1 분 내지 4 분 또는 1 분 내지 3 분일 수 있다.
예를 들어, p-(Al,In)GaN 층은 H₂및 NH₃를 포함하는 가스 조성물에 노출될 수 있으며, 여기서, H₂유량 대 NH₃유량의 비는 1:1 내지 5:1일 수 있고, 챔버 압력은 1 Torr 내지 300 Torr일 수 있고, 노출 온도는 500℃ 초과, 예컨대 700℃ 내지 1200℃, 또는 800℃ 내지 1100℃일 수 있다. 예를 들어, p-(Al,In)GaN 층은 H₂및 NH₃를 포함하는 가스 조성물에 노출될 수 있으며, 여기서, H₂유량 대 NH₃유량의 비는 2:1 내지 3:1일 수 있고, 챔버 압력은 예를 들어 100 Torr 내지 250 Torr일 수 있고, 노출 온도는 850℃ 초과, 예컨대 875℃ 내지 1,050℃일 수 있다. 예를 들어, 마그네슘-도핑된 p-(Al,In)GaN 층은 300 Torr 미만의 H₂분압 및 900℃ 미만의 온도에 노출될 수 있다.
노출 동안, H₂분압은 예를 들어 300 Torr 미만, 250 Torr 미만, 200 Torr 미만, 100 Torr 미만, 50 Torr 미만 또는 10 Torr 미만일 수 있다. 노출 동안, H₂분압은 예를 들어 0.1 Torr 내지 300 Torr, 1 Torr 내지 300 Torr, 1 Torr 내지 200 Torr, 1 Torr 내지 100 Torr, 1 Torr 내지 50 Torr, 또는 1 Torr 내지 10 Torr일 수 있다.
이들 조건에서의 노출 시간은 예를 들어 30 초 초과, 60 초 초과, 120 초 초과, 또는 240 초 초과일 수 있다. 이러한 조건에서의 노출 시간은 예를 들어 15 초 내지 360 초, 30 초 내지 240 초, 또는 60 초 내지 120 초일 수 있다. 상기 노출 시간은 예를 들어 6 분 미만, 5 분 미만, 4 분 미만, 3 분 미만, 2 분 미만 또는 1 분 미만일 수 있다.
p-(Al,In)GaN 층의 표면이 적당한 압력 및 고온에서 H₂및 NH₃환경에 노출된 후, p-(Al,In)GaN 층의 온도는, 예를 들어 1,050℃ 미만, 900℃ 미만, 850℃ 미만, 800℃ 미만, 700℃ 미만, 또는 600℃ 미만의 온도로 감소될 수 있다. 예를 들어, 상기 온도는 400℃ 내지 1000℃, 450℃ 내지 900℃, 500℃ 내지 850℃, 550℃ 내지 800℃, 또는 600℃ 내지 750℃로 감소될 수 있다. 상기 온도는 500℃ 내지 850℃와 같은 전형적인 RPCVD 성장 온도로 감소될 수 있다.
상기 온도는 상기 NH₃: H₂-노출 온도로부터 예를 들어 5 분 미만, 4 분 미만, 3 분 미만, 2 분 미만 또는 1 분 미만 내에 감소될 수 있다.
기판/웨이퍼가 냉각되는 동안, p-(Al,In)GaN 층은 NH₃: H₂-노출 단계에서와 같은 상대적인 유량비 및 챔버 압력으로 H₂및 NH₃에 노출될 수 있다. 예를 들어, 기판/웨이퍼가 냉각되는 동안, H₂유량 대 NH₃유량의 비는 1:1 내지 5:1일 수 있고, 챔버 압력은 25 Torr 내지 400 Torr일 수 있다. 예를 들어, 기판/웨이퍼가 냉각되는 동안, H₂유량 대 NH₃유량의 비는 2:1 내지 3:1일 수 있고, 챔버 압력은 100 Torr 내지 250 Torr일 수 있다.
p-(Al,In)GaN 층의 온도가 감소되는 동안, H₂분압은 예를 들어 760 Torr 미만, 500 Torr 미만, 300 Torr 미만, 250 Torr 미만, 200 Torr 미만, 100 Torr 미만, 50 Torr 미만 또는 10 Torr 미만일 수 있다. 노출 동안, H₂분압은 예를 들어 0.1 Torr 내지 300 Torr, 1 Torr 내지 300 Torr, 1 Torr 내지 200 Torr, 1 Torr 내지 100 Torr, 1 Torr 내지 50 Torr 또는 1 Torr 내지 10 Torr일 수 있다.
냉각된 NH₃: H2-노출된 p-(Al,In)GaN 층은 이어서, H₂및/또는 NH₃환경에서 예를 들어 0.1 Torr 내지 100 Torr, 예를 들어 1 Torr 내지 10 Torr의 챔버 압력에서 N₂플라즈마에 노출될 수 있다. N₂플라즈마 노출의 지속 시간은 예를 들어 30 초 초과, 60 초 초과, 90 초 초과 또는 120 초 초과일 수 있다. N₂플라즈마 노출의 지속 시간은 예를 들어 15 초 내지 360 초, 30 초 내지 300 초, 60 초 내지 240 초, 또는 90 초 내지 210 초일 수 있다. N₂플라즈마 노출 동안의 챔버 압력은 예를 들어 0.2 Torr 내지 50 Torr, 0.5 Torr 내지 25 Torr, 또는 1 Torr 내지 10 Torr일 수 있다.
온도가 감소된 후, 노출된 p-(Al,In)GaN 층 상에 n-(Al,In)GaN 층을 성장시킬 수 있다. n-(Al,In)GaN 층은 H2, NH₃또는 H₂및 NH₃모두를 포함하는 환경에서 성장될 수 있다.
n-(Al,In)GaN 층은 H₂분압이 예를 들어 300 Torr 미만, 200 Torr 미만, 100 Torr 미만, 50 Torr 미만 또는 10 Torr 미만인 환경에서 성장될 수 있다. n-(Al,In)GaN 층은 H₂분압이 예를 들어 0.1 Torr 내지 300 Torr, 0.1 Torr 내지 200 Torr, 0.1 Torr 내지 100 Torr, 0.1 Torr 내지 50 Torr, 또는 0.1 Torr 내지 10 Torr인 환경에서 성장될 수 있다.
n-(Al,In)GaN 층을 성장시키는 단계는 (i) 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (ii) 제 1 n-(Al,In)GaN 층 위에 제 2 n-(Al,In)GaN 층을 성장시키는 단계를 포함할 수 있다. n-(Al,In)GaN 층을 성장시키는 단계는 (i) H₂분압이 0.1 Torr 내지 300 Torr 인 환경에서 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (ii) H₂분압이 0.1 Torr 초과인 환경에서 제 1 n-(Al,In)GaN 층 위에 놓이는 제 2 n-(Al,In)GaN 층을 성장시키는 단계를 포함할 수 있다.
제 1 n-(Al,In)GaN 층은 예를 들어 30 mm 미만, 20 mm 미만, 10 nm 미만, 8 nm 미만, 6 nm 미만, 4 nm 미만, 또는 2 nm 미만의 두께를 가질 수 있다. 제 1 n-(Al,In)GaN 층은 예를 들어 1 nm 내지 10 nm, 1 nm 내지 8 nm, 1 nm 내지 6 nm, 1 nm 내지 4 nm, 또는 1 nm 내지 2 nm의 두께를 가질 수 있다. 제 1 n-(Al,In)GaN 층은, 예를 들어 0.1 Torr 내지 760 Torr, 0.1 Torr 내지 500 Torr, 0.1 Torr 내지 300 Torr, 0.1 Torr 내지 200 Torr, 0.1 Torr 내지 100 Torr, 또는 1 Torr 내지 50 Torr의 N₂분압에서 침착될 수 있다. n-(Al,In)GaN 층 성장 온도는 예를 들어 1,050℃ 미만, 950℃ 미만, 850℃ 미만, 800℃ 미만, 700℃ 미만 또는 600℃ 미만일 수 있다. 예를 들어, 제 1 n-(Al,In)GaN 층을 성장시키기 위한 온도는 400℃ 내지 850℃, 450℃ 내지 800℃, 500℃ 내지 750℃, 400℃ 내지 700℃, 또는 500℃ 내지 650℃일 수 있다. 제 1 n-(Al,In)GaN 층은 H₂환경에서 성장될 수 있다. 제 1 n-(Al,In)GaN 층의 성장 조건은 전형적인 RPCVD 성장 조건일 수 있다. 제 1 n-(Al,In)GaN 층은, 예를 들어 0.1 Torr 내지 300 Torr 또는 0.1 Torr 내지 10 Torr의 N₂분압 및 500℃ 내지 1,050℃의 온도에서 성장될 수 있다.
제 1 n-(Al,In)GaN 층이 성장된 후, 얇은 n-(Al,In)GaN 층 상에 제 2의 더 두꺼운 n-(Al,In)GaN 층이 성장될 수 있다. 두 층 모두 H₂및 NH₃의 존재하에, 고 H₂환경에서, 0.1 Torr 내지 100 Torr의 챔버 압력 및 1,050℃ 미만의 온도에서 성장될 수 있다. 예를 들어, 제 2 n-(Al,In)GaN 층은 0.1 Torr 내지 100 Torr, 0.2 Torr 내지 50 Torr, 0.5 Torr 내지 25 Torr, 또는 1 Torr 내지 10 Torr의 챔버 압력에서 성장될 수 있다. 성장 온도는 예를 들어 850℃ 미만, 800℃ 미만, 700℃ 미만, 또는 600℃ 미만일 수 있다. 예를 들어, 제 2 n-(Al,In)GaN 층을 성장시키기 위한 온도는 400℃ 내지 1,050℃, 450℃ 내지 900℃, 500℃ 내지 850℃, 550℃ 내지 800℃, 또는 600℃ 내지 750℃일 수 있다. 제 2 n-(Al,In)GaN 층은 고 H₂환경에서 성장될 수 있으며, 이때 H₂농도는 예를 들어 10 Torr 초과, 100 Torr 초과, 또는 250 Torr 초과일 수 있다. 제 2 n-(Al,In)GaN 층의 성장 조건은 고 H₂환경이 사용될 수 있는 것을 제외하고는 전형적인 RPCVD 성장 조건일 수 있다. 제 2 n-(Al,In)GaN 층은 또한 저 H₂환경에서 성장될 수 있다.
제 1 n-(Al,In)GaN 층은, 그 하부에 위치된 활성화된 p-(Al,In)GaN 층을 p-(Al,In)GaN 층이 부동태화되게 하는 H2의 내부-확산으로부터 보호하는데 전형적으로 사용되는 캡핑 층보다 더 얇을 수 있다.
대안적으로, 제 2 n-(Al,In)GaN 층은 MOCVD, RPCVD 또는 MBE와 같은 임의의 적합한 반도체 침착 방법에 의해 성장될 수 있다. n-(Al,In)GaN 층은 H2의 부재 하에, 저 H₂환경의 존재 하에 또는 고 H₂환경의 존재 하에 성장될 수 있다.
예를 들어, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법은, (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물을 포함하는 가스 혼합물 (이때, 가스 혼합물은 760 Torr 미만의 H₂분압을 가짐)에 노출시켜 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계; (b) 상기 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에, N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (c) 상기 제 1 n-(Al,In)GaN 층 상에, H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 제 2 n-(Al,In)GaN 층을 성장시켜 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계를 포함할 수 있다.
상기 방법은 단계 (a), (b) 및 (c)로 이루어질 수 있다. 단계 (a)에서 가스 혼합물은 N2를 포함할 수 있거나, 특정 실시양태에서 가스 혼합물은 N2를 포함하지 않는다.
n-(Al,In)GaN 층은 H2, NH₃또는 이들의 조합물의 존재 하에서 성장될 수 있다.
n-(Al,In)GaN 층은 하나 이상의 층을 포함할 수 있다. n-(Al,In)GaN 층이 둘 이상의 n-(Al,In)GaN 층을 포함하는 경우, 각각의 층은 상이한 침착 공정을 사용하여, 상이한 가스 조성을 사용하여, 상이한 온도에서, 상이한 지속 시간 동안, 또는 전술한 것의 조합에 의해 성장될 수 있다. 예를 들어, n-(Al,In)GaN 층은 제 1 n-형 도펀트 농도를 갖는 제 1 층, 및 더 높은 n-형 도펀트 농도를 갖는 제 2 층(예컨대 n+-(Al,In)GaN 층)을 포함할 수 있다. n-(Al,In)GaN 층은 상이한 원소 조성을 가질 수 있다.
n-(Al,In)GaN 층의 성장 후에, p-(Al,In)GaN 층은 위에 있는 n-(Al,In)GaN 층 아래에 매립되고 활성화된 p-(Al,In)GaN 층이며, 따라서 p-(Al,In)GaN 층은 매립된 활성화된 p-(Al,In)GaN 층이다.
이들 공정 단계의 결과, 임의의 적절한 방법에 의해 성장될 수 있는 부동태화된, 부분 부동태화된 또는 활성화된 p-(Al,In)GaN 층으로 시작하여, 매립된 활성화된 p-(Al,In)GaN 층을 갖는 반도체 구조가 형성된다. 이 공정은 p-(Al,In)GaN 층을 활성화시키기 위해 고온에서 저 H₂환경에서 p-(Al,In)GaN 층을 어닐링하는 별도의 단계를 포함하지 않는다. 예를 들어, 상기 공정은, H2가 p-(Al,In)GaN 층 밖으로 확산될 수 있는 저 H₂환경에서 p-(Al,In)GaN 층을 800℃ 이상의 온도에 노출시키는 것을 포함하지 않는다.
n-(Al,In)GaN 층은 n-GaN, n-AlGaN, n-InGaN 또는 n-AlInGaN을 포함할 수 있다. n-(Al,In)GaN 층은 예를 들어 1E18 cm-3 내지 5E20 cm-3, 5E18 cm-3 내지 1E20 cm-3, 또는 1E19 cm-3 내지 1E20 cm-3 범위의 Si 또는 Ge와 같은 n-형 도펀트의 농도를 가질 수 있다. n-(Al,In)GaN 층은 둘 이상의 n-(Al,In)GaN 층을 포함할 수 있으며, 각 층은 예를 들어 상이한 농도의 n-형 도펀트 및/또는 상이한 n-형 도펀트 농도를 갖는다.
p-(Al,In)GaN은 p++-(Al,In)GaN 및 p-(Al,In)GaN 층을 포함할 수 있고, p-(Al,In)GaN은 n++-(Al,In)GaN 및 n-(Al,In)GaN 층을 포함할 수 있다.
터널 접합부는 예를 들어 약 1 nm 내지 100 nm의 총 두께를 가질 수 있고, p++-(Al,In)GaN 층 및 n++-(Al,In)GaN 층 각각은 예를 들어, 0.5 nm 내지 50 nm의 두께를 가질 수 있다. 예를 들어, p++-(Al,In)GaN 층 및 n++-(Al,In)GaN 층 각각은 25 nm 내지 35 nm의 두께를 가질 수 있다. p++-(Al,In)GaN 층과 n++-(Al,In)GaN 층은 동일한 두께를 가질 수 있거나 다른 두께를 가질 수 있다. p++-(Al,In)GaN 층 및 n++-(Al,In)GaN 층은 구배(graded) 도펀트 농도를 가질 수 있다. 예를 들어, 하부의 p-형 층에 인접한 p++-(Al,In)GaN 층의 일부는 하부의 p-형 층의 도펀트 농도로부터 p++-(Al,In)GaN 층의 원하는 도펀트 농도까지 구배된 도펀트 농도를 가질 수 있다. 유사하게, n++-(Al,In)GaN 층은 p++-(Al,In)GaN 층에 인접한 최대치로부터 터널 접합부 위에 형성된 n-형 층에 인접한 최소치까지 구배된 도펀트 농도를 가질 수 있다. 터널 접합부의 두께, 도핑 농도, 도핑 프로파일 및 층의 수는 역(reverse)-바이어스 모드에서 전류를 전도할 때 낮은 직렬 전압 강하를 나타내도록 선택될 수 있다. 예를 들어, 터널 접합부를 가로지르는 전압 강하는 예를 들어 10A/㎠에서 0.3V 미만 또는 10A/㎠에서 0.1V 미만일 수 있다. p++-(Al,In)GaN 층 및 n++-(Al,In)GaN 층 사이에 다른 적합한 층이 포함되어, III족-질화물의 편광 필드를 활용하여 터널링을 위한 대역을 정렬하는 데 도움을 줄 수 있다. 이러한 편광 효과는 n++-(Al,In)GaN 및 p++-(Al,In)GaN 층에서 도핑 요건을 감소시키고, 필요한 터널링 거리를 감소시켜, 더 높은 전류 흐름을 허용할 수 있다. p++-(Al,In)GaN 층과 n++-(Al,In)GaN 층 사이의 층 또는 층들의 조성은 p++-(Al,In)GaN 층 및 n++-(Al,In)GaN 층의 조성과 다를 수 있고/있거나, III족-질화물 물질 시스템 내의 이종 물질 계면 사이에 존재하는 분극 전하로 인해 대역 재조정을 야기하도록 선택될 수 있다. 적합한 터널 접합부의 예는 예를 들어 미국 특허 번호 8,039,352 B2에 기재되어 있다.
n-(Al,In)GaN 층 위에 추가의 반도체 층이 성장될 수 있다.
처리된 p-(Al,In)GaN 층, 예컨대 n-(Al,In)GaN 층 상에 반도체 층을 성장시킨 후, MOCVD, RPCVD 또는 MBE와 같은 임의의 적합한 반도체 성장 방법을 사용하여 추가의 반도체 층을 성장시킬 수 있다.
n-(Al,In)GaN 층을 성장시킨 후, 매립된 활성화된 p-(Al,In)GaN 층을 제공하기 위해 하나 이상의 반도체 층을 n-(Al,In)GaN 층 위에 성장시킬 수 있다. 예를 들어, 하나 이상의 반도체 층은 H2, NH₃또는 이들의 조합물의 존재 하에서 성장될 수 있다. 하나 이상의 반도체 층을 성장시키는 것은 매립된 활성화된 p-(Al,In)GaN 층의 부동태화를 초래하지 않는다.
이 결과는 예측되지 않는다. 첫번째로, 출발 p-(Al,In)GaN 층이 부동태화된 경우, 상기 방법은 H2의 부재 하 또는 저 H₂환경에서의 고온 어닐링 단계를 포함하지 않는다. 두번째로, 출발 p-(Al,In)GaN 층이 이미 활성화된 경우, H₂: NH₃노출 동안 및/또는 후속 n-(Al,In)GaN 층(들) 및 하나 이상의 반도체 층의 성장 동안 p-(Al,In)GaN 층을 수소에 노출시키는 것은 p-(Al,In)GaN 층을 부동태화시킬 것으로 예상된다.
고-품질의 매립된 활성화된 p-(Al,In)GaN 층을 생성하는 본 발명에 의해 제공된 방법의 능력을 입증하기 위해, p-(Al,In)GaN 층 터널 접합부를 제조하였다. 본 발명에 의해 제공된 방법을 사용하여 제조된 n/p-(Al,In)GaN 터널 접합부는 예를 들어 10A/㎠에서 0.3V 미만, 10A/㎠에서 0.2V 미만, 10A/㎠에서 0.1V 미만 또는 10A/㎠에서 0.05V 미만의 n/p-(Al,In)GaN 터널 접합부에 걸친 전압 강하를 나타낼 수 있다. 본 발명에 의해 제공된 방법을 사용하여 제조된 n/p-(Al,In)GaN 터널 접합부는 예를 들어 10 A/㎠에서 0.01 V 내지 0.3 V, 10 A/㎠에서 0.05 V 내지 0.3 V, 또는 10 A/㎠에서 0.1 V 내지 0.2 V의 n/p-(Al,In)GaN 터널 접합부에 걸친 전압 강하를 나타낸다.
따라서, n/p-(Al,In)GaN 터널 접합부의 성장 동안 H2의 존재에도 불구하고, 이 방법은 낮은 전압 강하를 갖는 고품질 n/p-(Al,In)GaN 터널 접합부를 생성한다.
매립된 활성화된 p-(Al,In)GaN 층을 갖는 반도체 구조를 제조하는 방법 또는 n/p-(Al,In)GaN 터널 접합부와 같은 장치는 p-(Al,In)GaN 활성화 단계 (여기서, 활성화 단계는 예를 들어 p-(Al,In)GaN 층을 고온에서 H2-비함유 환경에 노출시키는 것을 포함함)를 포함하지 않는다. 다시 말해서, 본 발명에 의해 제공된 방법은 p-(Al,In)GaN 층을, p-(Al,In)GaN 층을 부동태화시킬 수 있는 환경에 노출시키고/거나 p-(Al,In)GaN 층을 별도의 활성화 단계로 처리하는 것을 포함하지 않는다.
본 개시에 의해 제공되는 방법은 또한 횡방향(lateral) 활성화 단계를 포함하지 않는다. 본 개시에 의해 제공되는 매립된 활성화된 p-(Al,In)GaN 층을 갖는 구조 또는 칩은 최소 횡방향 치수가 100 ㎛ × 100 ㎛ 초과, 200 ㎛ × 100 ㎛ 초과, 300 ㎛ × 100 ㎛ 초과, 또는 400 ㎛ × 100 ㎛ 초과일 수 있거나, 칩은 치수 a × b를 가질 수 있으며, 여기서, a 및 b는 각각 100 ㎛ 초과, 200 ㎛ 초과, 300 ㎛ 초과, 또는 400 ㎛ 초과이다.
전형적인 RPCVD 공정에서, 반도체는 10 Torr 미만의 압력과 같은 저압에서 성장된다. 본 개시에 의해 제공되는 방법에서, 반도체 성장 공정은 100 Torr 초과의 압력 및 0.1 Torr 내지 10 Torr의 압력과 같은 넓은 범위의 압력을 사용하는 것을 수반한다. 고압 범위는 보다 높은 압력에 대해 매우 적합한 성장-전 표면 세정 및 변형 단계를 용이하게 하며, 이어서 저온 성장을 위해 웨이퍼를 RPCVD 조건에 노출시킨다. 저압 및 고압 범위의 이러한 조합은 다른 성장 기술을 사용하여 제조된 것보다 더 우수한 고품질 터널 접합부를 제공할 수 있다. 예를 들어, 300 Torr 미만의 수소 분압 및 900℃ 미만의 기판 온도에서 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물에 노출시키는 것은, 고품질 터널 접합부를 생성하는 것을 도울 수 있는 세정 단계로서 작용할 수 있다. 고압에서 플라즈마없이 사용할 수 있고 저압으로 전환될 수 있는 RPCVD 반응기를 사용하면 터널 접합부의 성능을 향상시킬 수 있다.
본 개시에 의해 제공되는 방법은 고품질의 매립된 활성화된 p-(Al,In)GaN 층을 갖는 구조를 제조하는데 사용될 수 있다.
매립된 활성화된 p-(Al,In)GaN 층 및 상기 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 구조, 예컨대 n/p-(Al,In)GaN 터널 접합부는 임의의 적합한 반도체 장치에 통합될 수 있다.
예를 들어, 본 개시에 의해 제공되는 n/p-(Al,In)GaN 터널 접합부는 둘 이상의 다이오드를 포함하는 장치에 통합될 수 있고 다이오드들을 상호 연결하는데 사용될 수 있다.
예를 들어, LED, 레이저 다이오드, 광기전력 장치, 광전자 장치, 다중 접합 태양 전지, 트랜지스터 및 전력 변환기는 본 발명에 의해 제공되는 하나 이상의 n/p-(Al,In)GaN 터널 접합부를 포함할 수 있다.
본 발명에 의해 제공되는 n/p-(Al,In)GaN 터널 접합부를 포함하는 반도체 장치는 적층형 LED 구조, 적층형 레이저 다이오드 구조, 다중 접합 태양 전지, 적층형 트랜지스터 또는 적층형 전력 변환기를 포함할 수 있다. "적층형"은, 광전자 장치가 본 개시에 의해 제공된 n/p-(Al,In)GaN 터널 접합부를 사용하여 상호 연결될 수 있는 둘 이상의 다이오드 또는 접합부를 갖는 것을 의미한다.
따라서, 본 개시에 의해 제공된 반도체 장치는 본원에 개시된 방법을 사용하여 제조된 매립된 활성화된 p-(Al,In)GaN 층 및/또는 본원에 개시된 방법을 사용하여 제조된 n/p-(Al,In)GaN을 포함할 수 있다.
n/p-(Al,In)GaN 터널 접합부는, 반도체 층에 상호 연결하는데 사용되는 전도성 인듐 주석 산화물 (ITO) 필름과 같은 전도성 필름을 대체하는데 사용될 수 있다. 따라서, 본 개시에 의해 제공된 반도체 장치는 n/p-(Al,In)GaN 터널 접합부를 포함하는 전기 전도성 층을 포함할 수 있다.
본 발명의 양태
본 발명은 다음 양태들 중 하나 이상에 의해 추가로 정의될 수 있다.
양태 1. 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법으로서, (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물을 포함하는 가스 혼합물 (여기서, 가스 혼합물은 H2 분압이 760 Torr 미만임)에 노출시켜, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계; 및 (b) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H2, NH₃또는 이들의 조합물을 포함하는 환경에서 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계를 포함하는 방법.
양태 2. 양태 1에 있어서, 상기 방법은 (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물을 포함하는 가스 혼합물 (이때 H2 분압은 760 Torr 미만임)에 노출시켜, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계; 및 (b) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H2, NH₃또는 이들의 조합물을 포함하는 환경에서 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계로 이루어진 방법.
양태 3. 양태 1 내지 2 중 어느 하나에 있어서, 단계 (a)에서, 가스 혼합물은 N2를 포함하지 않는 방법.
양태 4. 양태 1 내지 3 중 어느 하나에 있어서, 노출시키는 단계는 마그네슘-도핑된 p-(Al,In)GaN 층을 300 Torr 미만의 분압 및 900℃ 미만의 온도에 노출시키는 것을 포함하는 방법.
양태 5. 양태 1 내지 4 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 마그네슘-도핑된 p-GaN 층인 방법.
양태 6. 양태 1 내지 4 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 부동태화된 p-(Al,In)GaN 층인 방법.
양태 7. 양태 1 내지 6 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 부분 활성화된 p-(Al,In)GaN 층인 방법.
양태 8. 양태 1 내지 6 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 완전 활성화된 p-(Al,In)GaN 층인 방법.
양태 9. 양태 1 내지 8 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 1E19 cm-3 내지 5E21 cm-3의 마그네슘 도펀트의 농도를 포함하는 방법.
양태 10. 양태 1 내지 9 중 어느 하나에 있어서, n-(Al,In)GaN 층은 1E18 cm-3 내지 5E20 cm-3의 n-형 도펀트의 농도를 포함하는 방법.
양태 11. 양태 1 내지 10 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층을 노출시키는 단계는 5 분 미만 동안 노출시키는 것을 포함하는 방법.
양태 12. 양태 1 내지 11 중 어느 하나에 있어서, H₂분압은 1 Torr 내지 300 Torr 인 방법.
양태 13. 양태 1 내지 12 중 어느 하나에 있어서, H₂분압이 10 Torr 초과인 방법.
양태 14. 양태 1 내지 12 중 어느 하나에 있어서, H₂분압이 100 Torr 초과인 방법.
양태 15. 양태 1 내지 14 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층을 노출시키는 단계는 N₂플라즈마에 노출시키는 것을 포함하는 방법.
양태 16. 양태 1 내지 15 중 어느 하나에 있어서, n-(Al,In)GaN 층을 성장시키는 단계는 H₂분압이 0.1 Torr 내지 300 Torr인 환경에서 성장시키는 것을 포함하는 방법.
양태 17. 양태 1 내지 15 중 어느 하나에 있어서, n-(Al,In)GaN 층을 성장시키는 단계는 H₂분압이 0.1 Torr 내지 10 Torr인 환경에서 성장시키는 것을 포함하는 방법.
양태 18. 양태 1 내지 17 중 어느 하나에 있어서, 단계 (a) 후에, 온도를 400℃ 내지 1,050℃의 범위 내로 감소시키고, H₂분압은 1 Torr 내지 300 Torr인, 방법.
양태 19. 양태 1 내지 18 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계는 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것을 포함하는 방법.
양태 20. 양태 1 내지 18 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계는 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 단계를 포함하는 방법.
양태 21. 양태 1 내지 18 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계는 (i) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 더 높은 환경에서 RPCVD에 의해 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (ii) 제 1 n-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 제 2 n-(Al,In)GaN 층을 성장시키는 단계를 포함하는 방법.
양태 22. 양태 21에 있어서, 제 1 n-(Al,In)GaN 층은 30 nm 미만의 두께를 갖는 방법.
양태 23. 양태 21 내지 22 중 어느 하나에 있어서, 제 1 n-(Al,In)GaN 층은 10 nm 미만의 두께를 갖는 방법.
양태 24. 양태 21 내지 양태 23 중 어느 하나에 있어서, 제 2 n-(Al,In)GaN 층은 10 nm 초과의 두께를 갖는 방법.
양태 25. 양태 21 내지 24 중 어느 하나에 있어서, (i) 제 1 n-(Al,In)GaN 층을 성장시키는 단계는 0.1 Torr 내지 10 Torr의 N₂분압 및 500℃ 내지 1,050℃의 온도를 성장시키는 것을 포함하는 방법.
양태 26. 양태 21 내지 25 중 어느 하나에 있어서, (ii) 제 2 n-(Al,In)GaN 층을 성장시키는 단계는 0.1 Torr 내지 10 Torr의 H₂분압 및 500℃ 내지 1,050℃의 온도에서 H₂및 NH₃의 존재하에 성장시키는 것을 포함하는 방법.
양태 27. 양태 1 내지 18 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계는 (i) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (ii) 제 1 n-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 제 2 n-(Al,In)GaN 층을 성장시키는 단계를 포함하는 방법.
양태 28. 양태 27에 있어서, 제 1 n-(Al,In)GaN 층의 두께는 30 nm 미만의 두께를 갖는 방법.
양태 29. 양태 27 내지 28 중 어느 하나에 있어서, 제 1 n-(Al,In)GaN 층은 10 nm 미만의 두께를 갖는 방법.
양태 30. 양태 27 내지 29 중 어느 하나에 있어서, 제 2 n-(Al,In)GaN 층은 10 nm 초과의 두께를 갖는 방법.
양태 31. 양태 27 내지 30 중 어느 하나에 있어서, (i) 제 1 n-(Al,In)GaN 층을 성장시키는 단계는 0.1 Torr 내지 10 Torr의 N₂분압 및 500℃ 내지 1,050℃의 온도에서 성장시키는 단계를 포함하는 방법.
양태 32. 양태 27 내지 31 중 어느 하나에 있어서, (ii) 제 2 n-(Al,In)GaN 층을 성장시키는 단계는 0.1 Torr 내지 10 Torr의 H₂분압 및 500℃ 내지 1,050℃의 온도에서 H₂및 NH₃의 존재하에 성장시키는 것을 포함하는 방법.
양태 33. 양태 1 내지 32 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계 후에, (c) n-(Al,In)GaN 층 위에 하나 이상의 반도체 층을 성장시키는 단계를 포함하는 방법.
양태 34. 양태 33에 있어서, (c) 하나 이상의 반도체 층을 성장시키는 단계는 1,050℃ 미만의 온도에서 H2, NH₃또는 이들의 조합물의 존재 하에 하나 이상의 반도체 층을 성장시키는 것을 포함하는 방법.
양태 35. 양태 33에 있어서, (c) 하나 이상의 반도체 층을 성장시키는 단계는 1,050℃ 미만의 온도에서 수소의 존재하에 하나 이상의 반도체 층을 성장시키는 것을 포함하는 방법.
양태 36. 양태 33 내지 35 중 어느 하나에 있어서, (c) 하나 이상의 반도체 층을 성장시키는 단계는 MOCVD에 의해 성장시키는 것을 포함하는 방법.
양태 37. 양태 33 내지 35 중 어느 하나에 있어서, (c) 하나 이상의 반도체 층을 성장시키는 단계는 RPCVD에 의해 성장시키는 것을 포함하는 방법.
양태 38. 양태 33 내지 37 중 어느 하나에 있어서, (c) 하나 이상의 반도체 층을 성장시키는 단계는 활성화된 p-(Al,In)GaN 층을 부동태화시키는 것을 포함하지 않는 방법.
양태 39. 양태 1 내지 38 중 어느 하나에 있어서, 매립된 활성화된 p-(Al,In)GaN 층은 최소 치수가 100 ㎛ 초과인 방법.
양태 40. 양태 1 내지 39 중 어느 하나에 있어서, 상기 방법은 p-(Al,In)GaN 층을 횡방향으로(laterally) 활성화시키는 것을 포함하지 않는 방법.
양태 41. 양태 1 내지 40 중 어느 하나에 있어서, 상기 방법은 p-(Al,In)GaN 층을 온도가 800℃ 초과이고 H₂분압이 1 Torr 미만인 환경에 노출시키는 것을 포함하지 않는 방법.
양태 42. 양태 1 내지 41 중 어느 하나에 있어서, 상기 방법은 p-(Al,In)GaN 층을 부동태화된 p-(Al,In)GaN 층을 활성화할 수 있는 환경에 노출시키는 것을 포함하지 않는 방법.
양태 43. 양태 1 내지 42 중 어느 하나에 있어서, 상기 방법은 매립된 p-(Al,In)GaN 층을 활성화 단계에 노출시키는 것을 포함하지 않는 방법.
양태 44. 양태 1 내지 43 중 어느 하나의 방법에 의해 제조된 반도체 구조를 포함하는 반도체 장치.
양태 45. 양태 44에 있어서, 반도체 장치는 적층형 광전자 구조를 포함하는, 반도체 장치.
양태 46. 양태 45에 있어서, 적층형 광전자 구조는 적층형 LED 구조, 적층형 레이저 다이오드 구조, 다중 접합 태양 전지, 적층형 트랜지스터 또는 적층형 전력 변환기를 포함하는 반도체 장치.
양태 47. 양태 44 내지 46 중 어느 하나에 있어서, 반도체 장치는 LED, 레이저 다이오드, 광기전력 장치, 광전자 장치, 태양 전지 접합, 트랜지스터 또는 전력 변환기를 포함하는 반도체 장치.
양태 48. 양태 44 내지 46 중 어느 하나에 있어서, 반도체 구조는 터널 접합부, 전기 전도성 층 또는 이들의 조합물을 포함하는 반도체 장치.
양태 49. 양태 1 내지 43 중 어느 하나의 방법에 의해 제조된 반도체 구조를 포함하는 n/p-(Al,In)GaN 터널 접합부.
양태 50. 양태 49에 있어서, n/p-(Al,In)GaN 터널 접합부는 n/p-(Al,In)GaN 터널 접합부에 걸친 전압 강하가 10 A/㎠에서 0.3V 미만 것을 특징으로하는 터널 접합부.
양태 51. 양태 49에 있어서, n/p-(Al,In)GaN 터널 접합부는 n/p-(Al,In)GaN 터널 접합부에 걸친 전압 강하가 10 A/㎠에서 0.1V 미만 것을 특징으로하는 터널 접합부.
양태 52. 양태 49 내지 양태 51 중 어느 하나의 터널 접합부를 포함하는 반도체 장치.
양태 53. 양태 52에 있어서, 반도체 장치는 적층형 광전자 구조를 포함하는 반도체 장치.
양태 54. 양태 53에 있어서, 적층형 광전자 구조는 적층형 LED 구조, 적층형 레이저 다이오드 구조, 다중 접합 태양 전지, 적층형 트랜지스터 또는 적층형 전력 변환기를 포함하는 반도체 장치.
양태 55. 양태 54에 있어서, 반도체 장치는 LED, 레이저 다이오드, 광기전력 장치, 광전자 장치, 태양 전지 접합, 트랜지스터 또는 전력 변환기를 포함하는 반도체 장치.
양태 1A. 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법으로서, (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 H2, NH₃또는 이들의 조합물을 포함하는 가스 혼합물 (여기서, 가스 혼합물은 H2 분압이 760 Torr 미만임)에 노출시켜, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계; 및 (b) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계를 포함하는 방법.
양태 2A. 양태 1A에 있어서, 상기 방법은 단계 (a) 및 (b)로 이루어진, 방법.
양태 3A. 양태 1A 내지 2A 중 어느 하나에 있어서, 단계 (a)에서 가스 혼합물이 N2를 포함하지 않는 방법.
양태 4A. 양태 1A 내지 3A 중 어느 하나에 있어서, 노출시키는 단계는 마그네슘-도핑된 p-(Al,In)GaN 층을 300 Torr 미만의 H₂분압 및 900℃ 미만의 온도에 노출시키는 것을 포함하는 방법.
양태 5A. 양태 1A 내지 4A 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 1E19 cm-3 내지 5E21 cm-3의 마그네슘 도펀트의 농도를 포함하는 방법.
양태 6A. 양태 1A 내지 5A 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층을 노출시키는 단계는 5 분 미만 동안 노출시키는 것을 포함하는 방법.
양태 7A. 양태 1A 내지 6A 중 어느 하나에 있어서, 단계 (a)에서 H₂분압이 1 Torr 내지 300 Torr인 방법.
양태 8A. 양태 1A 내지 7A 중 어느 하나에 있어서, 단계 (b)에서 H₂분압이 0.1 Torr 내지 300 Torr인 방법.
양태 9A. 양태 1A 내지 8A 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층을 노출시키는 단계는 N₂플라즈마에 노출시키는 것을 포함하는 방법.
양태 10A. 양태 1A 내지 9A 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 부동태화된 p-(Al,In)GaN 층인 방법.
양태 11A. 양태 1A 내지 9A 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 적어도 부분 활성화된 p-(Al,In)GaN 층인 방법.
양태 12A. 양태 1A 내지 11A 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계는 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것으로 이루어진 방법.
양태 13A. 양태 1A 내지 12A 중 어느 하나에 있어서, 단계 (b)는 (b1) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및 (b2) 제 1 n-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 제 2 n-(Al,In)GaN 층을 성장시키는 단계를 포함하는 방법.
양태 14A. 양태 13A에 있어서, 상기 방법이 단계 (a), (b1) 및 (b2)로 이루어진, 방법.
양태 15A. 양태 13A 내지 14A 중 어느 하나에 있어서, 제 1 n-(Al,In)GaN 층은 30 nm 미만의 두께를 갖는 방법.
양태 16A. 양태 13A 내지 15A 중 어느 하나에 있어서, 마그네슘-도핑된 p-(Al,In)GaN 층은 1E19 cm-3 내지 5E21 cm-3의 마그네슘 도펀트의 농도를 포함하는 방법.
양태 17A. 양태 13A 내지 16A 중 어느 하나에 있어서, 단계 (b1)에서 N₂분압이 0.1 Torr 내지 300 Torr인 방법.
양태 18A. 양태 13A 내지 17A 중 어느 하나에 있어서, 단계 (b1)에서 N₂분압은 0.1 Torr 내지 10 Torr이고 온도는 500℃ 내지 1,050℃인 방법.
양태 19A. 양태 13A 내지 18A 중 어느 하나에 있어서, 단계 (b2)에서 제 2 n-(Al,In)GaN 층을 성장시키는 단계는 0.1 내지 10 Torr의 H₂분압 및 500℃ 내지 1,050℃의 온도에서 H₂및 NH₃의 존재 하에서 성장시키는 것을 포함하는 방법.
양태 20A. 양태 1A 내지 19A 중 어느 하나에 있어서, (b) n-(Al,In)GaN 층을 성장시키는 단계 후에, (c) n-(Al,In)GaN 층 위에 하나 이상의 반도체 층을 성장시키는 단계를 포함하는 방법.
양태 21A. 양태 20A에 있어서, (c) 하나 이상의 반도체 층을 성장시키는 단계는 1,050℃ 미만의 온도에서 H₂NH₃또는 이들의 조합물의 존재하에 하나 이상의 반도체 층을 성장시키는 것을 포함하는 방법.
양태 22A. 양태 1A 내지 21A 중 어느 하나에 있어서, 매립된 활성화된 p-(Al,In)GaN 층은 100 ㎛ 초과의 최소 횡방향 치수를 갖는 방법.
양태 23A. 양태 1A 내지 22A 중 어느 하나에 있어서, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 n/p-(Al,In)GaN 터널 접합부는 n/p-(Al,In)GaN 터널 접합부에 걸친 전압 강하가 10A/㎠에서 0.3V 미만임을 특징으로 하는 방법.
양태 24A. 양태 1A 내지 23A 중 어느 하나의 방법에 의해 제조된 반도체 구조를 포함하는 반도체 장치.
양태 25A. 양태 24A에 있어서, 반도체 장치는 적층형 광전자 구조, LED, 레이저 다이오드, 광기전력 장치, 광전자 장치, 태양 전지 접합, 트랜지스터 또는 전력 변환기를 포함하는 반도체 장치.
양태 26A. 양태 1A 내지 25A 중 어느 하나의 방법에 의해 제조된 반도체 구조를 포함하는 n/p-(Al,In)GaN 터널 접합부.
양태 27A. 양태 26A의 터널 접합부를 포함하는 반도체 장치.
양태 28A. 양태 27A에 있어서, 반도체 장치는 적층형 광전자 구조를 포함하는 반도체 장치.
양태 29A. 양태 28A에 있어서, 적층형 광전자 구조는 적층형 LED 구조, 적층형 레이저 다이오드 구조, 다중 접합 태양 전지, 적층형 트랜지스터 또는 적층형 전력 변환기를 포함하는 반도체 장치.
실시예
본 개시에 의해 제공되는 실시양태는 본 개시에 의해 제공되는 반도체, 반도체 장치 및 방법을 설명하는 다음의 실시예를 참조하여 추가로 설명된다. 재료 및 방법 모두에 대한 많은 변형이 본 개시의 범위를 벗어나지 않고 실시될 수 있다는 것이 당업자에게 명백할 것이다.
실시예 1
일반적인 접근
본원에 기술된 RPCVD 층은 일반적으로 (예를 들어, MOCVD와 비교하여) 더 낮은 상대 성장 속도 및 더 낮은 온도, 및 질소 플라즈마 하에서 성장된다. 성장 환경은 수소, 질소 및 다른 가스의 혼합물일 수 있지만 (i) 주로 NH₃또는 (ii) 주로 H₂및/또는 (iii) 주로 NH3와 H2의 혼합물일 수 있다. 자세한 내용은 아래에 제공된다.
실시예 2
다음 실험은, 터널 접합부 (TJ) 용도를 위해, 매립되었지만 활성화된 p-GaN 층을 성장시키기 위한 RPCVD의 용도를 설명하기 위해 설계되었다. TJ 구조는, RPCVD 및 MOCVD 둘 다를 사용하여(각각 도 3a 내지 도 3c 및 도 4a 내지 도 4c에 도시된 바와 같이 3 개의 구조를 형성하며, InGaN 캡이 있거나 없는 구조임), 2 인치 패터닝된 사파이어 기판 상의 상업적으로 입수된 MOCVD-성장된 청색 LED 상에서 성장되었다. 이러한 MOCVD 성장된 청색 LED는 베코(Veeco), 아멕(AMEC), 루미레즈(Lumileds) 등을 비롯한 다수의 상업적 공급처로부터 얻을 수 있다.
최종 장치는 웨이퍼 상의 전자 발광(EL) 신속 시험 방법을 사용하여 측정되었다. n-접점은, 층들을 관통해 스크라이빙하여 하부 n-GaN 층을 노출시키고 인듐-주석 땜납으로 충전함으로써 형성되었다. 상부 접점은 인듐 구(sphere)를 사용하여 형성되었고 핫 플레이트에서 10 초 동안 어닐링되었다. 접점들을 단리시키기 위해 상부 접점을 둘러싸는 부드러운 정사각형 스크라이브(2mm × 2mm)를 형성하여, 상부 접점과 하부 접점 사이의 전기적 연결이 단지 하부 n-GaN 층을 통해 이루어지도록 하였다. 이는 전류가 상부 n-GaN 층을 통해 두 접점 사이에서 횡방향으로 전도되는 것을 방지했다.
순방향(forward) 바이어스 전류를 0 mA에서 500 mA로 스위핑하고 기판 아래에 위치한 전력계를 사용하여 광 출력 전력 (LOP)을 기록함으로써 EL 측정을 수행하였다. EL은 MOCVD 및 RPCVD에 의해 성장된 구조에 대하여 원래의 소스 웨이퍼와 비교되었다. 원래의 소스 웨이퍼의 접점은 TJ 구조와 동일한 방식으로 제조되었다.
상업적 LED는 2 가지의 다른 종결로 이용가능하다. 첫 번째는 고도로 도핑된 (p++)GaN:Mg 층 (업계에서 일반적으로 사용됨)으로 종결되었다. 두 번째는 맨(bare) LED (일반적으로 업계에서 ITO 접촉에 사용됨)의 접점 저항을 개선하기 위해 추가로 1 nm 두께의 InGaN:Si 접점 층을 가졌다. 완전함을 위해, TJ 상부-성장은 (n-InGaN 접점 층의 유무에 관계없이) 두 구조 모두에서 시험되었다.
시험 결과는 도 5a 내지 5d (도 3a 내지 3c의 구조에 대한 결과) 및 도 6a 내지 도 6d (도 4a 내지 도 4c의 구조에 대한 결과)에 그래프로 도시되어 있고, 표 1 및 표 2는 각각 도 3a 내지 도 3c 및 도 4a 내지 도 4c의 구조에 대한 데이터를 나타낸다. 표에서 텍스트 색은 도 5a 내지 5d 및 도 6a 내지 6d의 그래프에서 라인 트레이스의 색에 대응한다.
표 1. 도 3a 내지 3c의 구조에 대한 EL 데이터.
Figure 112022035311393-pat00001
표 2. 도 4a 내지 4c의 구조에 대한 EL 데이터.
Figure 112022035311393-pat00002
도 5a 내지 5d 및 도 6a 내지 6d 및 표 1 및 표 2에 나타낸 결과는, 본 발명에 따른 RPCVD 조건 하에서 성장된 TJ 구조 (각 실험에서의 구조 3)는 맨 LED (구조 1)와 비교하여 필적할만한 LOP를 나타내고, 또한 낮은 필적할만한 Vf를 나타낸다는 것을 보여준다. 상기 필적할만한 LOP는 재결합을 위해 활성 영역에 충분한 수의 홀이 주입되었음을 나타내며, 상기 낮은 Vf는 TJ를 통한 전압 강하 및 매립된 p-GaN 층을 통한 전압 강하가 작음을 나타낸다. 이들 관찰 모두는 매립된 p-GaN 층이 TJ 성장 동안 완전 활성화된 상태로 유지되었음을 나타낸다.
도 5a 내지 5d는 n-InGaN 캡을 갖는 도 3a 내지 3c에 도시된 구조의 시험 결과의 그래프를 도시하며, 여기에서, 실선은 도 3a에 도시된 구조의 MOCVD 성장된 청색 LED에 관한 것이고, 파선은 도 3b에 도시된 MOCVD 완성된 구조에 관한 것이고, 점선은 도 3c에 도시된 RPCVD 완성된 구조에 관한 것이다.
도 6a 내지 6d는 n-InGaN 캡이 없는 도 4a 내지 4c에 나타낸 구조의 시험 결과의 그래프를 도시하며, 여기에서, 실선은 도 4a에 도시된 구조의 MOCVD 성장된 청색 LED에 관한 것이고 점선은 도 4c에 도시된 RPCVD 완성된 구조에 관한 것이다.
대조적으로, MOCVD에 의해서만 성장된 TJ 구조(각 실험에서 구조 2)는, 도 5a 내지 5d 및 표 1에서 볼 수 있듯이, 더 높은 Vf 및 더 낮은 LOP를 보이며, 이는 부동태화된 또는 부분 부동태화된 매립된 p-GaN 층과 관련된 불량한 홀 주입 효율 및 높은 직렬 저항을 나타낸다. 또한, LOP 및 Vf는 측정 동안 불안정하였으며, 이는 부동태화된 또는 부분 부동태화된 p-GaN 층을 갖는 LED 장치에 있어서 전형적이다.
RPCVD TJ 구조는 n-InGaN 접점 층의 유무에 관계없이 맨 LED (구조 1)에 비해 우수한 LOP 및 Vf를 나타낸다. MOCVD 성장된 TJ는 n-InGaN 층이 없는 구조에 대해서만 시험되었다.
실시예 3
도 7에 도시된 구조는, p-GaN 층이 성장이 끝날 때 활성화되고/되거나 활성화된 상태를 유지하도록, MOCVD-성장된 p-GaN 층 상에 상부-성장된 단일 RPCVD n-GaN 층의 예이다. 첫 번째 구조(왼쪽)는 완전한 MOCVD LED 상의 상부-성장을 나타낸다. 두 번째 구조(오른쪽)는 버퍼 층과 p-GaN 층 (활성 영역 없음)만을 포함하는 단순화된 구조 상의 상부-성장을 나타낸다. 본 발명에 의해 제공된 방법에 의해 형성된 이들 구조의 성장에 사용되는 공정 조건은 표 3에 제공되어 있다.
표 3. 도 7의 구조의 시험을 위한 공정 조건.
Figure 112022035311393-pat00003
본 발명은 하이브리드 MOCVD/RPCVD 성장 접근법의 사용으로 인해 다수의 중요한 이점을 제공한다. 특히, RPCVD의 사용은 인듐-함유 활성층과 같이 잠재적으로 온도에 민감한 층에 손상을 주지 않는 온도에서 성장된 도핑된 반도체 층에서 높은 캐리어 농도 및 높은 캐리어 이동성을 달성할 수 있게 한다. MOCVD 성장과 비교하여, 낮은 성장 온도에서 달성되는 낮은 도펀트 확산으로 인해, RPCVD 조건 하에서 성장된 터널 접합부에서 날카로운 마그네슘 프로파일이 달성될 수 있다. 마지막으로, 이 접근법은 매립된 p-형 반도체 층이 활성화된 상태에 있게 하고, 후속 구조가 MOCVD 수소-풍부 조건 하에서 성장되더라도 n-형 층 RPCVD 상부-성장으로 인해 이렇게 유지되도록 한다.
실시예 4
상부 n-p GaN 터널 접합부를 가진 상용 LED의 성능
본 발명에 의해 제공된 방법에 따라 제조된 매립된 활성화된 p-GaN 층의 품질을, n/p-GaN 터널 접합부를 성장시키고 장치 성능을 측정함으로써 결정하였다.
도 8 및 도 9는 본 개시에 의해 제공된 방법을 사용하여 제조된 n/p-(Al,In)GaN 터널 접합부 및 매립된 활성화된 p-(Al,In)GaN 층의 성능을 평가하는데 사용되는 장치 구조를 도시한다.
도 8은 사파이어 기판(801), u-GaN 층(802), n-GaN 층(803), 다중 양자 우물 층(804), p-GaN 층(805) 및 p++-GaN 캡 층(806)을 포함하는 상업적 청색 MQW LED의 단면도를 도시한다. n-GaN 층(803) 및 p++-GaN 캡 층(806)에 각각 전기 접점(807A 및 807B)이 상호 연결된다.
도 9는, 도 8의 상업적 청색 MQW LED 구조를 포함하고, 15 nm 두께의 n++-GaN 층 및 200 nm 두께의 n-GaN 층으로 상부-성장되어 터널 접합부 B를 형성한 장치 구조의 단면도를 도시한다. n-도핑된 GaN 층을 성장시키기 전에, p++-GaN 층을 본 발명에 의해 제공된 방법에 따라 NH₃: H₂환경에 이어 N₂플라즈마에 노출시키고, 이어서 n-도핑된 GaN 층을 RPCVD 조건 하에서 성장시켰다.
도 9는 사파이어 기판(901), u-GaN 층(902), n-GaN 층(903), 다중 양자 우물 층(904), p-GaN 층(905) 및 p++-GaN 캡 층(906)을 포함하는 상업적 청색 MQW LED의 층을 도시한다. 15 nm-두께 RP-CVD 성장된 n++-GaN 층(908)이 p++-GaN 층 위에 놓이고, 200 nm-두께 RP-CVD 성장된 n-GaN 층(909)이 n++-GaN 층(908) 위에 놓인다. 매립된 n-GaN 층(903) 및 최상부 n-GaN 층(909)에 각각 전기 접점(907A 및 907B)이 상호 연결된다.
도 8 및 9에 도시된 장치 구조는 상부 p++-GaN 층까지 동일한 층을 포함하므로, 장치 성능의 임의의 차이는 p++-GaN 층 위의 층에 기인한 것일 수 있다.
이상적으로는 전체 LED 구조의 성능을 측정하기를 원한다. 그러나, 이것은 p++- GaN 표면에 오믹(ohmic) 접점이 형성될 것을 요구하며, 이는 달성하기 어렵고 무시할 수 없는 접점 저항을 초래할 것으로 예상된다. 한편, 터널 접합부의 특성을 직접 측정하는 것은 최상부의 n-GaN 표면에 오믹 접점이 형성될 것을 요구하며, 이는 일반적으로 더 쉽고, 중요한 접점 저항에 덜 기여하고, 또한 장치 처리 단계의 수를 최소화한다.
그럼에도 불구하고, n/p-GaN 터널 접합부가 있는 장치의 Vf 및 광 출력 (LOP)이 n/p-GaN 터널 접합부가 없는 동일한 LED 장치의 Vf 및 LOP과 유사하거나 그보다 우수하려면 매립된 p-GaN 층이 활성이어야 한다는 것을 유추할 수 있다. 그러나 그 반대가 반드시 참인 것은 아니다. 불량한 Vf 및 LOP를 나타내는 터널 접합부는 부동태화된 p-GaN 층의 결과일 수 있고/있거나 낮은 터널링 확률을 가진 불량한 품질의 n/p-GaN 터널 접합부에 기인한 것일 수 있다.
도 10은 도 8 및 9에 도시된 장치에 대한 JV 곡선을 도시한다. 터널 접합부를 갖는 LED는, 상부 n/p-GaN 터널 접합부가 없는 상업적 LED에서 5A/㎠의 전류 밀도에서 5.35V의 전압을 나타내는 것과 비교할 때, 5A/㎠의 전류 밀도에서 4.75V의 전압을 나타내었다. 이 결과는 매립된 p-GaN 층이 활성화되었음을 나타낸다.
실시예 5
성장-전 처리 조건이 상부 n/p-GaN 터널 접합부가 있는 상업적 MQW LED의 성능에 미치는 효과
다양한 성장-전 처리 조건의 효과를, 도 8 및 도 9에 도시된 반도체 구조를 사용하여 평가하였다.
실시예 4에 기술된 바와 같은 상업적 청색 MQW LED로 시작하여, 최상부 p++-GaN 층을 먼저 다양한 조건 하에 노출시켰다.
노출된 p++-GaN 층 위로, 기재된 공정 조건 하에서 RPCVD에 의해 15 nm 두께의 n++-GaN 층 (도펀트 농도 약 1.0E20 cm-3)을 성장시켰다. n/p-GaN 터널 접합부를 완성하기 위해, 기재된 공정 조건 하에서 RPCVD에 의해 n++-GaN 층 위로 50 nm 두께의 n-GaN 층 (약 2.0E19 cm-3의 도펀트 농도)을 성장시켰다. 상부 n++-/n-GaN 층의 구조는 도 11에 도시되어 있다.
n/p-GaN 터널 접합부를 제조하는 데 사용되는 공정 조건은 도 17 (표 4)에 도시되어 있다. 도 17 (표 4)은 또한 상부 n/p-GaN 터널 접합부가 없는 각각의 LED와 비교한 LOP, Vf 및 Vf의 변화 (ΔVf)를 보여준다.
전체 상업적 LED는 p+-GaN 층 위에 ITO 층을 가졌다.
도 12a는 ITO 층을 갖는 전체 상업적 MQW LED (점선) 및 TJ를 갖는 MQW LED (실선)에 대한 IV 곡선을 도시한다. n++-및 n-GaN 층을 성장시키기 전에, LED의 최상부 p-GaN 층을 NH₃및 N2에 노출시켰다.
도 12b는 n++/n-GaN 층의 침착 전 (점선) 및 침착 후 (실선)에 최상부 LED 층 위에 성장된 MOCVD에 의해 성장된 p+/p-GaN 층을 갖는 부분 MQW LED에 대한 IV 곡선을 도시한다. n++/n-GaN 층을 성장시키기 전에, 최상부 p-GaN 층을 NH₃및 N2에 노출시켰다. 공정 조건 및 성능 특성은 도 17 (표 4)에 도시되어 있으며, 공정 조건 A에 해당한다.
도 13a는 p-GaN 층을 NH₃: H₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하여 상업적 전체 LED에 대한 IV 곡선을 도시한다.
도 13b는 p-GaN 층을 NH₃: H₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층의 상부-성장시키는 것을 포함하여 상업적 부분 LED에서의 1TS p-GaN에 대한 IV 곡선을 도시한다. 공정 조건 및 성능 특성은 도 17 (표 4)에 도시되어 있으며, 공정 조건 B에 해당한다.
도 14a는 p-GaN 층을 N₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층을 상부-성장시키는 것을 포함하여 상업적 전체 LED에 대한 IV 곡선을 도시한다.
도 14b는 p-GaN 층을 N₂환경에 노출시키고 RPCVD를 사용하여 n++/n-GaN 층의 상부-성장시키는 것을 포함하여 상업적 부분 LED에서의 1TS p-GaN에 대한 IV 곡선을 도시한다. 공정 조건 및 성능 특성은 도 17 (표 4)에 도시되어 있으며, 공정 조건 C에 해당한다.
도 13a 및 13b에 도시된 결과는, NH₃및 H₂환경에 대한 노출이, 더 높은 전류에서 MQW LED보다 더 우수한 성능을 나타냄을 보여주며, 이로써, 본 발명에 의해 제공된 방법을 사용하여, 하부 매립된 p-GaN 층이 활성화되었고, 부동태화된 p-GaN 층을 생성할 것으로 예상된 MOCVD 조건 하에서 성장될 때에 조차도 고품질의 매립된 활성화된 p-GaN 층이 제조되었음을 확인시켜준다.
도 15는, 공정 조건 B (도 17, 표 4)에 따라 처리되고 도 13a 및 13b에 도시된 IV 곡선을 갖는 장치에 대응하는 LED 장치에 대한 전류에 따른 LOP를 도시한다. 도 15에 도시된 결과는, 공정 조건 B를 사용하여 제조되고 본 발명에 의해 제공된 방법에 따라 제조된 터널 접합부가, ITO 필름 위에 성장된 LED n-GaN 층과 비교할 때 동일한 전류에서 약간 더 높은 LOP를 나타냄을 입증한다.
도 16a 및 16b는 각각, 본 발명에 의해 제공되는 방법에 따라 제조되고 공정 조건 B를 사용하여 제조된 상부 n/p-GaN 터널 접합부를 갖는 LED 및 상부 n/p-GaN 터널 접합부가 없는 LED의 전계 발광 이미지의 사진을 도시한다. 도 16a 및 16b에 도시된 이미지는 도 13a 및 13b에 도시된 장치에 대해 획득되었다. 전기 발광의 품질은 유사하였으며, 이는, n/p-터널 접합부가 LED의 성능을 저하시키지 않았음을 입증하며, 이로써 p-GaN 층이 활성화되었음을 확인시켜 주었다.
마지막으로, 본원에 개시된 실시양태들을 구현하는 대안적인 방법들이 있음에 주목해야 한다. 따라서, 본 실시양태는 예시적이고 비제한적인 것으로 간주되어야 한다. 또한, 청구범위는 본원에 제공된 세부 사항으로 제한되지 않으며, 그 전체 범위 및 그의 균등물에도 적용된다.

Claims (15)

  1. 매립된(buried) 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법으로서,
    (a) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하기 위해, 마그네슘-도핑된 p-(Al,In)GaN 층을 RPCVD 환경에 노출시키는 단계, 및
    (b) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 RPCVD에 의해 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    (b) n-(Al,In)GaN 층을 성장시키는 단계가, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것을 포함하는, 방법.
  3. 제 1 항에 있어서,
    (b) n-(Al,In)GaN 층을 성장시키는 단계가, 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것을 포함하는, 방법.
  4. 제 1 항에 있어서,
    단계 (b)는
    (b1) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 제 1 n-(Al,In)GaN 층을 성장시키는 단계; 및
    (b2) 제 1 n-(Al,In)GaN 층 상에 RPCVD에 의해 제 2 n-(Al,In)GaN 층을 성장시키는 단계
    를 포함하는, 방법.
  5. 제 1 항에 있어서,
    단계 (b)는
    (b1) 노출된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 단계; 및
    (b2) 상기 n-(Al,In)GaN 층 상에 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 단계
    를 포함하는, 방법.
  6. 제 1 항에 있어서,
    단계 (a)에서 마그네슘-도핑된 p-(Al,In)GaN 층을 노출시키는 것은 N2 플라즈마에 노출시키는 것을 포함하는, 방법.
  7. 제 1 항에 있어서,
    노출시키는 단계는 마그네슘-도핑된 p-(Al,In)GaN 층을 300 Torr 미만의 H2 분압 및 700℃ 초과의 온도에 노출시키는 것을 포함하는, 방법.
  8. 제 1 항에 있어서,
    단계 (a)에서 H2 분압이 1 Torr 내지 300 Torr이거나,
    단계 (b)에서 H2 분압이 0.1 Torr 내지 300 Torr인, 방법.
  9. 제 1 항에 있어서,
    단계 (a)가 추가로, H2, NH₃또는 이들의 조합물을 포함하고 760 Torr 미만의 H₂분압을 갖는 가스 혼합물을 사용하여 마그네슘-도핑된 p-(Al,In)GaN 층을 성장시켜 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하는 단계를 포함하는, 방법.
  10. 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제조하는 방법으로서,
    (a) 마그네슘-도핑된 p-(Al,In)GaN 층을 제공하기 위해, 마그네슘-도핑된 p-(Al,In)GaN 층을 RPCVD 환경에서 성장시키고, 상기 마그네슘-도핑된 p-(Al,In)GaN 층을 활성화시키는 단계, 및
    (b) 활성화된 마그네슘-도핑된 p-(Al,In)GaN 층 상에 RPCVD에 의해 n-(Al,In)GaN 층을 성장시켜, 매립된 활성화된 p-(Al,In)GaN 층을 포함하는 반도체 구조를 제공하는 단계
    를 포함하는 방법.
  11. 제 10 항에 있어서,
    (b) n-(Al,In)GaN 층을 성장시키는 단계는, 상기 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것으로 이루어진, 방법.
  12. 제 10 항에 있어서,
    (b) n-(Al,In)GaN 층을 성장시키는 단계는, 상기 마그네슘-도핑된 p-(Al,In)GaN 층 상에 H₂분압이 N₂분압보다 높은 환경에서 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 것으로 이루어진, 방법.
  13. 제 10 항에 있어서,
    단계 (b)는
    (b1) 상기 마그네슘-도핑된 p-(Al,In)GaN 층 상에 N₂분압이 H₂분압보다 높은 환경에서 (Al,In)GaN 층을 성장시키는 단계; 및
    (b2) 상기 (Al,In)GaN 층 상에 RPCVD에 의해 n-(Al,In)GaN 층을 성장시키는 단계
    를 포함하는, 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항의 방법에 의해 제조된 반도체 구조를 포함하는 반도체 장치.
  15. 제 1 항 내지 제 13 항 중 어느 한 항의 방법에 의해 제조된 반도체 구조.
KR1020227010985A 2017-11-07 2018-11-06 매립된 활성화된 p-(Al,In)GaN 층 KR102500059B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
AU2017904517 2017-11-07
AU2017904517A AU2017904517A0 (en) 2017-11-07 Method for overgrowth on p-type semiconductor layers
PCT/US2018/059475 WO2019094391A2 (en) 2017-11-07 2018-11-06 Buried activated p-(al,in)gan layers
KR1020207016106A KR102383970B1 (ko) 2017-11-07 2018-11-06 매립된 활성화된 p-(Al,In)GaN 층

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020207016106A Division KR102383970B1 (ko) 2017-11-07 2018-11-06 매립된 활성화된 p-(Al,In)GaN 층

Publications (2)

Publication Number Publication Date
KR20220047667A KR20220047667A (ko) 2022-04-18
KR102500059B1 true KR102500059B1 (ko) 2023-02-14

Family

ID=66328953

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207016106A KR102383970B1 (ko) 2017-11-07 2018-11-06 매립된 활성화된 p-(Al,In)GaN 층
KR1020227010985A KR102500059B1 (ko) 2017-11-07 2018-11-06 매립된 활성화된 p-(Al,In)GaN 층

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020207016106A KR102383970B1 (ko) 2017-11-07 2018-11-06 매립된 활성화된 p-(Al,In)GaN 층

Country Status (8)

Country Link
US (4) US10355165B2 (ko)
EP (2) EP3707756B1 (ko)
JP (2) JP7003282B2 (ko)
KR (2) KR102383970B1 (ko)
CN (2) CN111512451B (ko)
AU (2) AU2018365942B2 (ko)
TW (2) TWI756540B (ko)
WO (1) WO2019094391A2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017201363A1 (en) 2016-05-20 2017-11-23 Lumileds Llc Methods for using remote plasma chemical vapor deposition (rp-cvd) and sputtering deposition to grow layers in light emitting devices
CN111512451B (zh) * 2017-11-07 2023-08-22 盖利姆企业私人有限公司 掩埋活化p-(Al,In)GaN层
FR3082053B1 (fr) * 2018-05-29 2020-09-11 Commissariat Energie Atomique Procede de fabrication d’une diode electroluminescente de type gan
US10985259B2 (en) * 2018-12-07 2021-04-20 Gan Systems Inc. GaN HEMT device structure and method of fabrication
US11600496B2 (en) 2019-11-19 2023-03-07 Northwestern University In-situ p-type activation of III-nitride films grown via metal organic chemical vapor deposition
CN111208402B (zh) * 2020-01-17 2021-05-04 吉林大学 一种独立调控半导体量子阱自旋轨道耦合参数的方法
US11469348B1 (en) * 2020-03-09 2022-10-11 Odyssey Semiconductor, Inc. Beryllium doped GaN-based light emitting diode and method
US11848359B2 (en) * 2020-03-19 2023-12-19 Ohio State Innovation Foundation Method of forming lateral pn junctions in III-nitrides using p-type and n-type co-doping and selective p-type activation and deactivation
CN111952424B (zh) * 2020-08-11 2022-06-14 吴小明 一种具有P面钝化层的AlGaInN基LED制备方法
US20240088627A1 (en) * 2021-01-20 2024-03-14 Sony Semiconductor Solutions Corporation Surface emitting laser
JP7540714B2 (ja) 2021-02-08 2024-08-27 学校法人 名城大学 半導体素子構造の製造方法
CN114361306A (zh) * 2021-03-16 2022-04-15 兆劲科技股份有限公司 一种发光元件
CN114361307A (zh) * 2021-03-16 2022-04-15 兆劲科技股份有限公司 一种发光元件
JP7419651B2 (ja) * 2021-07-14 2024-01-23 日亜化学工業株式会社 発光素子の製造方法
TWI808477B (zh) * 2021-09-01 2023-07-11 奈盾科技股份有限公司 半導體裝置的製造方法
US20230134698A1 (en) * 2021-10-29 2023-05-04 Texas Instruments Incorporated Apparatus and method to control threshold voltage and gate leakage current for gan-based semiconductor devices
CN114823850B (zh) * 2022-04-15 2023-05-05 晶通半导体(深圳)有限公司 P型混合欧姆接触的氮化镓晶体管
CN117174802B (zh) * 2023-11-02 2024-02-20 江西兆驰半导体有限公司 发光二极管的外延结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110027973A1 (en) * 2009-07-31 2011-02-03 Applied Materials, Inc. Method of forming led structures
US20170338369A1 (en) 2016-05-20 2017-11-23 Lumileds Llc Methods for using remote plasma chemical vapor deposition (rp-cvd) and sputtering deposition to grow layers in light emitting devices

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888886A (en) 1997-06-30 1999-03-30 Sdl, Inc. Method of doping gan layers p-type for device fabrication
US5926726A (en) * 1997-09-12 1999-07-20 Sdl, Inc. In-situ acceptor activation in group III-v nitride compound semiconductors
JP3987985B2 (ja) * 1999-04-30 2007-10-10 サンケン電気株式会社 半導体装置の製造方法
KR100380536B1 (ko) * 2000-09-14 2003-04-23 주식회사 옵토웰 터널접합 구조를 가지는 질화물반도체 발광소자
US6537838B2 (en) 2001-06-11 2003-03-25 Limileds Lighting, U.S., Llc Forming semiconductor structures including activated acceptors in buried p-type III-V layers
KR101284932B1 (ko) * 2002-12-27 2013-07-10 제너럴 일렉트릭 캄파니 갈륨 나이트라이드 결정, 호모에피택셜 갈륨 나이트라이드계 디바이스 및 이들의 제조 방법
KR100765004B1 (ko) * 2004-12-23 2007-10-09 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
JP4720441B2 (ja) * 2005-11-02 2011-07-13 日立電線株式会社 青色発光ダイオード用ＧａＮ基板
US20070196938A1 (en) * 2006-02-20 2007-08-23 Masahiro Ogawa Nitride semiconductor device and method for fabricating the same
TW200741044A (en) * 2006-03-16 2007-11-01 Toyoda Gosei Kk Semiconductor substrate, electronic device, optical device, and production methods therefor
JP2008226906A (ja) 2007-03-08 2008-09-25 Sharp Corp 窒化物半導体発光素子
JP2008227073A (ja) 2007-03-12 2008-09-25 Rohm Co Ltd 窒化物半導体積層構造の形成方法および窒化物半導体素子の製造方法
TW200903805A (en) 2007-05-24 2009-01-16 Univ California Polarization-induced barriers for N-face nitride-based electronics
CN101689586B (zh) * 2007-06-15 2012-09-26 罗姆股份有限公司 氮化物半导体发光元件和氮化物半导体的制造方法
AU2008203209A1 (en) * 2007-07-20 2009-02-05 Gallium Enterprises Pty Ltd Buried contact devices for nitride-base films and manufacture thereof
KR101012514B1 (ko) 2007-08-20 2011-02-08 렌슬러 폴리테크닉 인스티튜트 질화물 반도체 발광소자
CN102668138B (zh) * 2009-12-21 2015-06-10 株式会社东芝 氮化物半导体发光元件及其制造方法
US20110204376A1 (en) * 2010-02-23 2011-08-25 Applied Materials, Inc. Growth of multi-junction led film stacks with multi-chambered epitaxy system
DE102010002966B4 (de) 2010-03-17 2020-07-30 Osram Opto Semiconductors Gmbh Laserdiodenanordnung und Verfahren zum Herstellen einer Laserdiodenanordnung
US20120015502A1 (en) * 2010-07-14 2012-01-19 Jie Cui p-GaN Fabrication Process Utilizing a Dedicated Chamber and Method of Minimizing Magnesium Redistribution for Sharper Decay Profile
JP2012104677A (ja) * 2010-11-11 2012-05-31 Toshiba Corp 半導体発光素子の製造方法
US8653550B2 (en) 2010-12-17 2014-02-18 The United States Of America, As Represented By The Secretary Of The Navy Inverted light emitting diode having plasmonically enhanced emission
US20120258580A1 (en) * 2011-03-09 2012-10-11 Applied Materials, Inc. Plasma-assisted mocvd fabrication of p-type group iii-nitride materials
US20120315741A1 (en) * 2011-06-13 2012-12-13 Jie Su Enhanced magnesium incorporation into gallium nitride films through high pressure or ald-type processing
JP5995302B2 (ja) * 2011-07-05 2016-09-21 パナソニック株式会社 窒化物半導体発光素子の製造方法
US9029867B2 (en) 2011-07-08 2015-05-12 RoseStreet Labs Energy, LLC Multi-color light emitting devices with compositionally graded cladding group III-nitride layers grown on substrates
US20130256681A1 (en) 2012-04-02 2013-10-03 Win Semiconductors Corp. Group iii nitride-based high electron mobility transistor
US20150167162A1 (en) 2012-07-13 2015-06-18 Gallium Enterprises Pty Ltd Apparatus and method for film formation
JP5383880B1 (ja) * 2012-08-13 2014-01-08 株式会社東芝 窒化物半導体層の製造方法及び半導体発光素子の製造方法
GB201217617D0 (en) * 2012-10-02 2012-11-14 Kappers Menno Semiconductor materials
JP2014127708A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 半導体発光素子及び半導体発光素子の製造方法
TWI602315B (zh) 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法
US9177708B2 (en) 2013-06-14 2015-11-03 Varian Semiconductor Equipment Associates, Inc. Annular cooling fluid passage for magnets
CN103545405B (zh) 2013-11-11 2016-03-30 天津三安光电有限公司 氮化物发光二极管
JP6546927B2 (ja) 2014-01-15 2019-07-17 ガリウム エンタープライジズ ピーティーワイ リミテッド 膜内の不純物を低減するための装置および方法
JP2015162631A (ja) 2014-02-28 2015-09-07 サンケン電気株式会社 発光素子
WO2015151471A1 (ja) * 2014-03-31 2015-10-08 パナソニック株式会社 紫外線発光素子及びそれを用いた電気機器
JP5983684B2 (ja) * 2014-07-02 2016-09-06 ウシオ電機株式会社 Ｌｅｄ素子
JP6001756B2 (ja) * 2014-12-08 2016-10-05 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法およびｉｉｉ族窒化物半導体発光素子
EP3267497A4 (en) * 2015-03-06 2018-10-10 Stanley Electric Co., Ltd. Group iii nitride laminate and light emitting element comprising said laminate
EP3320566A4 (en) 2015-07-10 2019-02-27 The Regents of The University of California HYBRID GROWTH PROCESS FOR III-NITRIDE TUNNEL TRANSITION DEVICES
JP6092961B2 (ja) * 2015-07-30 2017-03-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
WO2017079168A1 (en) 2015-11-04 2017-05-11 The Regents Of The University Of California Iii-nitride tunnel junction with modified p-n interface
US10157736B2 (en) 2016-05-06 2018-12-18 Lam Research Corporation Methods of encapsulation
EP3459117B1 (en) 2016-05-20 2021-04-14 Lumileds LLC Method of forming a p-type layer for a light emitting device
CN111512451B (zh) * 2017-11-07 2023-08-22 盖利姆企业私人有限公司 掩埋活化p-(Al,In)GaN层

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110027973A1 (en) * 2009-07-31 2011-02-03 Applied Materials, Inc. Method of forming led structures
US20170338369A1 (en) 2016-05-20 2017-11-23 Lumileds Llc Methods for using remote plasma chemical vapor deposition (rp-cvd) and sputtering deposition to grow layers in light emitting devices

Also Published As

Publication number Publication date
TW202018858A (zh) 2020-05-16
US20190305173A1 (en) 2019-10-03
AU2021204644B2 (en) 2022-09-15
EP4071835A1 (en) 2022-10-12
KR102383970B1 (ko) 2022-04-11
JP7295935B2 (ja) 2023-06-21
KR20200089279A (ko) 2020-07-24
EP3707756A2 (en) 2020-09-16
AU2018365942B2 (en) 2021-04-08
TWI837568B (zh) 2024-04-01
TWI756540B (zh) 2022-03-01
US10559711B2 (en) 2020-02-11
CN116995153A (zh) 2023-11-03
AU2018365942A1 (en) 2020-06-25
US10355165B2 (en) 2019-07-16
KR20220047667A (ko) 2022-04-18
US10546972B2 (en) 2020-01-28
JP7003282B2 (ja) 2022-02-04
TW202230604A (zh) 2022-08-01
US11081618B2 (en) 2021-08-03
AU2021204644A1 (en) 2021-07-29
WO2019094391A3 (en) 2019-08-15
US20190305174A1 (en) 2019-10-03
EP3707756B1 (en) 2022-08-24
US20190140134A1 (en) 2019-05-09
CN111512451A (zh) 2020-08-07
CN111512451B (zh) 2023-08-22
WO2019094391A2 (en) 2019-05-16
US20200127157A1 (en) 2020-04-23
JP2022040180A (ja) 2022-03-10
JP2021502713A (ja) 2021-01-28

Similar Documents

Publication Publication Date Title
KR102500059B1 (ko) 매립된 활성화된 p-(Al,In)GaN 층
Ryou et al. Control of quantum-confined stark effect in InGaN-based quantum wells
Zhang et al. On the effect of step-doped quantum barriers in InGaN/GaN light emitting diodes
US20030197169A1 (en) Gallium nitride-based semiconductor light emitting device
DE10223797A1 (de) Licht emittierende III-Nitrid-Anordnungen mit niedriger Ansteuerspannung
CN101233622A (zh) 光电子半导体芯片
JP7169613B2 (ja) 窒化物半導体発光素子の製造方法
CN102790147A (zh) 氮化物半导体器件、氮化物半导体晶片以及用于制造氮化物半导体层的方法
KR100728132B1 (ko) 전류 확산층을 이용한 발광 다이오드
US11588096B2 (en) Method to achieve active p-type layer/layers in III-nitrtde epitaxial or device structures having buried p-type layers
KR101622097B1 (ko) 질화물계 반도체 발광소자 및 이의 제조 방법
Alam High Indium Concentration InGaN Multi-Quantum-Well-Based Blue-Green Light-Emitting Diodes Grown on InGaN “Semi-Bulk” Buffer
Van Den Broeck Engineering Strain for Improved III-Nitride Optoelectronic Device Performance.
Fu Wide Bandgap Semiconductors Based Energy-Efficient Optoelectronics and Power Electronics
Akyol Nanoscale Electron Transport Engineering for GaN Optoelectronic Devices
KR100911775B1 (ko) 질화물계 발광소자
Liu Monolithic Integration of III-Nitride Devices by Selective Epitaxial Growth
Razeghi P-Based Semiconductor Multilayers

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant