TWI808477B - 半導體裝置的製造方法 - Google Patents

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Abstract

一種半導體裝置的製造方法包括：利用磊晶製程於基板上依序形成通道層以及阻障層以構成半導體裝置，其中通道層包括第一III-V族化合物，其中阻障層包括第二III-V族化合物；將半導體裝置置於腔體中；及於腔體內通入高壓流體以對半導體裝置內的缺陷執行鈍化處理，其中高壓流體摻雜由氮、氧、氟中的至少一者構成的化合物。

Description

半導體裝置的製造方法
本發明是關於一種半導體裝置的製造方法，且特別是關於一種半導體裝置的低溫鈍化方法。
氮化鎵因為具有寬能隙，高電子遷移率等優勢，故為功率元件的理想材料。傳統在矽基板上做氮化鎵磊晶時，由於晶格不匹配，容易形成高差排缺陷的氮化鎵，也由於磊晶過程中需要緩衝層、通道層、阻障層用以形成二維電子氣，層與層之間的介面也會有缺陷的產生，這些缺陷會導致元件的漏電流上升，導通電流下降，以及信賴性不佳等問題。
本發明之目的在於提出一種半導體裝置的製造方法，包括：利用磊晶製程於基板上依序形成通道層以及阻障層以構成半導體裝置，其中通道層包括第一III-V族化合物，其中阻障層包括第二III-V族化合物；將半導體裝 置置於腔體中；及於腔體內通入高壓流體以對半導體裝置內的缺陷執行鈍化處理，其中高壓流體摻雜由氮、氧、氟中的至少一者構成的化合物。
在一些實施例中，上述半導體裝置的製造方法更包括：於阻障層上形成P型III-V族化合物層。其中鈍化處理執行於P型III-V族化合物層形成之前、P型III-V族化合物層形成之後、或P型III-V族化合物層形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於P型III-V族化合物層上形成介電層。其中鈍化處理執行於介電層形成之前、介電層形成之後、或介電層形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於P型III-V族化合物層上形成閘極。其中鈍化處理執行於閘極形成之前、閘極形成之後、或閘極形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於阻障層上形成閘極。其中鈍化處理執行於閘極形成之前、閘極形成之後、或閘極形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於阻障層上形成介電層。其中鈍化處理執行於介電層形成之前、介電層形成之後、或介電層形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於介電層上形成閘極。其中鈍化處理執行於閘極形成 之前、閘極形成之後、或閘極形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於阻障層上形成第一絕緣層；於通道層、阻障層與第一絕緣層上形成源極/汲極金屬；於第一絕緣層與源極/汲極金屬上形成第二絕緣層；於阻障層與第二絕緣層上形成P型III-V族化合物層；及於P型III-V族化合物層上形成閘極金屬。其中鈍化處理執行於源極/汲極金屬形成之前、源極/汲極金屬形成之後、或源極/汲極金屬形成之前與之後。其中鈍化處理執行於第二絕緣層形成之前、第二絕緣層形成之後、或第二絕緣層形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於阻障層與閘極上形成絕緣層；及於通道層上形成源極/汲極金屬。其中鈍化處理執行於源極/汲極金屬形成之前、源極/汲極金屬形成之後、或源極/汲極金屬形成之前與之後。其中鈍化處理執行於絕緣層形成之前、絕緣層形成之後、或絕緣層形成之前與之後。
在一些實施例中，上述半導體裝置的製造方法更包括：於介電層與閘極上形成絕緣層；及於通道層上形成源極/汲極金屬。其中鈍化處理執行於源極/汲極金屬形成之前、源極/汲極金屬形成之後、或源極/汲極金屬形成之前與之後。其中鈍化處理執行於絕緣層形成之前、絕緣層形成之後、或絕緣層形成之前與之後。
在一些實施例中，上述高壓流體所摻雜的化合物係選自O2、N2、NO、N2O、NO2、NH3、NH4OH、NH4CL、 NH4F、NH4I、NH4Br、(NH4)2SO4、NH4HSO4、NH4NO3、H2O、H2O2、D2O、CO(NH2)2、(NH4)2CO3、NH4HCO3、CO2、CO、SO2、NF3、CF4、HF、WF6、SF6、F2、COF2、CLF3、XeF3、MOF6、TeF6、PF3、PF5、AsF3、AsF5、CH3F、CH2F2、CHF3、C2HF5、C2F6、C3F8、C4F6、C4F8、C5HF7、C5F8、SiF4、BF3、GeF4、CCLF3、C2CLF5、CHFCL2所組成之群組中。
在一些實施例中，利用高壓流體鈍化半導體裝置內的材料缺陷，鈍化處理所引入元素在該材料缺陷的一區域材料的元素濃度佔比為10ppb~1%。
在一些實施例中，利用高壓流體鈍化半導體裝置內的材料缺陷，鈍化處理所引入元素在該半導體材料中濃度為1.0×1015atom/cm3~1.0×1021atom/cm3之間。
在一些實施例中，上述腔體內的壓力範圍介於10至300大氣壓之間，上述腔體內的溫度低於850℃。
在一些實施例中，上述腔體內的壓力範圍介於50至250大氣壓之間，上述腔體內的溫度範圍介於100至600℃之間。
在一些實施例中，高壓流體對半導體裝置的鈍化處理為非等向性。
在一些實施例中，上述第一III-V族化合物為氮化鎵(GaN)，上述第二III-V族化合物為氮化鋁鎵(AlGaN)。
在一些實施例中，上述P型III-V族化合物層為P型氮化鎵(p-GaN)層。
在一些實施例中，上述半導體裝置內的缺陷包含以下至少一者：通道層與阻障層之間的介面缺陷、晶格缺陷、由於蝕刻與材料層疊間的異質接面產生的缺陷。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
110:基板
120:通道層
130:阻障層
140:P型III-V族化合物層
150:介電層
160:源極/汲極金屬
170,172,174:絕緣層
G:閘極
C1,C2:線段
S1,S2,S3:步驟
從以下結合所附圖式所做的詳細描述，可對本發明之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1]係根據本發明的實施例之半導體裝置的製造方法的流程圖。
[圖2]係根據本發明的第一實施例之半導體裝置之鈍化處理的示意圖。
[圖3]係根據本發明的第二實施例之半導體裝置之鈍化處理的示意圖。
[圖4]係根據本發明的第三實施例之半導體裝置之鈍化處理的示意圖。
[圖5]係根據本發明的第四實施例之半導體裝置之鈍化處理的示意圖。
[圖6]係根據本發明的第五實施例之半導體裝置之鈍化 處理的示意圖。
[圖7]係根據本發明的第六實施例之半導體裝置之鈍化處理的示意圖。
[圖8]係根據本發明的第七實施例之半導體裝置之鈍化處理的示意圖。
[圖9A]係根據本發明的第八實施例之半導體裝置之鈍化處理的示意圖。
[圖9B]係根據本發明的第九實施例之半導體裝置之鈍化處理的示意圖。
[圖9C]係根據本發明的第十實施例之半導體裝置之鈍化處理的示意圖。
[圖10]係根據本發明的實施例之未經鈍化處理與經鈍化處理後之半導體裝置的介面缺陷密度的示意圖。
[圖11]係根據本發明的實施例之未經鈍化處理與經鈍化處理後之半導體裝置的汲極電壓與汲極電流的關係示意圖。
以下仔細討論本發明的實施例。然而，可以理解的是，實施例提供許多可應用的概念，其可實施於各式各樣的特定內容中。所討論、揭示之實施例僅供說明，並非用以限定本發明之範圍。關於本文中所使用之『第一』、『第二』、...等，並非特別指次序或順位的意思，其僅為了區別以相同技術用語描述的元件或操作。
圖1係根據本發明的實施例之半導體裝置的製造方法的流程圖。圖2係根據本發明的第一實施例之半導體裝置之鈍化處理的示意圖。於半導體裝置的製造方法的步驟S1，利用磊晶製程於基板110上依序形成通道層120以及阻障層130以構成半導體裝置。
在本發明的實施例中，基板110的材料可為藍寶石(sapphire)、矽(Si)、氮化鋁(AlN)、碳化矽(SiC)或氮化鎵(GaN)等，但本發明並不限於此。在本發明的實施例中，基板110亦可選擇性的摻雜物質於其中，以形成導電基板或不導電基板，以矽基板(Si)基板而言，其摻雜物可為硼(P)或鎂(Mg)。
在本發明的實施例中，通道層120包括第一III-V族化合物。第一III-V族化合物例如為氮化鎵(GaN)等，但本發明並不限於此。通道層120可以是經摻雜或未經摻雜的層。
在本發明的實施例中，阻障層130包括第二III-V族化合物。第二III-V族化合物例如為氮化鋁鎵(AlGaN)等，但本發明並不限於此。阻障層130具有的能隙比通道層120具有的能隙高，阻障層130之晶格常數比通道層120之晶格常數小。由於阻障層130具有自發性極化的特性(spontaneous polarization)，並且通道層120及阻障層130之晶格常數不匹配而形成壓電極化(piezoelectric polarization)的緣故，在通道層120及阻障層130間的接面處會形成二維電子氣。
在本發明的其他實施例中，還可在形成通道層120之前，先以磊晶的方式將緩衝層(圖未示)形成於基板110上方。緩衝層係用以讓後續形成於其上的通道層120與阻障層130之磊晶品質較佳。緩衝層係用以減少基板110和通道層120之間的晶格常數差異和熱膨脹係數差異。緩衝層的材料例如為III族氮化物，如III-V族化合物半導體材料，並可具有單層或多層結構，緩衝層的材料包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁銦(AlInN)、氮化鋁鎵銦(AlGaInN)或其組合。
另外，在本發明的其他實施例中，還可在緩衝層與基板110之間設置成核層(圖未示)，成核層用以讓後續形成於其上的緩衝層與通道層120的磊晶品質較佳，成核層用以進一步減少通道層120的缺陷密度，有利於後續膜層的成長。成核層的材料為III-V族化合物半導體材料，例如氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)等材料。
具體而言，本發明的半導體裝置為化合物半導體裝置。
在本發明的實施例中，於半導體裝置的製造方法的步驟S2，將半導體裝置置於腔體中。所述腔體為具有反應腔室之腔體，具有流體進出孔以利於通入高壓流體。
在本發明的實施例中，於半導體裝置的製造方法的步驟S3，於腔體內通入高壓流體以對半導體裝置內的缺陷執行鈍化處理。在本發明的實施例中，於執行鈍化處理時， 腔體內的壓力範圍介於10至300大氣壓之間，腔體內的溫度低於850℃。在本發明的另一實施例中，於執行鈍化處理時，腔體內的壓力範圍介於50至250大氣壓之間，腔體內的溫度範圍介於100至600℃。具體而言，習知之沉積鈍化層的壓力通常為真空，相較之下，本發明利用高壓以及低溫的腔體環境來對半導體裝置內的缺陷執行鈍化處理，相較於真空環境，高壓環境下的氣體分子總量更多，所以更能擴散更多的氣體分子進入半導體裝置內，然後與半導體裝置內的材料缺陷進行鈍化反應。
在本發明的實施例中，高壓流體對半導體裝置的鈍化處理為非等向性，例如鈍化處理以圖2~圖8以及圖9A~圖9C所示之兩種大小無定向氣體分子來示意。
在本發明的實施例中，高壓流體摻雜由氮、氧、氟中的至少一者構成之化合物作為共溶劑。具體而言，高壓流體所摻雜的化合物係選自O2、N2、NO、N2O、NO2、NH3、NH4OH、NH4CL、NH4F、NH4I、NH4Br、(NH4)2SO4、NH4HSO4、NH4NO3、H2O、H2O2、D2O、CO(NH2)2、(NH4)2CO3、NH4HCO3、CO2、CO、SO2、NF3、CF4、HF、WF6、SF6、F2、COF2、CLF3、XeF3、MOF6、TeF6、PF3、PF5、AsF3、AsF5、CH3F、CH2F2、CHF3、C2HF5、C2F6、C3F8、C4F6、C4F8、C5HF7、C5F8、SiF4、BF3、GeF4、CCLF3、C2CLF5、CHFCL2所組成之群組中，該群組之化合物的佔比可依實際需求調整。在本發明的實施例中，利用高壓流體鈍化半導體裝置 內的材料缺陷，鈍化處理所引入元素在該半導體材料中濃度為1.0×1015atom/cm3~1.0×1021atom/cm3之間。在本發明的實施例中，利用高壓流體鈍化半導體裝置內的材料缺陷，材料缺陷包含塊材內的缺陷及介面缺陷，鈍化處理所引入元素在材料缺陷的區域材料的元素濃度佔比可以是10ppb~100ppm，也可以是10ppb~1000PPM，也可以是10ppb~0.1%，也可以是10ppb~1%。
在本發明的實施例中，鈍化處理所修補之半導體裝置內的缺陷包含以下至少一者：通道層120與阻障層130之間的介面缺陷、晶格缺陷、由於蝕刻與材料層疊間的異質接面產生的缺陷。在本發明的實施例中，由於高壓流體之密度、擴散率、黏滯率等特性介於液體與氣體之間，相較於氣體之高穿透度及無溶解度、液體之低穿透率極高溶解度，高壓流體可兼具高穿透度及高溶解度。因此，可對半導體裝置進行晶格缺陷鈍化、介面缺陷鈍化及薄膜改質(如降低漏電流，惟不以此為限)等作用。鈍化是指將上述中的缺陷，會有懸鍵或是不穩定的鍵結，透過高壓氣流體的元素與該缺陷反應，使形成較穩定之鍵結。
圖3係根據本發明的第二實施例之半導體裝置之鈍化處理的示意圖。在本發明的第二實施例中，半導體裝置的製造方法更包括：於阻障層130上形成P型III-V族化合物層140。P型III-V族化合物層140例如為P型導電態之氮化鎵(p-GaN)層，但本發明並不限於此。P型III-V族化合物層140具有的能隙比阻障層130具有的能 隙小，可以利用P型III-V族化合物層140與阻障層130的工函數差異來調整半導體裝置之導通起始電壓。
在本發明的第二實施例中，鈍化處理執行於P型III-V族化合物層140形成之前、P型III-V族化合物層140形成之後、或P型III-V族化合物層140形成之前與之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。鈍化處理後，可降低半導體裝置之材料中的缺陷，提升半導體裝置之材料性能。
圖4係根據本發明的第三實施例之半導體裝置之鈍化處理的示意圖。在本發明的第三實施例中，半導體裝置的製造方法更包括：於阻障層130上形成P型III-V族化合物層140，且於P型III-V族化合物層140上形成介電層150。P型III-V族化合物層140例如為P型導電態之氮化鎵(p-GaN)層，但本發明並不限於此。介電層150的材料包括介電材料，並可具有單層或多層結構，介電層150的材料包括氧化鋁(Al2O3)、氮化矽(Si3N4)、氧化矽、氮化鋁(AlN)或其組合，但本發明並不限於此。
在本發明的第三實施例中，鈍化處理執行於介電層150形成之前、介電層150形成之後、或介電層150形成之前與之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖5係根據本發明的第四實施例之半導體裝置之鈍化處理的示意圖。在本發明的第四實施例中，半導體裝置的製造方法更包括：於阻障層130上形成P型III-V族化合物層140，且於P型III-V族化合物層140上形成閘極G。P型III-V族化合物層140例如為P型導電態之氮化鎵(p-GaN)層，但本發明並不限於此。閘極G的材料可包括金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)、金屬矽化物(例如WSix)或其他可與III-V族化合物半導體形成蕭特基接觸(Schottky contact)的材料。舉例而言，可利用蝕刻或舉離(Lift Off)方式，形成閘極G。
在本發明的第四實施例中，鈍化處理執行於閘極G形成之前、閘極G形成之後、或閘極G形成之前與之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖6係根據本發明的第五實施例之半導體裝置之鈍化處理的示意圖。在本發明的第五實施例中，半導體裝置的製造方法更包括：於阻障層130上形成閘極G。閘極G的材料可包括金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)、金屬矽化物(例如WSix)或其他可與III-V族化合物半導體形成蕭特基接觸(Schottky contact)的材料。舉例而言，可利用蝕刻或舉離(Lift Off)方式，形成閘極G。
在本發明的第五實施例中，鈍化處理執行於閘極G形成之前、閘極G形成之後、或閘極G形成之前與之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖7係根據本發明的第六實施例之半導體裝置之鈍化處理的示意圖。在本發明的第六實施例中，半導體裝置的製造方法更包括：於阻障層130上形成介電層150。介電層150的材料包括介電材料，並可具有單層或多層結構，介電層150的材料包括氧化鋁(Al2O3)、氮化矽(Si3N4)、氧化矽、氮化鋁(AlN)或其組合，但本發明並不限於此。
在本發明的第六實施例中，鈍化處理執行於介電層150形成之前、介電層150形成之後、或介電層150形成之前與之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖8係根據本發明的第七實施例之半導體裝置之鈍化處理的示意圖。在本發明的第七實施例中，半導體裝置的製造方法更包括：於阻障層130上形成介電層150，且於介電層150上形成閘極G。介電層150的材料包括介電材料，並可具有單層或多層結構，介電層150的材料包括氧化鋁(Al2O3)、氮化矽(Si3N4)、氧化矽、氮化鋁(AlN)或其組合，但本發明並不限於此。閘極G的材料可包括金 屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)、金屬矽化物(例如WSix)或其他可與III-V族化合物半導體形成蕭特基接觸(Schottky contact)的材料。舉例而言，可利用蝕刻或舉離(Lift Off)方式，形成閘極G。
在本發明的第七實施例中，鈍化處理執行於閘極G形成之前、閘極G形成之後、或閘極G形成之前與之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖9A係根據本發明的第八實施例之半導體裝置之鈍化處理的示意圖。在本發明的第八實施例中，半導體裝置的製造方法更包括：於阻障層130上形成絕緣層172；於通道層120、阻障層130與絕緣層172上形成源極/汲極金屬160(S/D metal)；於絕緣層172與源極/汲極金屬160上形成絕緣層174；於阻障層130與絕緣層174上形成P型III-V族化合物層140；及於P型III-V族化合物層140上形成閘極金屬(閘極G)。
在本發明的第八實施例中，P型III-V族化合物層140例如為P型導電態之氮化鎵(p-GaN)層，但本發明並不限於此。在本發明的第八實施例中，絕緣層172與絕緣層174之材料可為二氧化矽、氮化矽或是氮氧化矽。在本發明的第八實施例中，源極/汲極金屬160的材料可包含金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、 Ni、Au、Al或其組合)。
在本發明的第八實施例中，鈍化處理執行於源極/汲極金屬160形成之前或是之後，保護層(絕緣層172和/或絕緣層174)覆蓋之前或是之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖9B係根據本發明的第九實施例之半導體裝置之鈍化處理的示意圖。在本發明的第九實施例中，半導體裝置的製造方法更包括：於阻障層130上形成閘極G；於阻障層130與閘極G上形成絕緣層170；及於通道層120上形成源極/汲極金屬160。
在本發明的第九實施例中，閘極G的材料可包括金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)、金屬矽化物(例如WSix)或其他可與III-V族化合物半導體形成蕭特基接觸(Schottky contact)的材料。舉例而言，可利用蝕刻或舉離(Lift Off)方式，形成閘極G。在本發明的第九實施例中，絕緣層170之材料可為二氧化矽、氮化矽或是氮氧化矽。在本發明的第九實施例中，源極/汲極金屬160的材料可包含金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)。
在本發明的第九實施例中，鈍化處理執行於源極/汲極金屬160形成之前或是之後，保護層(絕緣層170)覆 蓋之前或是之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
圖9C係根據本發明的第十實施例之半導體裝置之鈍化處理的示意圖。在本發明的第十實施例中，半導體裝置的製造方法更包括：於阻障層130上形成介電層150；於介電層150上形成閘極G；於介電層150與閘極G上形成絕緣層170；及於通道層120上形成源極/汲極金屬160。
在本發明的第十實施例中，介電層150的材料包括介電材料，並可具有單層或多層結構，介電層150的材料包括氧化鋁(Al2O3)、氮化矽(Si3N4)、氧化矽、氮化鋁(AlN)或其組合，但本發明並不限於此。在本發明的第十實施例中，閘極G的材料可包括金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)、金屬矽化物(例如WSix)或其他可與III-V族化合物半導體形成蕭特基接觸(Schottky contact)的材料。舉例而言，可利用蝕刻或舉離(Lift Off)方式，形成閘極G。在本發明的第十實施例中，絕緣層170之材料可為二氧化矽、氮化矽或是氮氧化矽。在本發明的第十實施例中，源極/汲極金屬160的材料可包含金屬或金屬氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合)。
在本發明的第十實施例中，鈍化處理執行於源極/汲極金屬160形成之前或是之後，保護層(絕緣層170)覆 蓋之前或是之後。具體而言，本發明之鈍化處理可於各層磊晶完後即執行(即針對各層一一執行鈍化處理)，或者是，本發明之鈍化處理也可於所有層皆磊晶完後再執行。
本發明之鈍化處理是針對磊晶過程，與薄膜成膜過程中的缺陷，利用高壓流體經由高壓以及低溫的環境，將晶格、介面、以及材料內的缺陷做鈍化的技術。較佳的鈍化時機是在缺陷產生後緊接著做鈍化處理，可以達到最佳的改善效果。在半導體製程中，磊晶完成後內部會有晶格缺陷，以及緩衝層、通道層、與阻障層之間的介面缺陷，故磊晶後做鈍化處理可以有效修補這些缺陷。另外在後續製程中由於蝕刻與材料層疊間的異質接面產生的缺陷，故必須要磊晶完的後續元件製程，也導入鈍化技術，以修補該缺陷。磊晶完成後與元件製程中的鈍化可以有效降低缺陷密度，提高導通電流與降低漏電流、以及元件可靠性。在本發明的實施例中，在半導體裝置中之通道層120與阻障層130的介面缺陷密度範圍介於1×1011至1×1014cm-2eV-1之間(參閱文獻：Trap states analysis in AlGaN/AlN/GaN and InAlN/AlN/GaN high electron mobility transistors；September 2017；Current Applied Physics 17(12))。
圖10係根據本發明的實施例之未經鈍化處理與經鈍化處理後之半導體裝置的通道介面缺陷密度(Density of interface trap，Dit)的示意圖，其中介面缺陷密度(Dit)的單位為eV-1cm-2，如圖10所示，經鈍化處理後 之半導體裝置的介面缺陷大幅降低，也表示半導體裝置的通道介面懸鍵被大幅度地修補。
圖11係根據本發明的實施例之未經鈍化處理與經鈍化處理後之半導體裝置的汲極電壓與汲極電流的關係示意圖，其中圖11係將半導體裝置的閘極關斷後所測得的汲極電壓(單位為伏特(V))與電流(單位為納安(nA))的關係示意圖，如圖11所示，經鈍化處理後之半導體裝置的元件漏電流(Off-state leakage current)(如線段C2所示)相較於未經鈍化處理後之半導體裝置的元件漏電流(如線段C1所示)下降了約30%至40%，元件漏電流越低表示系統功耗越低，因此經鈍化處理後之半導體裝置可改善系統功耗。
綜合上述，本發明提出一種半導體裝置的製造方法，針對磊晶過程，與薄膜成膜過程中的缺陷，利用高壓流體經由高壓以及低溫的環境，將晶格、介面、以及材料內的缺陷做鈍化的技術。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本發明的態樣。熟習此技藝者應了解到，其可輕易地把本發明當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本發明的精神與範圍，並且他們可以在不脫離本發明精神與範圍的前提下做各種的改變、替換與變動。
S1,S2,S3:步驟

Claims (18)

  1. 一種半導體裝置的製造方法，包括：利用磊晶製程於一基板上依序形成一通道層以及一阻障層以構成一半導體裝置，其中該通道層包括一第一III-V族化合物，其中該阻障層包括一第二III-V族化合物；將該半導體裝置置於一腔體中；及於該腔體內通入一高壓流體以對該半導體裝置內的缺陷執行一鈍化處理，其中該高壓流體摻雜由氮、氧、氟中的至少一者構成的一化合物；其中該腔體內的壓力範圍介於10至300大氣壓之間，其中該腔體內的溫度低於850℃。
  2. 如請求項1所述之半導體裝置的製造方法，更包括：於該阻障層上形成一P型III-V族化合物層；其中該鈍化處理執行於該P型III-V族化合物層形成之前、該P型III-V族化合物層形成之後、或該P型III-V族化合物層形成之前與之後。
  3. 如請求項2所述之半導體裝置的製造方法，更包括：於該P型III-V族化合物層上形成一介電層；其中該鈍化處理執行於該介電層形成之前、該介電層形成之後、或該介電層形成之前與之後。
  4. 如請求項2所述之半導體裝置的製造方法，更包括：於該P型III-V族化合物層上形成一閘極；其中該鈍化處理執行於該閘極形成之前、該閘極形成之後、或該閘極形成之前與之後。
  5. 如請求項1所述之半導體裝置的製造方法，更包括：於該阻障層上形成一閘極；其中該鈍化處理執行於該閘極形成之前、該閘極形成之後、或該閘極形成之前與之後。
  6. 如請求項1所述之半導體裝置的製造方法，更包括：於該阻障層上形成一介電層；其中該鈍化處理執行於該介電層形成之前、該介電層形成之後、或該介電層形成之前與之後。
  7. 如請求項6所述之半導體裝置的製造方法，更包括：於該介電層上形成一閘極；其中該鈍化處理執行於該閘極形成之前、該閘極形成之後、或該閘極形成之前與之後。
  8. 如請求項1所述之半導體裝置的製造方法，更包括：於該阻障層上形成一第一絕緣層；於該通道層、該阻障層與該第一絕緣層上形成一源極/汲極金屬；於該第一絕緣層與該源極/汲極金屬上形成一第二絕緣層；於該阻障層與該第二絕緣層上形成一P型III-V族化合物層；及於該P型III-V族化合物層上形成一閘極金屬；其中該鈍化處理執行於該源極/汲極金屬形成之前、該源極/汲極金屬形成之後、或該源極/汲極金屬形成之前與之後；其中該鈍化處理執行於該第二絕緣層形成之前、該第二絕緣層形成之後、或該第二絕緣層形成之前與之後。
  9. 如請求項5所述之半導體裝置的製造方法，更包括：於該阻障層與該閘極上形成一絕緣層；及於該通道層上形成一源極/汲極金屬；其中該鈍化處理執行於該源極/汲極金屬形成之前、該源極/汲極金屬形成之後、或該源極/汲極金屬形成之前與之後； 其中該鈍化處理執行於該絕緣層形成之前、該絕緣層形成之後、或該絕緣層形成之前與之後。
  10. 如請求項7所述之半導體裝置的製造方法，更包括：於該介電層與該閘極上形成一絕緣層；及於該通道層上形成一源極/汲極金屬；其中該鈍化處理執行於該源極/汲極金屬形成之前、該源極/汲極金屬形成之後、或該源極/汲極金屬形成之前與之後；其中該鈍化處理執行於該絕緣層形成之前、該絕緣層形成之後、或該絕緣層形成之前與之後。
  11. 如請求項1所述之半導體裝置的製造方法，其中該高壓流體所摻雜的該化合物係選自O2、N2、NO、N2O、NO2、NH3、NH4OH、NH4CL、NH4F、NH4I、NH4Br、(NH4)2SO4、NH4HSO4、NH4NO3、H2O、H2O2、D2O、CO(NH2)2、(NH4)2CO3、NH4HCO3、CO2、CO、SO2、NF3、CF4、HF、WF6、SF6、F2、COF2、CLF3、XeF3、MOF6、TeF6、PF3、PF5、AsF3、AsF5、CH3F、CH2F2、CHF3、C2HF5、C2F6、C3F8、C4F6、C4F8、C5HF7、C5F8、SiF4、BF3、GeF4、CCLF3、C2CLF5、CHFCL2所組成之群組中。
  12. 如請求項1所述之半導體裝置的製造方法，其中利用該高壓流體鈍化該半導體裝置內的一材料缺陷，其中該鈍化處理所引入元素在該材料缺陷的一區域材料的元素濃度佔比為10ppb~1%。
  13. 如請求項1所述之半導體裝置的製造方法，其中利用該高壓流體鈍化該半導體裝置內的一材料缺陷，其中該鈍化處理所引入元素在該半導體材料中濃度為1.0×1015atom/cm3~1.0×1021atom/cm3之間。
  14. 如請求項1所述之半導體裝置的製造方法，其中該腔體內的壓力範圍介於50至250大氣壓之間，其中該腔體內的溫度範圍介於100至600℃之間。
  15. 如請求項1所述之半導體裝置的製造方法，其中該高壓流體對該半導體裝置的該鈍化處理為非等向性。
  16. 如請求項1所述之半導體裝置的製造方法，其中該第一III-V族化合物為氮化鎵(GaN)，其中該第二III-V族化合物為氮化鋁鎵(AlGaN)。
  17. 如請求項2所述之半導體裝置的製造方法，其中該P型III-V族化合物層為P型氮化鎵(p-GaN)層。
  18. 如請求項1所述之半導體裝置的製造方法，其中該半導體裝置內的缺陷包含以下至少一者：該通道層與該阻障層之間的介面缺陷、晶格缺陷、由於蝕刻與材料層疊間的異質接面產生的缺陷。
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