KR102457269B1 - 전면형 이미지 센서 및 그 센서를 제조하는 방법 - Google Patents

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Abstract

본 발명은 전면형 이미지 센서(front-side type image sensor)에 관한 것으로, 상기 센서는 : P-형 도핑 반도체 지지 기판(1), 전기 절연층(2) 및 활성층으로 불리는 반도체 층(3)을 연속적으로 포함하는 기판; 및 상기 기판의 활성층 내의 포토다이오들의 매트릭스 어레이를 포함하며, 상기 기판은, 상기 지지 기판(1) 및 상기 전기 절연층(2) 사이에서, P+형 도핑된 반도체 에피택셜 층(4)을 포함하는 것을 특징으로 한다.
본 발명은 또한 상기 센서를 제조하는 방법에 관한 것이다.

Description

전면형 이미지 센서 및 그 센서를 제조하는 방법
본 발명은 "전면(front-side)"형 이미지 센서용 기판, 그러한 기판을 포함하는 이미지 센서, 그리고 그러한 기판을 제조하는 방법에 관한 것이다.
문서 US 2016/0118431은 "전면"형 이미지 센서("전면 이미저(front-side imager)"라고도 함)를 기술한다.
도 1에 도시된 바와 같이, 상기 센서는 절연 기판상의 반도체(Semiconductor-On-Insulator; SOI) 유형 기판을 포함하며, 상기 SOI 유형 기판은 그것의 후면으로부터 전면으로, P+로 도핑된 실리콘의 지지 기판(1), 실리콘 산화물의 층(2), 그리고 P- 도핑된 실리콘의 활성층으로 불리는 층(3)을 포함하며, 각각 픽셀을 정의하는 포토다이오드들의 매트릭스 어레이가 정의된다.
통상적으로, P- 도핑은 1014 at/cm3 내지 수 1015 at/cm3 정도의 P형 도펀트(예를 들어, 붕소)의 농도에 대응한다.
P+ 도핑은 수 1015 at/cm3 내지 1019 at/cm3 정도의 P형 도펀트의 농도에 대응한다.
P+ 형으로 도핑된 지지 기판의 선택은 지지 기판으로부터 활성층으로의 전자의 이동을 최소화하는 것을 목표로 하는데, 이는 빛이 없는 경우에도 포토다이오드에서 캐리어의 발생에 대응하는 암전류를 발생시키기 쉽다. 한편, 지지 기판은 활성층보다 낮은 전압으로 바이어스되어, 활성층(3)과 실리콘 산화물의 층(2) 사이의 계면에서 활성층의 다수 캐리어의 축적을 야기할 수 있다. 실리콘 산화물의 층(2)은 전자들이 지지 기판으로부터 활성층으로 통과하는 것을 방지하기 위해, 활성층(3)을 기판(1)으로부터 전기적으로 절연시키는 것을 목적으로 한다.
그러나, SOI 기판들의 산업 제조 라인 상의 P+ 도핑된 기판의 구현이 중요하다.
실제로, 일부 제조 스테이션들에서는, 예를 들어 세정 또는 열처리 단계들 동안, 지지 기판으로부터의 붕소 확산 및 제조 라인의 환경으로의 비산(scattering)이 관찰된다.
그러나, 제조 라인은 일반적으로 단일 유형의 SOI 기판들에 전용되지 않으며, 특히 거의 또는 전혀 도핑되지 않은 기판들을 처리할 수 있다. 그러나, 환경으로 확산된 붕소는 상기 기판들을 오염시키고, 그리고 이러한 확산은 그것들의 도핑 레벨의 정확한 제어를 허용하지 않으며, 이는 그것들의 전기적 특성들을 변경시킬 수 있다.
본 발명의 목적 중 하나는 상술한 문제를 극복하고, 그리고 상기 기판의 제조 라인 상에 오염 문제를 발생시키지 않으면서 암전류를 최소화할 수 있는, 기판을 포함하는 "전면"형 이미지 센서를 제공하는 것이다.
이를 위해, 본 발명은 전면형 이미지 센서(front-side type image sensor)로서, 상기 센서는 :
P-형 도핑된 반도체 지지 기판, 전기 절연층 및 활성층으로 불리는 반도체 층을 연속적으로 포함하는 기판; 및
상기 기판의 활성층 내의 포토다이오들의 매트릭스 어레이를 포함하며,
상기 기판은, 상기 지지 기판 및 상기 전기 절연층 사이에서, P+형 도핑된 반도체 에피택셜 층을 포함하는 것을 특징으로 하는, 센서를 제공한다.
"전면(front-side)"은 본문에서 광 방사선에 노출되도록 의도된 이미지 센서의 측면을 의미한다.
지지 기판이 상이한 물질들의 스택을 포함하는 경우에, "지지 기판의 물질"은 에피택셜 층을 성장시키는 것이 하부 기판의 격자 파라미터와 동일한 격자 파라미터(또는 충분히 근접한 격자 파라미터)로 수행되도록, 그 전면에 위치한 물질을 의미한다.
일 실시예에 따르면, 상기 에피텍셜 층은 상기 지지 기판과 동일한 반도체 물질로 형성된다.
일 특정 구현예에서, 상기 지지 기판 및 상기 에피텍셜 층은 실리콘으로 이루어진다.
일 실시예에 따르면, 상기 활성층은 실리콘으로 이루어진다.
유리하게는, 상기 전기 절연층의 두께는 10 nm 내지 50 nm이다.
바람직하게는, 상기 에피텍셜 층의 두께는 0.1 μm 내지 3 μm이다.
본 발명의 다른 목적은 전면형 이미지 센서를 제조하는 방법으로서, 상기 방법은 :
- P-형 도핑된 반도체 지지 기판을 제공하는 단계;
- 상기 지지 기판 상에, P+형 도핑된 반도체 층을 에피택셜 성장시키는 단계;
- 반도체 물질의 표면층을 포함하는 도너 기판을 제공하는 단계;
- 반도체 물질의 상기 층에 상기 에피텍셜 층을 결합(bonding)시키는 단계로서, 결합 계면에 전기 절연층이 배치되는, 단계;
- 반도체 활성층을 상기 지지 기판상에 이송시키기 위해 상기 도너 기판을 박막화(thinning)하는 단계; 및
- 상기 기판의 활성층에 포토다이오드들의 매트릭스 어레이를 형성하는 단계를 포함하는, 방법에 관한 것이다.
일 실시예에 따르면, 상기 방법은 상기 표면층의 범위를 정하기 위해(delimiting), 상기 도너 기판에 취화 구역(embrittlement zone)을 형성하는 단계를 포함하며, 상기 도너 기판을 박막화하는 단계는 상기 취화 구역을 따라 분리(detaching)하는 단계를 포함한다.
일 구현예에서, 상기 취화 구역을 형성하는 단계는 상기 도너 기판에 원자종을 주입하는 단계를 포함한다.
일 실시예에 따르면, 상기 방법은 상기 에피텍셜 층 주위에, 도펀트 확산 장벽층을 형성하는 단계를 더 포함한다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면을 참조하여 이하의 상세한 설명을 읽을 때 나타날 것이다.
도 1은 문서 US 2016/0118431에 설명된 전면 이미지 센서용 SOI 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 기판의 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 기판을 제조하는 방법의 상이한 단계들을 도시한다.
도 4는 본 발명의 일 실시예에 따른 기판을 포함하는 "전면"형 이미지 센서의 픽셀의 단면도이다.
도 5는 열처리를 적용하기 전의(곡선 a), 그리고 2회의 통상적인 열처리를 적용한 후의(곡선 b 및 곡선 c), 본 발명의 일 실시예에 따른 기판 내의 붕소 원자 농도의 시뮬레이션을 도시한다.
도면의 가독성을 위해, 상이한 층들은 반드시 일정한 비례로 확대/축소하여 그려진 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 전면 이미지 센서용 기판을 도시한다.
상기 기판은 그것의 후면으로부터 전면으로 연속적으로, P-형 도핑된 반도체 지지 기판(1), P+형 도핑된 반도체 층(4), 전기 절연층(2) 및 활성층으로 불리는 반도체 층(3)을 포함한다.
층(3)은 이미지들이 감지될 수 있게 하는 포토다이오드들(도시되지 않음)의 매트릭스 어레이를 수신하기 위한 것이다. 제한적이지는 않지만 바람직하게는, 상기 층(3)은 실리콘으로 제조될 수 있다. 한편, 상기 층은 약하게 도핑될 수 있다(slightly doped).
상기 지지 기판(1)은 일반적으로 P- 도핑된 단결정 잉곳을 절단하여 획득된다. 유리하게는, 기판(1)은 실리콘으로 제조된다.
P+형 도핑된 반도체 층(4)은 에피택시에 의해 지지 기판(1) 상에 형성된다. 층(4)의 결함을 최소화하기 위해, 층(4)의 격자 파라미터는 지지 기판(1)의 격자 파라미터에 가깝다. 따라서, 유리하게는, 에피택셜 층은 기판(1)과 동일한 물질(예를 들어, 지지 기판(1)이 P- 도핑된 실리콘인 경우 P+ 도핑된 실리콘) 또는 다른 물질(예를 들어, 지지 기판(1)이 P- 도핑된 실리콘인 경우 P+ 도핑된 SiGe)이다. 물론, 이들 예시적인 물질들로 제한되지 않는다.
유리하게는, 에피텍셜 층(4)의 두께는 0.1 μm 내지 3 μm, 바람직하게는 0.1 μm 내지 1 μm이다.
에피텍셜 층(4)과 활성층 사이에 샌드위치된 층(2)은 상기 층들 사이에 전기적 절연을 제공한다.
바람직한 실시예에 따르면, 상기 층(2)은 실리콘 산화물로 제조되지만, 임의의 다른 유전체 물질이 적합할 수 있다.
유리하게는, 전기 절연 층(2)의 두께는 10 nm 내지 50 nm이다. 따라서, 아래에서 볼 수 있듯이, 활성층(3)보다 낮은 전압에서 P+ 도핑된 층을 전기적으로 바이어싱하여, 실리콘 산화물의 층(2)과 활성층(3) 사이의 계면에서의 활성층의 다수 캐리어들의 축적을 유발할 수 있다.
실리콘 산화물의 층의 후방에 위치된 부분이 완전히 P+ 도핑되는 도 1에 도시된 공지된 기판과는 대조적으로, 본 발명은 상이한 도핑 레벨을 갖는 2 개의 층들, 즉 전기 절연 층(2)의 바로 후방에서 제한된 두께를 갖는 P+ 도핑된 층(4), 그리고 상기 층(4)의 후방에서 상기 층(4)보다 실질적으로 두꺼운 지지 기판(1)으로 형성된 구조를 제공한다.
이 2-부분 구조는 서문에서 언급한 기판에서 도핑 종의 확산으로 인한 오염 현상이 회피될 수 있게 하거나, 또는 적어도 최소화되게 할 수 있다.
실제로, P+ 도핑된 물질의 노출된 영역(즉, 기판의 환경과 접촉하는 영역)은 종래 기술의 구성과 관련하여 본 발명의 구성에서 실질적으로 감소된다. 예를 들어 :
- (종래 기술에 따른 기판에 상응하는) 30 cm 직경, 775 μm 두께, 그리고 1 mm 폭의 챔퍼(chamfer)의 P+ 도핑된 지지 기판에 대해, 노출된 영역은 기판의 후면의 영역, 기판의 측면 영역 및 챔퍼 영역의 합과 동일하다. 즉 :
Π * 15ㅂ+ 2 * Π * 15 * 0.0775 + Π *(152 - 14.92)= 724 cm2
- (본 발명의 일 실시예에 상응하는) 1 mm 폭의 챔버를 갖고 30 cm 직경의 P- 도핑된 기판상에 형성된 1 μm 두께의 P+ 도핑된 에피텍셜 층에 대해, 노출된 영역은 상기 층의 측면 및 챔퍼 영역의 합과 동일하다. 즉 :
2 * Π * 15 * 0.0001 + Π *(152 - 14.92)= 9 cm2.
기판이 완전히 원통형이 아니고 주변 챔퍼(peripheral chamfer)를 갖기 때문에, (예를 들어, 아래에 설명된 Smart Cut™ 방법에 의한) 층 이송(layer transfer)에 의한 SOI 기판의 제조는 챔퍼를 제외하고 도너 기판의 층을 리시버 기판의 중심부로 이송하는 것을 초래한다는 것을 상기시킨다. 즉, 리시버 기판은 챔퍼 영역으로 이송된 층으로 덮이지 않는다. 도면을 복잡하게 하지 않게 하기 위해, 도면들에 챔퍼가 도시되지 않았다.
상기 개시된 예에서, P+ 물질의 노출된 영역은 공지된 기판에서보다 본 발명에 따른 기판에서 80 내지 100 배 더 적다.
그 결과, 에피택셜층(4)에 함유된 도핑종들은 벌크 지지 기판보다 훨씬 적은 오염물을 생성하기 쉽다.
도시되지 않은 일 실시예에 따르면, P + 도핑된 에피택셜 층 주위에 장벽층을 형성함으로써 기판의 바깥쪽으로의 도핑종의 확산을 더 제한할 수 있다. 그러한 장벽층은 특히 층(1)과 동일한 물질 또는 도핑없이 층(4)의 격자 파라미터와 동일한 격자 파라미터를 갖는 물질로 형성될 수 있다. 그러나, 이러한 장벽층의 형성은 추가적인 제조 단계(예를 들어, 챔퍼 구역을 포함하거나 포함하지 않는 에지에서의 리소그래피 및 에칭 단계)를 필요로 하여 제조 방법의 시간 및 복잡성을 증가시킨다.
이제, 도 3a 내지 도 3c를 참조하여, 특히 잘 알려진 Smart Cut™ 방법을 사용하여 본 발명에 따른 전면형 이미지 센서용 기판을 제조하는 방법이 설명될 것이다.
도 3a를 참조하면, P+ 도핑된 지지 기판(1)이 제공되며, P+ 도핑된 층(4)은 원하는 두께가 달성될 때까지 에피택셜 성장된다. 이에 따라, 활성층을 이송하기 위해 수용 구조가 형성된다. 층(4)의 두께는 그것의 도핑 레벨에 의존한다 : 도핑 레벨이 높을수록(최대 1019 at/cm3), 도핑종의 기판으로의 너무 강한 보급(dissemination)을 피하기 위해 이 층의 두께가 더 적게 유지되어야 한다. 앞서 언급된 장벽층은 고려된 도핑 레벨뿐만 아니라 후속적으로 고려되는 열 처리에 따라 층(4)의 미리 결정된 두께를 유지하는데 기여할 수 있다.
한편, 도 3b를 참조하면, SOI 기판의 활성층(3)을 형성하기 위한 반도체 물질의 표면층(31)을 포함하는 도너 기판(30)이 제공된다. 유리하게는 표면층은 취화 구역(embrittlement zone)(32)에 의해 경계가 정해진다. 일 실시예에 따르면, 취화 구역(32)은 예를 들어 수소 및/또는 헬륨과 같은 원자종을 주입함으로써 형성된다. 대안적으로, 취화 구역은 다공성 영역일 수 있다.
유리하게는, 도너 기판의 표면층(31)은 SOI 기판의 매립된 절연층(2)을 형성하기 위한 전기 절연층을 포함한다. 이 전기 절연층(2)은 층(31)의 물질의 산화물일 수 있다. 옵션으로, 이러한 전기 절연층은 수용 구조물의 에피택셜 층(4) 상에 또는 심지어 도너 기판 및 수용 구조물 상 모두에 존재할 수 있다.
도 3c를 참조하면, 도너 기판은 수용 구조체에 결합되고, 전기 절연층(들)은 결합 계면에 있다.
출원인은 지지 기판 상의 에피택셜 층의 형성이 수용 구조물의 평면성(planarity)의 변형을 유도하기는 하지만, 도너 기판과 수용 구조 사이의 결합 품질은 여전히 양호한 것을 확인하였다.
그 다음, 도너 기판(30)을 박막화(thinning)하여 표면 반도체 층(31)을 지지 기판(1)상에 이송한다. Smart Cut™ 방법에 따르면, 이러한 박막화(thinning)는 취화 구역(32)을 따라 도너 기판(30)을 분리하는 단계를 포함한다. 가능한 마무리 단계들, 예를 들어 어닐링, 연마 및/또는 세정 단계들 후에, 도 2에 도시된 기판이 획득된다.
하나의 대안예(도시되지 않음)에 따르면, 도너 기판은 어떠한 취화 구역도 포함하지 않으며, 그리고 도너 기판 상으로의 표면층의 이송은 결합 계면의 반대면을 통해 도너 기판을 연마함으로써 물질을 제거하여 이루어진다.
그 다음, 포토다이오드의 매트릭스 어레이가 활성층(3)에 형성된다. 이러한 포토다이오드 어레이의 제조 공정은 당업자에게 공지되어 있으므로, 여기서는 더 상세히 설명되지 않을 것이다.
도 4는 본 발명에 따른 전면형 이미지 센서의 일부를 도시한다. 이 도면에는 픽셀에 대응하는 센서의 일부만이 도시되어 있으며, 상기 픽셀은 절연 트렌치(7)에 의해 활성층(3)에 형성된 다른 픽셀들과 전기적으로 절연되어 있다.
활성층(3)의 전면의 표면 아래에는 N- 도핑된 영역(33)이 형성된다. 이 N- 도핑 영역은 P- 도핑된 활성층(3)을 갖는 포토다이오드를 형성한다. 유리하게는, 층(3)의 전면과 영역(33) 사이에 형성된 영역(34)은 계면을 패시베이션(passivation)하기 위해 영역(33)의 도핑 레벨보다 높은 도핑 레벨(N)을 갖는다. 패시베이션 층(6)은 활성층(3)상에 형성되고, 상기 픽셀이 전기적으로 제어될 수 있게 하는 소자들을 캡슐화할 수 있다.
옵션으로, 필터들과 같은 다른 층들은 패시베이션 층(6) 상에 형성될 수 있지만, 이들은 도 4에 나타나지 않는다.
이와 같은 이미지 센서의 구조 및 그 제조 방법은 당업자에게 공지되어 있으므로, 상세한 설명은 생략될 것이다.
전기 절연 층(2)이 충분히 얇을 때(10 nm 내지 50 nm 정도), 층들(3 및 4)에 의해 형성된 커패시터의 유전체 요소의 역할을 한다. 이미지 센서를 작동시키면, 활성층(3)은 일반적으로 그라운드에 대응하는 전압으로 바이어스된다. 유리하게는, P+ 도핑된 에피택셜 층은 활성층(3)의 전압보다 낮은 전압(V4)으로 바이어스될 수 있으며, 따라서, V4는 음수이다. 문서 US 2016/0118431에서 설명된 원리와 동일한 원리에 따라, 음의 전압(V4)의 인가는 전기 절연층(2)과 활성층(3) 사이의 계면에서, 층(3)의 다수 캐리어들(홀들)의 축적을 유도한다. 이러한 전하 축적은 전기 절연층(2)과의 계면에서 층(3)에 양의 전압(V3)을 생성한다. 따라서, 커패시터는 전압차(V3-V4)를 받는다. 인가되는 전압(V4)은 전기 절연층(2)의 두께에 의존한다.
도 5는 열처리를 적용하기 전의(곡선 a), 그리고 하나의 이미지 센서의 제조 범위 내에서 2회의 통상적인 열처리를 적용한 후의(곡선 b 및 곡선 c), 본 발명의 일 실시예에 따른 기판 내의 붕소 원자 농도의 시뮬레이션을 도시한다.
횡축은 SOI 기판의 깊이(단위 : μm)를 나타내고, 원점은 활성층의 전면에 대응한다(마크 1 내지 4는 도 2 내지 도 3c의 마크에 대응함). 종축은 붕소 원자의 농도(단위 : atoms/cm3)를 나타낸다.
곡선 a는 높은 붕소 농도가 에피택셜 층(4)으로 제한되는 것을 나타내는 크레넬(crenel)의 형상을 갖는다.
곡선 b 및 c는 곡선 a와 동일한 SOI 기판에 대응하지만, 2 회의 상이한 열처리를 적용한 후를 나타내며, 곡선 c의 열처리는 곡선 b의 열처리보다 높은 열 수지를 나타낸다. 이들 두 곡선 모두 층(4)으로부터 하부 지지 기판(1)으로의 붕소 원자의 광 확산(light diffusion)을 나타내지만, 이는 제한적으로 남아있다. 결과적으로, 에피택셜 층의 도핑 레벨 그리고 암전류 감소에 대한 그 효과가 유지된다.
전술한 바와 같은 확산을 피하기 위해 지지 기판(1)과 에피택셜 층(4) 사이에 앞서 언급된 것과 동일한 유형의 추가적인 장벽층이 위치될 수 있다.
다른 실시예는 미리 결정된 도핑 구배를 갖는 에피택셜 층(4)을 포함할 수 있으며, 이 도핑은 전기 절연층(2)과 접촉하여 전방측으로 증가한다. 열처리의 영향 하에서, 이러한 구배를 갖는 층(4) 내부의 확산은 검색된 애플리케이션에 대해 충분한 평균 도핑이 유지되게 한다.

Claims (10)

  1. 전면형 이미지 센서(front-side type image sensor)로서,
    상기 센서는 :
    P-형 도핑된 반도체 지지 기판(1), 전기 절연층(2) 및 활성층으로 불리는 반도체 층(3)을 연속적으로 포함하는 기판; 및
    상기 기판의 활성층(3) 내의 포토다이오들의 매트릭스 어레이를 포함하며,
    상기 기판은, 상기 지지 기판(1) 및 상기 전기 절연층(2) 사이에서, P+형 도핑된 반도체 에피택셜 층(4)을 포함하는 것을 특징으로 하는, 센서.
  2. 청구항 1에 있어서,
    상기 에피텍셜 층(4)은 상기 지지 기판(1)과 동일한 반도체 물질로 형성되는, 센서.
  3. 청구항 2에 있어서,
    상기 지지 기판(1) 및 상기 에피텍셜 층(4)은 실리콘으로 이루어지는, 센서.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 활성층(3)은 실리콘으로 이루어지는, 센서.
  5. 청구항 1에 있어서,
    상기 전기 절연층(2)의 두께는 10 nm 내지 50 nm인, 센서.
  6. 청구항 1에 있어서,
    상기 에피텍셜 층(4)의 두께는 0.1 μm 내지 3 μm인, 센서.
  7. 전면형 이미지 센서를 제조하는 방법으로서,
    상기 방법은 :
    - P-형 도핑된 반도체 지지 기판(1)을 제공하는 단계;
    - 상기 지지 기판(1) 상에, P+형 도핑된 반도체 층(4)을 에피택셜 성장시키는 단계;
    - 반도체 물질의 표면층(31)을 포함하는 도너 기판(30)을 제공하는 단계;
    - 반도체 물질의 상기 표면층(31)에 상기 에피텍셜 층(4)을 결합(bonding)시키는 단계로서, 결합 계면에 전기 절연층(2)이 배치되는, 단계;
    - 반도체 활성층(3)을 상기 지지 기판(1)상에 이송시키기 위해 상기 도너 기판(30)을 박막화(thinning)하는 단계; 및
    - 상기 반도체 활성층(3)에 포토다이오드들의 매트릭스 어레이를 형성하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 표면층(31)의 범위를 정하기 위해(delimiting), 상기 도너 기판(30)에 취화 구역(embrittlement zone)(32)을 형성하는 단계를 포함하며,
    상기 도너 기판(30)을 박막화하는 단계는 상기 취화 구역(32)을 따라 분리(detaching)하는 단계를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 취화 구역(32)을 형성하는 단계는 상기 도너 기판(30)에 원자종을 주입하는 단계를 포함하는, 방법.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 에피텍셜 층(4) 주위에, 도펀트 확산 장벽층을 형성하는 단계를 더 포함하는, 방법.
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