JP2011530826A - 埋め込み接地板を備えた半導体構造体の製造方法 - Google Patents
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Abstract
Description
a)最終基板と称される半導体基板の表面上に、接地板を形成するように周期表の第IIIカラム及び第Vカラムの元素でドープされた半導体層を形成するステップと、
b)次に、少なくとも表面上に半導体膜を含むか、又は半導体材料の、ソース基板と称される半導体基板を、最終基板上に又は最終基板と共に組み合わせるステップであって、接地板層が、最終基板とソース基板との間にあり、組み合わせる前に、少なくとも一つの誘電体層が、最終基板上、接地板上、及び/又はソース基板上に形成されるステップと、
c)次に、ソース基板を部分的に薄くするステップであって、半導体構造体の表面上に、ソース基板の表面上に存在する半導体膜の少なくとも一部を残すステップと、
を、含む。
a)最終基板と称される基板と、
b)周期表の第IIIカラム及び第Vカラムの元素でドープされた半導体層であって、接地板を形成し、基板上に位置し、1018at.cm−3よりも大きな、又は1019at.cm−3又はさらには1020at.cm−3よりも大きなドーパント濃度を有する半導体層と、
c)誘電体材料の少なくとも一つの層であって、接地板が、誘電体層と最終基板との間に備えられ、誘電体層が、表面半導体膜と接地板との間に存在する、層と、
d)誘電体層、接地板及び最終基板上の、半導体材料から形成された膜と、
を含む。
−基板、
−半導体材料の表面層、
−表面膜と最終基板との間の誘電体材料の少なくとも一つの埋め込み層、及び、
−前記誘電体層と基板との間の少なくとも一つの接地板、
を備えた半導体デバイスを得ることが可能となる。
−いわゆる最終基板2及びドナー基板10が、例えば、シリコン若しくはSiC、又は複合材料である半導体材料を多く含むことが可能であり、表面上に、例えば、シリコン又はシリコンカーバイド又はSiGe又はゲルマニウム又はGaN等である、少なくとも一つの薄い半導体層を含むことが可能である。この方法の終了時点で得られた半導体膜が、好ましくは、2nmから100nmの間の厚さeを有し、完全空乏化型(FD)半導体材料から形成された表面膜20を必要とする用途に対しては、有利には、2nmから20nmの間の厚さeを有する。
−誘電体層が、例えば、酸化物(例えば、SiO2)、窒化物(例えば、SixNy)、High−K材料(HfO2、Al2O3、HfSiON等)の中から選択された一つ又は複数の材料で構成される。この誘電体層の全体の厚さが、好ましくは、2nmから150nmの間であり、有利には、2nmから25nmの間である。
−接地板が、好ましくは、5nmから100nmの間の厚さを有し、有利には、5nmから10nmの間の厚さを有する。実際には、寄生容量現象(parasitic capacity phenomena)を制限するために十分に細かく、良好な横方向電導を確保しかつ前記層の外側のドーパントの拡散現象を制限するために十分な厚さとなるように、この層の厚さが選択される。
3 誘電体層
4 接地板
10 ソース基板
11 表面
20 表面膜
21 脆化領域
21’ 表面
Claims (19)
- 絶縁構造体上に半導体を形成する方法であって、
a)最終基板と称される半導体基板(2)の表面上に、接地板を形成するように周期表の第IIIカラム及び第Vカラムの元素でドープされた半導体層(4)を形成するステップと、
b)誘電体層(3)を形成するステップであって、
前記誘電体層(3)を、
−半導体材料から形成された、若しくは半導体材料から形成された表面層を含む、ソース基板と称される第2基板(10)の半導体材料から形成された表面上に、又は
−前記接地板と接触して前記最終基板上に、形成するステップと、
c)次に、前記ソース基板の、前記最終基板(2)上における直接的な接着によって組み合わせるステップであって、前記層(4)が、前記最終基板と前記ソース基板との間に接地板を形成し、前記誘電体層が、前記ソース基板と前記接地板との間にあるステップと、
d)次に、半導体構造体の表面上に、半導体材料から形成される膜(20)を残すように、前記ソース基板を薄くするステップと、
を含むことを特徴とする方法。 - 前記接地板を形成する前に、拡散に対するバリアとして機能する層(5)が、前記基板(2)上に堆積されることを特徴とする請求項1に記載の方法。
- 拡散に対するバリアとして機能する前記層が、例えば、Si99%(C)1%型のシリコンカーバイドから形成されることを特徴とする請求項2に記載の方法。
- 前記誘電体層(3)が、酸化物及び/又は窒化物及び/又はHigh K材料から形成されることを特徴とする請求項1から3のいずれか一項に記載の方法。
- 前記誘電体層(3)が、組み合わされる面の少なくとも一方上における堆積及び/又は反応によって形成されることを特徴とする請求項1から4のいずれか一項に記載の方法。
- 前記最終基板及び/又は前記ソース基板が、シリコン又はシリコンカーバイドSi(1−x)(C)xから形成されることを特徴とする請求項1から5のいずれか一項に記載の方法。
- 前記接地板(4)が、ドープ層を堆積することにより形成されることを特徴とする請求項1から6のいずれか一項に記載の方法。
- 前記ドープ層(4)が、エピタキシ又はCVD又はMBE又は他の堆積法を使用して体積されることを特徴とする請求項7に記載の方法。
- 前記接地板(4)が、前記最終基板(2)の表面上におけるCVDドーピング又はプラズマドーピング又はイオン注入により形成されることを特徴とする請求項1から6のいずれか一項に記載の方法。
- 前記接地板(4)が、注入前に堆積されかつ注入後に除去される表面層を介してイオン注入することにより形成されることを特徴とする請求項1から6のいずれか一項に記載の方法。
- 前記接地板内のドーピングが、1019at.cm−3又は1020at.cm−3を超えることを特徴とする請求項1から10のいずれか一項に記載の方法。
- 組み合わされる面の少なくとも一方が、接着前に窒化されることを特徴とする請求項1から11のいずれか一項に記載の方法。
- 前記ソース基板(10)が、表面下の局所的なガス種の注入を受け、そこに埋め込み脆化領域(21)を形成し、この操作が、前記誘電体層(3)の形成前又は後に行われることが可能であることを特徴とする請求項1から12のいずれか一項に記載の方法。
- 前記ソース基板(10)内に注入される前記ガス種が、水素であることを特徴とする請求項13に記載の方法。
- 前記埋め込み脆化領域(21)において、基板を破壊する方法により、前記ソース基板(10)を薄くするステップが行われることを特徴とする請求項13又は14のいずれか一項に記載の方法。
- 前記基板を薄くするステップが、ミリング、及び/又は機械的薄化、及び/又は機械的−化学的薄化、及び/又は化学エッチングによって行われることを特徴とする請求項1から12のいずれか一項に記載の方法。
- a)基板(2)、
b)周期表の第IIIカラム及び/又は第Vカラムの元素でドープされた半導体層(4)であって、接地板を形成し、前記基板上に位置する半導体層(4)、
c)接地板層上に配置された誘電体層(3)、
d)半導体材料から形成され、2nmから100nmの間の厚さを有し、前記誘電体層上にある膜(20)、
を備え、
前記誘電体層が、前記膜と前記接地板との間にあることを特徴とする重畳半導体層を備えたデバイス。 - 接地板を形成する前記半導体層(4)が、1019at.cm−3を超える、又は1020at.cm−3を超えるドーパント濃度でドープされていることを特徴とする請求項17に記載のデバイス。
- 例えば、Si99%(C)1%から形成された拡散に対するバリアとして機能する材料の層(5)が、前記接地板(4)と前記基板(2)との間に配置されたことを特徴とする請求項17又は18のいずれか一項に記載のデバイス。
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