KR102435669B1 - 반도체 기판, 및 그 제조 방법 - Google Patents

반도체 기판, 및 그 제조 방법 Download PDF

Info

Publication number
KR102435669B1
KR102435669B1 KR1020207016491A KR20207016491A KR102435669B1 KR 102435669 B1 KR102435669 B1 KR 102435669B1 KR 1020207016491 A KR1020207016491 A KR 1020207016491A KR 20207016491 A KR20207016491 A KR 20207016491A KR 102435669 B1 KR102435669 B1 KR 102435669B1
Authority
KR
South Korea
Prior art keywords
electroless
plating film
plating
semiconductor substrate
film
Prior art date
Application number
KR1020207016491A
Other languages
English (en)
Other versions
KR20200087790A (ko
Inventor
다쿠토 와타나베
가츠유키 츠치다
Original Assignee
제이엑스금속주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이엑스금속주식회사 filed Critical 제이엑스금속주식회사
Publication of KR20200087790A publication Critical patent/KR20200087790A/ko
Application granted granted Critical
Publication of KR102435669B1 publication Critical patent/KR102435669B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1651—Two or more layers only obtained by electroless plating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1635—Composition of the substrate
    • C23C18/1639—Substrates other than metallic, e.g. inorganic or organic or non-conductive
    • C23C18/1642—Substrates other than metallic, e.g. inorganic or organic or non-conductive semiconductor
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1803—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces
    • C23C18/1824—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces by chemical pretreatment
    • C23C18/1837—Multistep pretreatment
    • C23C18/1841—Multistep pretreatment with use of metal first
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1803—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces
    • C23C18/1824—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces by chemical pretreatment
    • C23C18/1837—Multistep pretreatment
    • C23C18/1844—Multistep pretreatment with use of organic or inorganic compounds other than metals, first
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/32—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/32—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron
    • C23C18/34—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron using reducing agents
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/42—Coating with noble metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/42—Coating with noble metals
    • C23C18/44—Coating with noble metals using reducing agents
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/54—Contact plating, i.e. electroless electrochemical plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05576—Plural external layers being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrochemistry (AREA)
  • Chemically Coating (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 실시 형태는, Au 전극 패드를 갖는 반도체 기판에 있어서, 생산성이 우수한 반도체 기판 및 그 제조 방법의 제공을 목적으로 한다. 본 발명의 실시 형태에 관한 반도체 기판은, Au 전극 패드 상에, 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 갖는 반도체 기판이다. 본 발명의 실시 형태에 관한 반도체 기판의 제조 방법은 이하의 (1) 내지 (6)에 기재된 공정에 의해, Au 전극 패드 상에 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 형성하는 반도체 기판의 제조 방법이다. (1) 탈지 공정, (2) 에칭 공정, (3) 프리딥 공정, (4) Pd 촉매 부여 공정, (5) 무전해 Ni 도금 공정, (6) 무전해 Pd 도금 공정 및 무전해 Au 도금 공정, 또는 무전해 Au 도금 공정

Description

반도체 기판, 및 그 제조 방법
본 발명은, 반도체 기판, 및 그 제조 방법에 관한 것이다.
본 출원은, 2017년 11월 16일자 일본 특허 출원 제2017-221166호 및 2018년 9월 5일자 일본 특허 출원 제2018-166131호에 기초하는 우선권을 주장하고, 상기 일본 출원에 기재된 모든 기재 내용을 원용하는 것이다.
근년, 반도체 디바이스의 경박단소화가 진행되는 가운데, IC(Integrated Circuit 집적 회로)와 기판 및 IC끼리를 접합하는 방법으로서 종래의 와이어 본딩으로부터, 플립 칩화가 진행되고 있다.
플립 칩으로 IC와 기판 및 IC끼리를 접합하기 위해서는, IC 상에 형성된 Al, Cu, Au 등의 전극 패드에, UBM(Under Bump Metallurgy 언더 범프 메탈러지)을 증착 혹은 도금으로 형성하고, 그 위에 Sn-Ag, Sn-Ag-Cu 등의 무납 땜납을 인쇄, 볼 탑재 혹은 도금으로 형성한다. 이것을 마찬가지로 형성한 IC 및 기판 상에 가열 접합하는 방법이 사용되고 있다.
Al, Cu, Au 등의 전극 패드 상에 UBM을 형성하는 방법으로서, 최근, 생산성 향상 및 비용 절감의 관점에서, 무전해 Ni 도금이 주목받고 있다.
Al 전극 패드 상에 무전해 Ni 도금 피막을 형성하는 방법으로서는 Zn의 치환 도금을 사용한 징케이트법이, Cu 전극 패드 상에 무전해 Ni 도금 피막을 형성하는 방법으로서는 Pd 촉매법이 널리 사용되고 있다.
그러나, GaAs 기판을 비롯한 화합물 반도체 기판에서는, 전극 패드에 Au가 사용되는 경우가 있다. Au는 화학적으로 안정된 금속이고, 기존의 징케이트법이나 Pd 촉매법을 사용해도 무전해 Ni 도금 피막을 형성하는 것이 곤란했다. 예를 들어, Cu 전극 패드 상에 무전해 Ni 도금 피막을 형성하는 경우는, Cu 상에 실온의 Pd 처리로도 Pd가 석출되고, 그 결과 무전해 Ni 도금에 의해 Ni 피막을 형성할 수 있지만, Au 상에는 실온의 Pd 처리로는 Pd가 석출되기 어려워, 무전해 Ni 도금에 의해 Ni 피막이 형성되지 않는 개소가 생긴다. 그 때문에, Au 전극 패드 상에 Ni를 UBM으로서 도금 형성하는 경우, 오로지 전기 도금이 사용되고 있었다.
전기 도금의 경우, 선택적으로 도금하기 위해서는 포토 프로세스가 필요해지고, 또한 도금되어야 할 Au 전극 패드 각각에 전류를 흘리기 위한 배선이 필요해지는 데다가, 낱장 처리로 되므로, 비용이 늘어나고, 또한 생산성이 낮은 문제가 있었다.
Au 상에 무전해 Ni 도금 피막을 형성하는 시도로서는, 특허문헌 1에, 특정 표면 활성화액에 접촉시킨 후, 무전해 도금용 촉매를 부여하고, 이어서 무전해 Ni 도금을 행하는 방법이 개시되어 있다.
일본 특허 공개 제2007-177268호 공보
본 발명의 실시 형태는, Au 전극 패드를 갖는 반도체 기판에 있어서, 생산성이 우수한 반도체 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은, 예의 연구를 거듭한 결과, Au 전극 패드 상에, 무전해 Ni 도금에 의해 Ni가 안정적으로 석출되고, UBM으로서 사용 가능한 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 갖는 반도체 기판을 얻을 수 있음을 알아내어, 본 발명에 이르렀다.
즉, 본 발명의 실시 형태는 이하의 구성으로 이루어진다.
[1] Au 전극 패드를 갖고, 상기 Au 전극 패드 상에, 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 갖는 반도체 기판.
[2] 상기 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막 및 무전해 Ni 도금 피막/무전해 Au 도금 피막에 있어서,
무전해 Ni 도금 피막의 막 두께가 1.5㎛ 내지 10㎛,
무전해 Au 도금 피막의 막 두께가 0.01㎛ 내지 0.50㎛이고,
상기 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막에 있어서,
무전해 Pd 도금 피막의 막 두께가 0.02㎛ 내지 0.50㎛인
상기 [1]에 기재된 반도체 기판.
[3] 상기 무전해 Ni 도금 피막이 P를 2질량％ 내지 15질량％ 함유하는 상기 [1] 또는 [2]에 기재된 반도체 기판.
[4] 상기 반도체 기판은 패시베이션막을 갖고,
상기 패시베이션막은 상기 Au 전극 패드 상에 형성되어 있고, 또한 상기 Au 전극 패드를 노출하는 개구부를 갖고 있고,
상기 개구부의 Au 전극 패드 상에, 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 갖고,
상기 무전해 Ni 도금 피막이 형성되어 있는 영역에 있어서, 상기 Au 전극 패드가, 1㎚ 이상 에칭되어 있는 상기 [1] 내지 [3] 중 어느 한 항에 기재된 반도체 기판.
[5] 상기 반도체 기판이, 화합물 반도체 기판, 또는 산화물 반도체 기판인 상기 [1] 내지 [4] 중 어느 한 항에 기재된 반도체 기판.
[6] 상기 화합물 반도체 기판의 화합물 반도체가, II-VI족 반도체, III-V족 반도체, III-V족(질화물계) 반도체, IV-VI족 반도체, IV-IV족 반도체, I-III-VI족 반도체 및 II-IV-V족 반도체로부터 선택되는 어느 것인 상기 [5]에 기재된 반도체 기판.
[7] 상기 [1] 내지 [6] 중 어느 한 항에 기재된 반도체 기판의 제조 방법이며, 이하의 (1) 내지 (6)에 기재된 공정에 의해, Au 전극 패드 상에 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 형성하는 반도체 기판의 제조 방법.
(1) 탈지 공정
(2) 에칭 공정
(3) 프리딥 공정
(4) Pd 촉매 부여 공정
(5) 무전해 Ni 도금 공정
(6) 무전해 Pd 도금 공정 및 무전해 Au 도금 공정,
또는, 무전해 Au 도금 공정
[8] 상기 Pd 촉매 부여 공정에 있어서, 처리액을 사용하여, Pd 촉매 부여를 행할 때의 처리액의 온도를 20℃ 내지 90℃로 하는 상기 [7]에 기재된 반도체 기판의 제조 방법.
[9] 상기 에칭 공정에 있어서, Au 전극 패드상의 Au를 깊이 1㎚ 이상 에칭하는 상기 [7] 또는 [8]에 기재된 반도체 기판의 제조 방법.
본 발명의 실시 형태에 따르면, Au 전극 패드를 갖는 반도체 기판에 있어서, 생산성이 우수한 반도체 기판 및 그 제조 방법을 제공할 수 있다.
도 1a는 Au 전극 패드 상에 무전해 Ni 도금을 행한 후에 있어서의, 반도체 기판의 단면의 STEM상(像)의 개략도이다.
도 1b는 도 1a에 있어서의 부분 확대도이고, 에칭 깊이를 도시하는 도면이다.
본 발명의 반도체 기판은, Au 전극 패드를 갖고, 상기 Au 전극 패드 상에 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 갖는다.
또한, 본 발명에 있어서, 「/」라는 기호는, 각 도금 처리 공정에 의해 형성된 복수의 도금 피막의 구조를 의미하고, 전극 패드로부터의 도금의 순번에 의해 각 도금 피막의 표기 순위로 된다.
본 발명의 반도체 기판은, 이하의 (1) 내지 (6)의 공정에 의해, Au 전극 패드 상에 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막, 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 형성함으로써, 제조할 수 있다.
(1) 탈지 공정
(2) 에칭 공정
(3) 프리딥 공정
(4) Pd 촉매 부여 공정
(5) 무전해 Ni 도금 공정
(6) 무전해 Pd 도금 공정 및 무전해 Au 도금 공정,
또는, 무전해 Au 도금 공정
본 발명에 있어서, 반도체 기판은, Au 전극 패드를 갖고 있는 것이면 되고, 예를 들어 화합물 반도체 기판이나 산화물 반도체 기판을 들 수 있다. 또한, 반도체 기판은 적어도 표면이 반도체이면 되고, 예를 들어 이종 기판 상에 형성한 에피택셜막 등을 갖는 것도 포함하는 것으로 한다. 이종 기판으로서는, 사파이어 기판, 스피넬 기판, 페로브스카이트계 이트륨 알루미네이트(YAP) 기판, SiC 기판, Si 기판 등을 들 수 있다.
화합물 반도체 기판의 화합물 반도체로서는, II-VI족 반도체, III-V족 반도체, III-V족(질화물계) 반도체, IV-VI족 반도체, IV-IV족 반도체, I-III-VI족 반도체, II-IV-V족 반도체 등을 들 수 있다.
II-VI족 반도체로서는, CdTe, CdZnTe, ZnTe, ZnO(산화물 반도체로도 분류됨), ZnS, ZnSe, CdS, HgCdTe 등을 들 수 있다.
III-V족 반도체로서는, GaAs, GaP, AlAs, AlSb, InSb, InAs, GaAsP, InGaAs, InGaP, GaInAsP, AlGaP, AlGaAs, InP, InAlAs, AlGaInP 등을 들 수 있다.
III-V족(질화물계) 반도체로서는, GaN, GaInN, AlGaN, AlGaInN, AlN 등을 들 수 있다.
IV-VI족 반도체로서는, SnTe, PbTe 등을 들 수 있다.
IV-IV족 반도체로서는, SiC, SiGe 등을 들 수 있다.
I-III-VI족 반도체로서는, CuGaS2, CuInS2, CuGaxIn1-xSe2 등을 들 수 있다.
II-IV-V족 반도체로서는, ZnSiP2, ZnSnAs2 등을 들 수 있다.
또한, 산화물 반도체 기판의 산화물 반도체로서는, ZnO, Ga2O3, Cu2O 등을 들 수 있다.
본 발명의 반도체 기판은, Au 전극 패드를 갖는다. Au는 화학적으로 안정된 금속이고, 기존의 징케이트법이나 Pd 촉매법을 사용해도 무전해 Ni 도금 피막을 형성하는 것이 곤란했다. Au 상에는 실온의 Pd 촉매 부여에서는 Pd가 석출되기 어렵고, 무전해 Ni 도금에 의해 Ni 피막이 형성되지 않는 개소가 발생하기 때문에, 안정적인 조업을 할 수 없다. 그 때문에, Au 전극 패드 상에 Ni를 UBM으로서 도금 형성하는 경우, 오로지 전기 도금이 사용되고 있었다.
또한, 상기 특허문헌 1에는, Au 상에 무전해 Ni 도금 피막을 형성할 때, 특정한 표면 활성화액을 사용하는 것이 기재되어 있다. 특허문헌 1에 기재된 표면 활성화액은, (i) 착화제, (ii) 구리염 및 은염으로 이루어지는 군에서 선택된 적어도 일종의 성분, 그리고 (iii) 알데히드류를 함유하는 수용액이고, 구리염 또는 은염을 Au 표면에 흡착시키고, 그 후의 Pd 촉매의 부여를 용이하게 하는 것이다. 구리염 또는 은염에 의해 Pd 촉매를 Au 상에 부여할 수 있고, 이에 의해 Ni 도금하는 것이 가능하게 되어 있지만, 활성화액 중의 구리염 또는 은염의 안정성과 Au 표면 상에 대한 흡착은, 상반되는 특성이며, 그 두 특성의 양립은 어려워, 관리하기가 어렵다.
본 발명의 반도체 기판의 제조 방법은, Au 전극 패드 상에 탈지, 에칭을 행한 후에, 프리딥을 행하고, 그 후에 촉매(Pd 촉매)를 부여하고, 이어서 무전해 Ni 도금에 의해 Ni 피막을 형성한다. 즉, 본 발명은, Au 표면을 약간 에칭함으로써, Au 표면의 반응성을 높이고, Au 표면을 활성화하여, Pd 촉매의 부여를 용이하게 하는 것이다. 이 때문에, Au 전극 패드 표면에 구리염이나 은염을 흡착시키지 않아도 Pd 촉매를 부여할 수 있다. 또한, 상기 특허문헌 1에 기재된 표면 활성화액을 사용하는 경우와 같이 구리염이나 은염을 흡착시키기 위한 복잡한 조건 관리를 하지 않아도, Au 전극 패드 상에 무전해 Ni 도금 피막을 형성할 수 있다. 또한, 전기 도금이 아니라, 무전해 도금을 이용할 수 있기 때문에, 비용이 낮고, 또한 생산성이 우수한 반도체 기판의 제조 방법을 제공할 수 있다.
에칭 및 프리딥을 행함으로써, Au 전극 패드 상에, Pd의 피막을 형성할 수 있고, 이어서 무전해 Ni 도금 피막을 형성할 수 있다.
상기 Au 전극 패드로서는, 공지의 방법에 의해 형성된 것이어도 되고, 패드의 두께는 바람직하게는 0.05㎛ 내지 10㎛이다.
상기 탈지 공정, 프리딥 공정, Pd 촉매 부여 공정, 무전해 Ni 도금 공정, 무전해 Pd 도금 공정, 무전해 Au 도금 공정은, Al 전극 패드나 Cu 전극 패드에 무전해 Ni 도금을 행하는 경우와 동일한 시판되고 있는 처리액을 사용할 수 있다. 사용 방법은, Pd 촉매 부여 이외는, 메이커가 권장하는 조건에서 처리하면 된다.
(탈지 공정)
반도체 기판의 Au 전극 패드 상을 청정화하기 위해, 우선, 탈지 처리를 행한다. 탈지 공정에 대해서는, 반도체 기판에 부착되어 있는 오염의 종류, 반도체 기판의 내약품성에 의해, 공지의 약품으로부터 선택할 수 있다. 예를 들어, 알칼리 탈지 등을 들 수 있고, WBD200, WBD400(JX긴조꾸제) 등의 공지의 알칼리 탈지제를 사용할 수 있다.
(에칭 공정)
에칭은, Au를 에칭할 수 있는 시안계 수용액이나 요오드 수용액을 사용할 수 있다. 상기 에칭 공정에 있어서, Au 표면을 활성화하기 위해, Au 전극 패드 상의 Au를 깊이 1㎚ 이상 에칭하는 것이 바람직하고, 1㎚ 이상, 50㎚ 이하가 보다 바람직하다. 에칭하는 깊이가 1㎚ 이상이라면 표면의 활성화가 충분히 얻어진다. 50㎚ 이상이라도 효과는 발휘되지만, 너무 많이 에칭해도 효과가 달라지지는 않는다. 단, Au 전극 패드가 지나치게 에칭되어 소실되지 않도록 농도나 시간을 컨트롤할 필요가 있다. 예를 들어, 시안계 수용액을 사용하는 경우에는, KCN＝5g/L를 사용하여, 30초 정도 처리하면 된다.
에칭의 깊이는, 단면을 STEM 분석함으로써 측정할 수 있다.
Au 전극 패드 상에 무전해 Ni 도금을 행한 후에 있어서의, 반도체 기판의 단면의 STEM상의 개략도를 도 1a에 도시한다. 도 1b는, 도 1a에 있어서의 파선으로 둘러싼 부분의 부분 확대도이고, 에칭 깊이를 도시하는 도면이다.
상기 반도체 기판이, 상기 Au 전극 패드(12)를 노출시키는 개구부를 갖는 패시베이션막(PV막)(11)을 갖는 경우, Au 전극 패드(12)가 노출되지 않은 단부 상에는 패시베이션막(11)이 형성되어 있다. 패시베이션막(11)이 형성되어 있는 부분(Au 전극 패드가 노출되지 않은 부분)은, 에칭 처리를 행해도 에칭되지 않는다. 따라서, 반도체 기판의 단면을 관찰하여, 패시베이션막(11)이 형성되어 있는 부분에 비해, 패시베이션막이 형성되지 않은 부분의 Au 전극 패드(12)가 어느 정도 깎여 있는지를 측정함으로써, Au 에칭양 x를 구할 수 있다. 무전해 Ni 도금 시에 Au가 에칭되는 경우는 없으므로, Au 에칭양은 Ni를 도금하기 전과 후가 동일하다. 따라서, Au 전극 패드(12) 상에 무전해 Ni 도금을 행하고, 무전해 Ni 도금 피막(13)을 형성한 후에 있어서도, 반도체 기판의 단면을 STEM 분석하여 패시베이션막(11)이 형성되어 있는 부분과 형성되지 않은 부분의 Au 전극 패드 표면의 높이를 비교함으로써, Au 에칭양(에칭의 깊이) x를 측정할 수 있다.
또한, Au 에칭양은, 무전해 Au 도금 피막을 형성한 후에 측정해도 된다.
또한, 패시베이션막을 구성하는 재료는 일반적으로 사용되고 있는 것이어도 되고, 실리콘 나이트라이드, 실리콘 옥사이드, 폴리이미드 등을 들 수 있다. 패시베이션막의 막 두께는, 실리콘 나이트라이드나 실리콘 옥사이드의 경우는 1㎛ 이하 정도, 폴리이미드의 경우는 0.5㎛ 내지 15㎛ 정도이면 된다.
또한, 패시베이션막의 형성이나 패시베이션막에 개구부를 형성하여 Au 전극 패드를 노출시키는 방법은, 공지의 방법, 조건에 의해 행하면 된다.
(프리딥 공정)
프리딥은, Pd 촉매 부여 전에, 촉매 부여액과 거의 동일한 산 농도의 수용액에 침지하는 처리이다. 프리딥의 역할은, 친수성을 높여 촉매 부여액 중에 함유되는 Pd 이온에 대한 부착성을 향상시키거나, 촉매 부여액에 대한 수세 물의 유입을 피해 촉매 부여액의 반복 재사용을 가능하게 하는 것이다. 프리딥액은, 염산이나 황산 등의 수용액이고, Pd 촉매 부여액의 산에 따라 다르다. 또한, 프리딥 처리는 실온에서 수십초 내지 수분 침지하면 되고, 프리딥 처리 후에는 수세는 행하지 않는다.
(Pd 촉매 부여 공정)
Pd 촉매 부여의 처리액을 사용하여 Pd의 피막을 형성하는 방법으로서, 에칭 및 프리딥을 행함으로써, Au 전극 패드 상에 Pd의 촉매를 부여하는 것이 가능해진다.
Pd 촉매 부여에 관해서는, 본 발명의 반도체 기판의 제조 방법에서는, Au 전극 패드에 도금 피막을 안정적으로 형성하는 관점에서, 처리 온도를 20℃ 내지 90℃로 하는 것이 바람직하다.
Pd 촉매 부여의 처리액으로서는, 시판되는 것이라면 사용할 수 있지만, 사용 온도(20℃ 내지 90℃)에서 안정적인 것이 바람직하고, Pd원으로서의 Pd염, 염산 혹은 황산, 착화제 등을 함유하는 것이 바람직하다.
Pd염으로서는, 염화팔라듐, 황산팔라듐, 아세트산팔라듐 등을 사용할 수 있다. Pd염의 농도로서는, 처리액 중, Pd 금속으로서 5ppm 내지 200ppm인 것이 바람직하고, 20ppm 내지 100ppm인 것이 보다 바람직하다.
염산 혹은 황산으로서는, 농염산 혹은 농황산으로서 50ml/L 내지 150ml/L 함유하는 것이 바람직하다.
또한, 착화제로서는 염화암모늄, 황산암모늄 등을 사용할 수 있고, 1g/L 내지 10g/L 함유하는 것이 바람직하다.
Pd 촉매 부여를 행할 때의 처리액의 온도는, 20℃ 내지 90℃인 것이 바람직하고, 또한 안정적으로 Pd를 석출시키기 위해서는 처리 시간을 30초 이상으로 하는 것이 바람직하다. 처리 온도가 20℃ 이상이면, 그 위에 형성하는 무전해 Ni 도금이 안정적으로 석출되기 쉬우므로 20℃ 이상으로 하는 것이 바람직하다. 한편, 처리 온도가 90℃ 이하이면, 처리액의 액 분해가 일어나는 경우가 없다. 그 때문에, 처리액의 온도를 20℃ 이상, 90℃ 이하로 행하는 것이 바람직하고, 보다 안정적으로 Pd를 석출시키기 위해서는, 40℃ 내지 90℃의 범위가 보다 바람직하고, 그 중에서도 60℃ 내지 80℃의 범위가 특히 바람직하다. 일반적으로는 실온에서 Pd 촉매 부여가 행해지는 시판되고 있는 처리액을 사용해도 되고, 그 경우에 있어서도, 처리액의 온도는, 사용 온도에서 안정하다면, 40℃ 내지 90℃의 범위가 보다 바람직하고, 60℃ 내지 80℃의 범위가 특히 바람직하다.
또한, 처리 시간이 30초 이상이면, 그 위에 형성하는 무전해 Ni 도금이 안정적으로 석출되기 쉬우므로 30초 이상으로 하는 것이 바람직하다. 생산 효율을 생각하면 처리 시간의 상한을 1800초로 하는 것이 바람직하다.
처리 방법으로서는, Au 전극 패드가, 20℃ 내지 90℃인 처리액에 30초 이상 접촉하고 있는 것이 바람직하고, 예를 들어 Au 전극 패드를 상기 처리액에 침지하는 것이 바람직하고, 상기 처리액을 무전해 Pd 도금액으로서 사용한 무전해 도금법이 바람직하다.
이 조건의 범위에서는 Au 전극 패드 상에 도달한 Pd는, STEM 단면 관찰로는 검출할 수 없는 정도였지만, 이어서 무전해 Ni 도금에 의해 Ni 피막이 형성되어, 충분한 효과가 얻어진다.
(무전해 Ni 도금 공정)
본 발명의 반도체 기판의 제조 방법은, 상기 Pd 촉매 부여 공정 후에, 무전해 Ni 도금 공정을 갖는다.
본 발명에 사용할 수 있는 무전해 Ni 도금은 특별히 한정되는 것은 아니지만, Ni-P, Ni-P-B, Ni-B 도금이 자주 사용된다.
무전해 Ni 도금은, 무전해 Ni-P 도금, 무전해 Ni-P-B 도금인 것이 바람직하고, 무전해 Ni-P 도금인 것이 보다 바람직하다. 얻어지는 Ni 도금 피막은, P를 15질량％ 이하 함유하는 것이 바람직하고, 2질량％ 내지 15질량％ 함유하는 것이 보다 바람직하다.
P가 15질량％ 이하이면 Pd 도금이나 Au 도금이 석출되기 쉬워진다.
Ni 도금 피막에 있어서의 P 농도, 각 도금 피막의 두께는, 시료의 단면의 STEM상의 에너지 분산형 X선 분광법(EDX)에 의한 원소 분석에 의해 구할 수 있다.
무전해 Pd 도금 공정 및 무전해 Au 도금 공정, 또는 무전해 Au 도금 공정)
본 발명의 반도체 기판은, Au 전극 패드 상에 무전해 Ni 도금 피막/무전해 Pd 도금 피막/무전해 Au 도금 피막 또는 무전해 Ni 도금 피막/무전해 Au 도금 피막을 갖는다.
상기 무전해 Au 도금 피막의 형성은, 무전해 치환 Au 도금/무전해 환원 Au 도금의 2단으로 해도 된다.
상기 무전해 Au 도금, 무전해 Pd 도금에 사용하는 도금액, 도금 방법으로서는, 반도체 기판의 UBM 형성용으로 사용되고 있는 공지의 도금액, 도금 방법을 사용할 수 있다.
무전해 Au 도금액으로서는, 치환 Au 도금액과 환원 Au 도금액이 있다. 치환 Au 도금액으로서는, 예를 들어 JX 긴조꾸제 FA-210, FA-500, FA-501, CF-500, CF-500-SS 등을 들 수 있다. 이 중에서, FA-210은 Ni/Pd/Au 사양의 치환 Au 도금액이다. 한편, FA-500, FA-501, CF-500, CF-500-SS는 Ni/Au 사양의 치환 Au 도금액이다. 환원 Au 도금액은, 예를 들어 JX 긴조꾸제 RAP-13을 사용할 수 있다.
또한, 무전해 Pd 도금액으로서는, 예를 들어 JX 긴조꾸제 CA-400 등을 들 수 있고, 바람직하게 사용할 수 있다.
각 도금의 막 두께는, 반도체 기판의 용도나 요구 특성에 따라 달라지지만, 무전해 Ni 도금 피막의 막 두께는, 땜납 접합 시에는, 땜납의 확산 방지의 관점에서 1㎛ 내지 15㎛인 것이 바람직하고, 보다 바람직하게는 1.5㎛ 내지 10㎛이다. 또한, 무전해 Au 도금 피막의 막 두께는, 땜납 접합에서는 습윤성의 관점에서 Ni/Pd/Au 사양 및 Ni/Au 사양에 있어서, 0.01㎛ 이상이 바람직하고, 양쪽의 사양에서의 바람직한 막 두께 범위는, 0.01㎛ 내지 0.50㎛이다. 또한, Ni 확산 방지의 관점에서 무전해 Pd 도금 피막을 개재시켜 Ni/Pd/Au로 하는 경우에는, 무전해 Pd 도금 피막의 막 두께는 0.02㎛ 이상이 필요하고, 바람직하게는 0.02㎛ 내지 0.50㎛이다.
Au 막 두께에 관해서는, 치환 Au 도금에서는 막 두께에 제한이 생긴다. Ni/Pd/Au 사양의 경우는, 0.03㎛, Ni/Au 사양의 경우는, 0.05㎛에서 성막이 거의 멈추므로, 그 이상의 막 두께가 필요한 경우는 환원 Au 도금을 행하여 후막화한다.
상기 도금 피막의 막 두께 측정은, 전극 패드 중앙 부근의, 도금 피막의 표면·계면이 전극 패드와 평행한 면으로 되는 부분의 막 두께를 측정했다.
본 발명에 의해 Au 전극 패드 상에 형성한 무전해 Ni 도금은, 땜납 범프가 Au 전극으로 확산되는 것을 방지하는 UBM으로서 적합하게 사용할 수 있다. 본 발명에서 얻어지는 UBM을 사용함으로써, 비용을 억제하고, 또한 생산성이 우수한 반도체 기판의 제조가 가능해진다.
본 발명은 각 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구체화할 수 있다. 또한, 각 실시 형태에 개시되어 있는 복수의 구성 요소의 적당한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들어, 실시 형태에 나타나는 전체 구성 요소로부터 몇 가지의 구성 요소를 삭제해도 된다. 또 다른 실시 형태의 구성 요소를 적절히 조합해도 된다.
실시예
이하에 본 발명의 구체예를 나타내지만, 이들 실시예는 본 발명 및 그 이점을 더 잘 이해시키기 위해 설명하는 것이고, 발명이 한정되는 것을 의도하는 것은 아니다.
[실시예 1] 내지 [실시예 11], [비교예 1], [비교예 2]
이하의 전극 패드 및 패시베이션막을 갖는 GaAs 웨이퍼를 사용하여, 하기 표 1에 기재된 프로세스 및 조건에 의해 무전해 도금을 실시하여, 반도체 기판을 얻었다.
GaAs 웨이퍼
· 전극: Au 전극 패드, 막 두께 1㎛, 패드 개구 직경 80㎛ 원형
· 패시베이션막: SiN, 0.5㎛ 두께＋폴리이미드, 3㎛ 두께
표 1에 있어서, 「○」는, 그 처리를 행한 것을 나타낸다.
또한, 비교예 2는, 일반적인 Al 패드에서 사용되고 있는 징케이트 프로세스의 전처리에서, 탈지, 에칭을 행한 후, 프리딥, Pd 촉매 부여 대신에, 산 침지, 1차 징케이트 처리, 산 침지, 2차 징케이트 처리를 행하고, 이어서 무전해 Ni 도금을 행한 것이다. 산 침지는 30％ 질산을 사용하고, 1차 징케이트 처리 및 2차 징케이트 처리는, 표 1에 기재된 조건에서 행하였다.
얻어진 무전해 도금의 Au 전극 패드 상으로의 석출성을 확인하기 위해, 도금 후의 외관의 현미경 관찰과, 단면 SEM으로부터 도금 피막의 상태의 관찰을 행하여, 도금 피막의 막 두께를 측정했다. 그 결과를 표 1에 병기한다.
도금 후의 단면 STEM 관찰에 의해 Au 에칭양을 구했다. 상기 Au 전극 패드 및 패시베이션막을 갖는 GaAs 웨이퍼는, Au 전극 패드를 형성한 기판의 상면에 패시베이션막을 형성한 후, 패시베이션막에, 상기 Au 전극 패드를 노출시키는 개구부(직경 80㎛)를 형성한 것이고, Au 전극 패드가 노출되지 않은 단부 상에는 패시베이션막이 형성되어 있다. GaAs 웨이퍼의 패시베이션막이 형성된 부분(개구 되지 않은 부분)은, 에칭 후에 있어서도 Au가 에칭되지 않는다. 따라서, Au 전극 패드의 단부의 단면을 관찰하여, 패시베이션막이 형성되어 있던 부분(개구되지 않은 부분)에 대하여, 패시베이션막이 형성되지 않은 부분(패드 개구되어 있는 부분)의 Au가 얼마나 깎였는지를 측정함으로써, Au 에칭양을 구했다.
또한, EDX 분석에 의해 Ni 피막 중의 P 농도를 측정했다.
그 결과를 표 1에 병기한다.
도금이 양호하게 석출된 것에 대해서는, 땜납 특성 평가를 실시했다. Sn-3％ Ag-0.5％ Cu 땜납 볼(150㎛ 직경)을 탑재하고, 하기의 조건에서 리플로우(1회 및 5회)로 땜납 범프를 형성한 후, 단면 SEM 관찰을 행하여, Ni 도금 피막과, Ni와 땜납의 금속간 화합물을 분별함으로써, 땜납이 Au 전극 패드에 확산되지 않았는지 확인(Ni가 배리어층으로서 기능하고 있는지 확인)했다.
또한, 땜납 전단 시험을 실시하여, 파괴 계면으로부터 도금의 밀착성을 평가했다.
땜납 특성의 결과는, 리플로우 1회뿐인 경우와 5회인 경우 모두 동일한 결과로 되었다.
리플로우 가열 조건
온도: 피크 톱 265℃, 260℃ 이상에서 40초 가열
분위기: 질소 분위기(산소 농도: 600ppm 내지 800ppm)
사용 땜납 볼: Sn-3％ Ag-0.5％ Cu(150㎛ 직경)
땜납 전단 시험 조건
땜납 전단 속도: 100㎛/sec
땜납 전단 높이: 도금/땜납 접합면으로부터 10㎛
표 1에 나타내는 바와 같이, 실시예 1 내지 11에서는 무전해 도금이 양호하게 석출되고, 땜납 전단 시험에 의한 파괴 계면은 모두 땜납면이고, 도금/땜납 계면의 밀착성도 양호해, UBM으로서 충분히 사용할 수 있는 것이었다.
[표 1-1]
Figure 112020059065304-pct00001
[표 1-2]
Figure 112020059065304-pct00002
[실시예 12] 내지 [실시예 22], [비교예 3], [비교예 4]
실시예 1 내지 실시예 11, 비교예 1 및 비교예 2에 있어서, 상기 GaAs 웨이퍼 대신에, 이하의 전극 패드 및 패시베이션막을 갖는 SiC 웨이퍼를 사용한 것 이외는 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 마찬가지로 하여, 실시예 12 내지 실시예 22, 비교예 3 및 비교예 4의 반도체 기판을 얻고, 실시예 1과 마찬가지로 평가했다. 그 결과, 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 동일한 평가 결과가 얻어졌다.
SiC 웨이퍼
· 전극: Au 전극 패드, 막 두께 1㎛,
패드 개구 1200㎛×800㎛ 직사각형
· 패시베이션막: SiN, 1.0㎛ 두께＋폴리이미드, 5㎛ 두께
[실시예 23] 내지 [실시예 33], [비교예 5], [비교예 6]
실시예 1 내지 실시예 11, 비교예 1 및 비교예 2에 있어서, 상기 GaAs 웨이퍼 대신에, 이하의 전극 패드 및 패시베이션막을 갖는 Si 기판 상에 GaN의 에피택셜막을 형성한 에피택셜 웨이퍼를 사용한 것 이외는 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 마찬가지로 하여, 실시예 23 내지 실시예 33, 비교예 5 및 비교예 6의 반도체 기판을 얻고, 실시예 1과 마찬가지로 평가했다. 그 결과, 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 동일한 평가 결과가 얻어졌다.
Si 기판 상에 GaN 에피택셜막을 형성한 에피택셜 웨이퍼
· 전극: Au 전극 패드, 막 두께 1.5㎛,
패드 개구 900㎛×600㎛ 직사각형
· 패시베이션막: SiN, 1.0㎛ 두께＋폴리이미드, 5㎛ 두께
[실시예 34] 내지 [실시예 44], [비교예 7], [비교예 8]
실시예 1 내지 실시예 11, 비교예 1 및 비교예 2에 있어서, 상기 GaAs 웨이퍼 대신에, 이하의 전극 패드 및 패시베이션막을 갖는, 사파이어 기판 상에 GaN의 에피택셜막을 형성한 에피택셜 웨이퍼를 사용한 것 이외는 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 마찬가지로 하여, 실시예 34 내지 실시예 44, 비교예 7 및 비교예 8의 반도체 기판을 얻고, 실시예 1과 마찬가지로 평가했다. 그 결과, 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 동일한 평가 결과가 얻어졌다.
사파이어 기판 상에 GaN 에피택셜막을 형성한 에피택셜 웨이퍼
· 전극: Au 전극 패드, 막 두께 0.5㎛,
패드 개구 60㎛×60㎛ 정사각형
· 패시베이션막: SiN, 0.5㎛ 두께
[실시예 45] 내지 [실시예 55], [비교예 9], [비교예 10]
실시예 1 내지 실시예 11, 비교예 1 및 비교예 2에 있어서, 상기 GaAs 웨이퍼 대신에, 이하의 전극 패드 및 패시베이션막을 갖는 CdTe 웨이퍼를 사용한 것 이외는 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 마찬가지로 하여, 실시예 45 내지 실시예 55, 비교예 9 및 비교예 10의 반도체 기판을 얻고, 실시예 1과 마찬가지로 평가했다. 그 결과, 실시예 1 내지 실시예 11, 비교예 1 및 비교예 2와 동일한 평가 결과가 얻어졌다.
CdTe 웨이퍼
· 전극: Au 전극 패드, 막 두께 0.1㎛,
패드 개구 직경 150㎛ 원형
· 패시베이션막: 포지티브형 포토레지스트 3㎛ 두께
11: 패시베이션막
12: Au 전극 패드
13: 무전해 Ni 도금 피막
x: Au 에칭양

Claims (9)

  1. Au 전극 패드를 갖고, 상기 Au 전극 패드 상에, 무전해 Ni 도금 피막, 무전해 Pd 도금 피막 및 무전해 Au 도금 피막을 이 순서로 갖거나, 또는 무전해 Ni 도금 피막 및 무전해 Au 도금 피막을 이 순서로 갖고,
    상기 무전해 Ni 도금 피막이 형성되어 있는 영역에 있어서, 상기 Au 전극 패드가 1㎚ 이상 에칭되어 있는, 반도체 기판.
  2. 제1항에 있어서, 상기 무전해 Ni 도금 피막, 상기 무전해 Pd 도금 피막 및 상기 무전해 Au 도금 피막이 이 순서로 형성된 도금 피막, 및 상기 무전해 Ni 도금 피막 및 상기 무전해 Au 도금 피막이 이 순서로 형성된 도금 피막에 있어서,
    상기 무전해 Ni 도금 피막의 막 두께가 1.5㎛ 내지 10㎛,
    상기 무전해 Au 도금 피막의 막 두께가 0.01㎛ 내지 0.50㎛이고,
    상기 무전해 Ni 도금 피막, 상기 무전해 Pd 도금 피막 및 상기 무전해 Au 도금 피막이 이 순서로 형성된 도금 피막에 있어서,
    상기 무전해 Pd 도금 피막의 막 두께가 0.02㎛ 내지 0.50㎛인,
    반도체 기판.
  3. 제1항 또는 제2항에 있어서, 상기 무전해 Ni 도금 피막이 P를 2질량％ 내지 15질량％ 함유하는, 반도체 기판.
  4. 제1항 또는 제2항에 있어서, 상기 반도체 기판은 패시베이션막을 갖고,
    상기 패시베이션막은 상기 Au 전극 패드 상에 형성되어 있고, 또한 상기 Au 전극 패드를 노출시키는 개구부를 갖고 있고,
    상기 개구부의 Au 전극 패드 상에, 무전해 Ni 도금 피막, 무전해 Pd 도금 피막 및 무전해 Au 도금 피막을 이 순서로 갖거나, 또는 무전해 Ni 도금 피막, 무전해 Au 도금 피막을 이 순서로 갖는, 반도체 기판.
  5. 제1항 또는 제2항에 있어서, 상기 반도체 기판이, 화합물 반도체 기판, 또는 산화물 반도체 기판인, 반도체 기판.
  6. 제5항에 있어서, 상기 화합물 반도체 기판의 화합물 반도체가, II-VI족 반도체, III-V족 반도체, III-V족(질화물계) 반도체, IV-VI족 반도체, IV-IV족 반도체, I-III-VI족 반도체 및 II-IV-V족 반도체로부터 선택되는 어느 것인, 반도체 기판.
  7. 제1항 또는 제2항에 기재된 반도체 기판의 제조 방법이며, 이하의 (1) 내지 (6)에 기재된 공정에 의해, Au 전극 패드 상에, 무전해 Ni 도금 피막, 무전해 Pd 도금 피막 및 무전해 Au 도금 피막을 이 순서로 형성하거나, 또는 무전해 Ni 도금 피막 및 무전해 Au 도금 피막을 이 순서로 형성하는, 반도체 기판의 제조 방법.
    (1) 탈지 공정
    (2) Au 전극 패드 상의 Au를 깊이 1㎚ 이상 에칭하는 에칭 공정
    (3) 하기 (4)에 있어서 사용하는 Pd 촉매 부여액과 동일한 산 농도의 수용액에 침지하는 공정
    (4) Pd 촉매 부여 공정
    (5) 무전해 Ni 도금 공정
    (6) 무전해 Pd 도금 공정 및 무전해 Au 도금 공정,
    또는, 무전해 Au 도금 공정
  8. 제7항에 있어서, 상기 Pd 촉매 부여 공정에 있어서, 처리액을 사용하여, Pd 촉매 부여를 행할 때의 처리액의 온도를 20℃ 내지 90℃로 하는, 반도체 기판의 제조 방법.
  9. 삭제
KR1020207016491A 2017-11-16 2018-10-25 반도체 기판, 및 그 제조 방법 KR102435669B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2017-221166 2017-11-16
JP2017221166 2017-11-16
JP2018166131 2018-09-05
JPJP-P-2018-166131 2018-09-05
PCT/JP2018/039741 WO2019097979A1 (ja) 2017-11-16 2018-10-25 半導体基板、及びその製造方法

Publications (2)

Publication Number Publication Date
KR20200087790A KR20200087790A (ko) 2020-07-21
KR102435669B1 true KR102435669B1 (ko) 2022-08-25

Family

ID=66540185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207016491A KR102435669B1 (ko) 2017-11-16 2018-10-25 반도체 기판, 및 그 제조 방법

Country Status (5)

Country Link
EP (1) EP3712298A4 (ko)
KR (1) KR102435669B1 (ko)
CN (1) CN111315918B (ko)
TW (1) TWI679302B (ko)
WO (1) WO2019097979A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7441263B2 (ja) * 2021-05-27 2024-02-29 上村工業株式会社 無電解Ｃｏ－Ｗめっき皮膜、および無電解Ｃｏ－Ｗめっき液

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013194291A (ja) * 2012-03-21 2013-09-30 Mitsubishi Electric Corp 半導体装置およびその半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7413974B2 (en) * 2005-08-04 2008-08-19 Texas Instruments Incorporated Copper-metallized integrated circuits having electroless thick copper bond pads
JP2007177268A (ja) 2005-12-27 2007-07-12 Okuno Chem Ind Co Ltd 無電解ニッケルめっき用貴金属表面活性化液
CN101383335B (zh) * 2007-09-04 2010-06-23 全懋精密科技股份有限公司 半导体封装基板及其制作方法
JP2009263700A (ja) * 2008-04-23 2009-11-12 Bridgestone Corp 無電解めっき前処理剤、光透過性電磁波シールド材の製造方法、光透過性電磁波シールド材
CN101304076B (zh) * 2008-06-23 2010-09-01 中国科学院长春应用化学研究所 一种有机发光显示器件阴极隔离柱的加工方法
CN101634021B (zh) * 2008-07-24 2012-11-07 罗门哈斯电子材料有限公司 无电镀金液
TW201011878A (en) * 2008-09-03 2010-03-16 Phoenix Prec Technology Corp Package structure having substrate and fabrication thereof
JP2011003858A (ja) * 2009-06-22 2011-01-06 Seiko Epson Corp 半導体装置の製造方法
CN101950745A (zh) * 2009-07-10 2011-01-19 南茂科技股份有限公司 半导体封装结构及其制造方法
JP2011026680A (ja) * 2009-07-28 2011-02-10 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置の製造装置
TWI540015B (zh) * 2012-03-28 2016-07-01 Senju Metal Industry Co Lead free solder ball
EP2740818B1 (en) * 2012-12-05 2016-03-30 ATOTECH Deutschland GmbH Method for manufacture of wire bondable and solderable surfaces on noble metal electrodes
JP6232249B2 (ja) * 2013-02-27 2017-11-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP6316960B2 (ja) * 2014-07-03 2018-04-25 Ｊｘ金属株式会社 放射線検出器用ｕｂｍ電極構造体、放射線検出器及びその製造方法
CN105543818B (zh) * 2015-12-29 2017-12-26 潍坊学院 一种优化化学镍钯金镀层的方法及设备
JP6202505B1 (ja) 2016-06-17 2017-09-27 株式会社アイカムス・ラボ 細胞培養装置
JP2018166131A (ja) 2018-08-06 2018-10-25 京セラ株式会社 セルスタック装置、モジュールおよびモジュール収容装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013194291A (ja) * 2012-03-21 2013-09-30 Mitsubishi Electric Corp 半導体装置およびその半導体装置の製造方法

Also Published As

Publication number Publication date
EP3712298A1 (en) 2020-09-23
KR20200087790A (ko) 2020-07-21
CN111315918B (zh) 2022-07-08
EP3712298A4 (en) 2021-08-11
CN111315918A (zh) 2020-06-19
TW201928113A (zh) 2019-07-16
TWI679302B (zh) 2019-12-11
WO2019097979A1 (ja) 2019-05-23

Similar Documents

Publication Publication Date Title
US11049833B2 (en) Semiconductor packages with an intermetallic layer
JP5669780B2 (ja) 半導体装置の製造方法
WO2008073807A1 (en) Solder bump/under bump metallurgy structure for high temperature applications
TW200425545A (en) Electrical contact-area for optoelectronic semiconductor-chip and its production method
TW200849428A (en) Under bump metallurgy structure and die structure using the same and method of manufacturing die structure
EP2801435A2 (en) Solder paste
US11450638B2 (en) Bump bond structure for enhanced electromigration performance
US20110006409A1 (en) Nickel-titanum contact layers in semiconductor devices
US20190393173A1 (en) Semiconductor element and method of manufacturing same
KR102435669B1 (ko) 반도체 기판, 및 그 제조 방법
US20150155458A1 (en) Optoelectronic device structure
JP2005117035A (ja) フリップチップ型窒化ガリウム系半導体発光素子およびその製造方法
US8722528B2 (en) Die backside standoff structures for semiconductor devices
JP6494899B1 (ja) 半導体基板、及びその製造方法
US10734304B2 (en) Plating for thermal management
JP2017128791A (ja) 無電解Ｎｉめっき皮膜を有する構造物、その製造方法および半導体ウェハ
JP7170849B2 (ja) 半導体装置及びその製造方法
US7273803B2 (en) Ball limiting metallurgy, interconnection structure including the same, and method of forming an interconnection structure
US8648466B2 (en) Method for producing a metallization having two multiple alternating metallization layers for at least one contact pad and semiconductor wafer having said metallization for at least one contact pad
Chen et al. Electroless nickel bath for wafer bumping: Influence of additives
JPS63263733A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right