KR102433141B1 - 인터포져 층과 전도성 페이스트를 사용하는 다층 회로 기판 - Google Patents

인터포져 층과 전도성 페이스트를 사용하는 다층 회로 기판 Download PDF

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Abstract

다층 회로 기판은 적어도 하나의 측면 상에 트레이스를 갖는 상부 서브를 하나 이상의 쌍의 복합재 층에 위치시킴으로써 형성되며, 각각의 복합재 층은 인터포져 층 및 서브 층을 포함한다. 각각의 서브 층은 상호연결 애퍼처를 갖는 인터포져 층에 인접하고, 인터포져 애퍼처는 각각의 대응하는 서브 층 상에 도금된 스루 비아 또는 패드를 갖는 상호연결부에 인접하여 위치된다. 각각의 인터포져 애퍼처는 전도성 페이스트로 채워지고, 상부 서브 및 하나 이상의 복합 층의 적층물은 라미네이션 프레스에 배치되고, 인클로저가 비워지고, 전도성 페이스트가 용융될 때까지 승온 및 적층 압력이 가해지고, 인접한 상호연결부를 연결하고, 기판은 완성된 라미네이트 다층 회로 기판으로 함께 적층된다.

Description

인터포져 층과 전도성 페이스트를 사용하는 다층 회로 기판
본 발명은 다층 회로 기판 및 관련 제조 방법에 관한 것이다. 특히, 본 발명은 제조 프로세스의 단일 라미네이션 단계 동안, 상호연결부를 형성하는 인터포져 층과 상호연결된 다중 트레이스 층을 갖는 회로 기판에 관한 것이다.
종래 기술의 인쇄 회로 기판(PCB)은 유전체 기판 상에 형성된 도전성 금속 상호연결부["트레이스(traces)"로도 알려진]를 사용하여 형성되며, 여기서 도체를 운반하는 각각의 표면은 "층(layer)"으로서 알려져 있다. 각각의 유전체 코어는 일면 또는 양면 상에 형성된 트레이스를 가지며, 그 내부에 형성되고 베어 유전체층(bare dielectric layer)에 배치된 트레이스를 갖는 이러한 몇몇 유전체 코어를 적층하고, 온도 및 압력 하에 이들을 함께 라미네이트함으로써, 다층 인쇄 회로 기판이 형성될 수 있다. 유전체 기판은 직물에 직조된 유리 섬유와 같은 섬유 매트릭스에 매립된 에폭시 수지를 포함한다. 종래 기술의 하나의 제조 방법에 있어서, 구리는 유전체층의 외면 상에 라미네이트되고, 구리 표면은 포토레지스트 또는 감광성 필름에 의해 패터닝되어 마스킹되거나 또는 마스킹되지 않은 영역을 생성하고, 그 후 에칭되어, 코어 유전체의 일측이나 양측에 도전성 트레이스 층을 형성한다. 그 후, 도전성 트레이스를 구비한 유전체 코어의 스택은 함께 라미네이트되어, 다층 기판 및 비아(via)로 이루어진 임의의 층 상호연결부를 형성하며, 이는 하나의 층으로부터 다른 층으로의 연결성을 제공하는 환형 링을 형성하기 위해 구리로 도금된, 천공된 홀이다.
종래 기술의 회로 기판 제조의 하나의 어려움은, 각각의 새로운 층의 추가가 개별적인 연속 라미네이션 단계라는 것이다. 4층 기판(2개의 코어 양면 트레이스 층 더하기 중간에 위치된 프리-프레그 유전체 층)의 경우, 단일 라미네이션 단계가 있으며, 6층 기판는 라미네이트 단계 후에, 일반적으로 전술한 4층 기판부터 시작하여 형성되며, 각각 추가의 2개의 층 코어를 이전에 라미네이트된 층에 순차적으로 라미네이트하는 단계를 포함한다. 각 라미네이션 단계는, 진공을 형성하고, 라미네이션 압력을 제공하고, 가열 및 냉각 주기를 몇 시간 필요로 한다. 일반적으로, 라미네이션 단계의 수는 1보다 작은 서브(sub)의 수와 동일하며, 또는 2개의 층 서브와 n 개의 층 기판(n > 2)에 대해서는, 라미네이션 단계의 수는 n/2 - 1이다. 모든 라미네이션 단계가 완료된 후, 비아 위치에서 완성된 라미네이션을 통해 스루 홀이 천공되고, 비아 홀 및 도금이 필요한 다른 스루 홀이 한 층에서 다른 층으로 전기 연결을 제공하기 위해 데스미어되고(desmear), 무전해 도금된다. 고속 신호의 경우, 완성된 PCB의 전체 두께를 통과하는 도금된 스루 홀은 스루 홀 구조에서 전송 라인 반사 및 임피던스 불연속을 초래할 수 있다.
다층 기판를 제조할 때의 또 다른 문제는, 라미네이트 열 및 기계적 압력을 가하는 동안 각 층의 표면 상의 트레이스가 측면으로 이동하는 경향이 있고, 트레이스가 일반적으로 PCB 표면 위에 위치하기 때문에, 일반적으로 PCB 표면으로부터 원래의 구리 호일을 에칭한 후 노출된다는 것이다.
단일 라미네이션 단계를 제공하고, 라미네이션 동안 트레이스의 측면 이동을 방지하고, 또한 종래 기술의 라미네이트를 통한 드릴링 단계가 제거되도록 층들 사이에 전기적 연결성을 제공하는 대안적인 라미네이션 방법을 제공하는 것이 바람직하다.
본 발명의 제 1 목적은, 하나 이상의 표면 상에 회로 트레이스를 갖는 C-단계 프리-프레그 층과, 반대 측 상의 인접 층에 연결하기 위한 선택적인 상호연결 비아 또는 패드를 포함하는 상부 회로 트레이스 "서브" 층을 배치하는 단일 라미네이션 단계로 형성되는 다층 회로 기판이다. 하나 이상의 복합 서브 층이 상부 서브 옆에 적층되고, 각각의 복합 층은 인터포져 및 서브를 포함하고, 인터포져는 인터포져의 각 표면에 인접한 서브 사이에 상호연결을 제공하며, 복합 층의 최종 서브는 다층 스택의 바닥 서브이다. 각각의 인터포져 층은 전도성 페이스트로 충전된 적어도 하나의 애퍼처를 가지며, 상기 애퍼처는 인터포져의 한 측면 상의 인접한 서브 층의 패드 또는 비아로부터 인터포져의 반대 표면 상의 서브의 패드 또는 비아로의 전기적 상호연결을 제공하도록 위치되며, 전기적 상호연결은 서브를 함께 라미네이팅할 뿐만 아니라, 전도성 페이스트를 용융시키기에 충분한 온도에서 다층 회로 기판을 라미네이트하여 형성되어, 인터포져의 어느 한 측면에 인접한 서브의 패드 또는 비아를 전기적으로 연결하게 되어, 단일 라미네이션 단계 동안 전기적 연결성 및 라미네이션을 제공한다.
본 발명의 제 2 목적은 다층 회로 기판의 제조 방법으로서, 다층 회로 기판은 서브의 한쪽 또는 양쪽에 트레이스를 갖는 복수의 서브로 형성되고, 하나 이상의 상호연결부가 서브의 비아 또는 패드에 의해 형성되며(일반적으로 서브의 트레이스에 연결됨), 비아는 전도성 내부 표면을 가지며, 서브 층은 대응하는 서브 상호연결 비아 또는 패드 사이의 연결성을 제공하는 인터포져 층과 인터리빙된다. 인터포져 층은 서브 층에 대한 라미네이션에 적합한 재료로 형성되고, 각각의 인터포져 층은 전도성 페이스트로 충전된 하나 이상의 애퍼처를 가지며, 인터포져의 애퍼처 및 도전성 페이스트는 인터포져의 한 측면 상의 서브 비아로부터 인터포져의 대향 표면 상의 서브 비아에 연결성을 제공하도록 위치된다. 서브 층 및 인터포져 층은 인터리빙되고, 전기 연결성을 위해 정렬되고, 밀폐된 라미네이션 프레스 내에 배치되고, 라미네이션 프레스는 진공 하의 상승된 온도에서, 라미네이트의 두께를 통해 압력이 가해지고, 이에 따라 서브 층 및 인터포져 층이 단일 구조로 라미네이트되고, 또한 상호연결부가 전도성 페이스트에 전기적으로 결합되도록 하여, 전도성 페이스트를 패드 및 비아를 연결하는 전도체로 통합시킨다.
본 발명의 제 3 목적은 서브 층과 인터포져 층의 라미네이트이며, 적어도 하나의 서브 층은 촉매 프리-프레그를 사용하여 형성되고, 촉매 프리-프레그는 촉매 입자 배제 깊이 아래에 존재하는 촉매 입자를 가지며, 촉매 입자는 이렇게 형성된 채널 내에 전도성 트레이스를 무전해 도금하기 위해 제공된다.
본 발명의 제 1 실시예에서, 적어도 하나의 트레이스 층을 갖는 서브는 일 측면 또는 양 측면에 전도성 트레이스를 갖는 유전체로 형성되고, 서브 트레이스 층은 애퍼처를 가지며, 애퍼처에 의해 형성된 적어도 하나의 상호연결부는 전도성 내부 표면을 갖는다. 인터포져 층은 서브 층 상호연결 비아 또는 패드의 위치에 대응하는 상호연결을 위한 애퍼처를 갖는 유전체로 형성되며, 인터포져 층 애퍼처는 전도성 페이스트로 충전된다. 서브 층 및 인터포져 층의 교대 층은 낮은 공기압으로 배기되는 라미네이션 프레스 엔클로저에 적층되며, 전도성 페이스트를 용융시키기에 충분한 고온이 제공되고, 층은 외부적으로 가해진 기계적 라미네이션 압력 및 챔버 온도 하에서 함께 적층된다. 전도성 페이스트는 인터포져 층 애퍼처의 어느 한 측면 상의 인접한 서브 층의 비아 사이에 전기적 상호연결을 제공하기 위해 용융되고, 라미네이션 프레스는 층이 기계적으로 함께 결합되게 하여, 단일 라미네이션 및 전기적인 상호연결 단계에서 모놀리식 다층 회로 기판을 형성한다.
본 발명의 제 2 실시예에서, 단일 또는 2 층 서브는 표면에서 촉매 입자를 배제하는 수지 풍부 표면을 갖는 촉매 프리-프레그로 형성되고, 촉매 입자는 수지 풍부 표면 아래에 분포된다. 촉매 입자는 배제 깊이 아래까지 각 촉매 라미네이트의 표면에는 존재하지 않으며, 라미네이트의 표면 영역은 촉매 입자의 밀도가 불충분하여, 무전해 도금에 촉매 입자를 사용할 수 있는 배제 깊이보다 깊게 채널이 형성되는 곳 이외의 다른 영역에 무전해 도금을 야기할 수 있다. 제 1 단계에서, 촉매 입자는 레이저 삭마, 플라즈마 에칭, 화학적 에칭, 기계적 삭마 또는 절삭, 또는 패턴 마스크를 갖거나 또는 패턴 마스크가 없는 임의의 기술 등을 포함하는 임의의 제거 수단을 사용하여 채널을 형성하거나 재료의 표면을 제거함으로써 노출된다. 제 2 단계에서, 서브는 촉매 라미네이트를 무전해 도금 조에 배치함으로써 형성되며, 여기서 예시적인 Cu와 같은 무전해 도금의 활성 금속은, 수지 풍부 표면이 제거된 패터닝된 채널 영역에서 노출된 촉매 입자(Pt 등)에 끌린다. 제 2 단계는, 무전해 도금이 도금된 금속으로 패터닝된 채널의 측면 및 바닥을 촉매 라미네이트의 주변 고유 표면 수준까지 충전할 때까지 계속된다. 선택적인 제 3 단계에서, 패터닝된 트렌치의 표면은, 무전해 도금의 레벨을 채널의 범위를 넘어 촉매 라미네이트의 주변 고유 표면에 일치시키기 위해 폴리싱, 연마, 기계가공 또는 에칭 등에 의해 평탄화된다. 이러한 방식으로, 한쪽 또는 양쪽에 트레이스를 갖는 촉매 서브가 형성될 수 있으며, 트레이스는 트레이스가 존재하지 않는 촉매 라미네이트의 표면과 실질적으로 동일 평면에 있는 것이 유리하다.
본 발명의 제 3 실시예에서, 인터포져 층은 폴리이미드, B-레벨 프리-프레그, 가요성 또는 비가요성 유전체를 위한 에폭시 또는 에폭시 블렌드, 시아네이트 에스테르, 폴리테트라플루오로에틸렌(PTFE, 상표명 Teflon®으로 공지) 또는 PTFE 블렌드 프리-프레그 또는 접착제, 접착제의 연속 층과 같은 본드 플라이, 폴리이미드, 접착제, 또는 회로 기판 라미네이트에 적합한 임의의 재료와 같은 유전체 층으로 형성되며, 상기 유전체 층 양면에 이형 필름이 적용되어 있고, 상기 유전체 층과 이형 필름 층에 형성된 애퍼처는 제 위치에서 인접한 서브에 상호연결을 제공하며, 상기 애퍼처는 전도성 페이스트로 충전되고, 상기 페이스트는 선택적으로 건조되며, 상기 이형 필름 층은 건조된 전도성 페이스트의 플러그를 제공하기 위해 제거되고, 이어서 인터포져 층은 라미네이션 프레스에 배치될 때 인터포져의 어느 하나의 표면 상에 위치된 서브 층의 라미네이션 및 상호연결에 사용하기 적합하게 된다.
도 1a는 원료 촉매 프리-프레그를 형성하기 위한 프로세스의 개략도를 도시하고 있다.
도 1b는 원료 촉매 프리-프레그로 완성된 촉매 프리-프레그를 형성하기 위한 진공 라미네이션 프레스를 도시하고 있다.
도 1c는 라미네이션 중 촉매 프리-프레그의 다층을 형성하기 위한 진공 라미네이션 단계를 도시하고 있다.
도 2는 도 1의 진공 라미네이션 단계에 대한 프로세싱 시간을 도시하고 있다.
도 3은 촉매 프리-프레그의 형성을 위한 프로세스 단계를 도시하고 있다.
도 4는 프리-프레그 재료의 단면도에 대한 프리-프레그 재료의 촉매 입자 분포를 도시하고 있다.
도 5a는 네이티브 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5b는 표면 제거 단계 후의 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5c는 시간 시퀀스의 무전해 도금 단계 중 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5d는 표면 평활화(smoothing) 단계 후의 촉매 프리-프레그의 단면도를 도시하고 있다.
도 6a 내지 6i는 비-촉매 라미네이트 상에 상부 및 바닥 트레이스를 갖는 서브를 형성하기 위한 프로세스 단계를 도시한다.
도 7a 내지 7d는 촉매 라미네이트 상에 상부 및 바닥 트레이스를 갖는 서브를 형성하기 위한 프로세스 단계를 도시한다.
도 8a 내지 8d는 인터포져 층을 형성하기 위한 프로세스 단계를 도시한다.
도 9a 내지 9c는 단일 라미네이션 단계에서 상호연결된 층을 갖는 다층 회로 기판을 형성하기 위한 단계를 도시한다.
도 10a는 다층 회로 기판을 형성하기 위한 다중 서브 스택-업을 도시한다.
도 10b는 단일 라미네이션 단계에서 도 10a의 완성된 라미네이션을 도시한다.
도 1a는 프리-프레그(수지에 접합되는 예비-함침된 섬유의 매트릭스)를 제조하기 위한 예시적인 프로세스를 도시하고 있다. 직조된 유리-섬유 직물, 탄소-섬유를 포함하여 프리-프레그의 섬유 또는 다른 섬유를 위해, 많은 상이한 재료가 사용될 수 있으며, 또한 에폭시 수지, 폴리이미드 수지, 시아네이트 에스테르 수지, PTFE(테프론) 블렌드 수지를 포함하는 수지를 위해 또는 다른 수지를 위해 많은 상이한 재료가 사용될 수 있다.
본 발명의 일 양태는 1 밀( mil)(25μ) 크기의 미세 피치 도전성 트레이스를 지지할 수 있는 인쇄 회로 기판 라미네이트이며, 무전해 구리 형성을 위한 촉매를 사용하여 구리 트레이스의 형성에 대해 기재되어 있지만, 본 발명의 범위는 무전해 도금 및 전기도금에 적합한 다른 금속으로 확장될 수 있다. 구리(Cu) 채널의 무전해 증착을 위해, 9 내지 11 족 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co) 또는 구리(Cu), 또는 이들의 다른 화합물과 같은 주기율표 전이 금속 원소가 선택되었더라도, 촉매로는 원소 팔라듐(Pd)이 바람직하며, 철(Fe), 망간(Mn), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 혼합물(mixture)이나 염과 같은 다른 금속을 포함하여, 그 어느 것이라도 촉매 입자로서 사용할 수 있다. 본 발명의 후보 리스트는 포괄적이기보다는 예시적인 것으로 의도되며, 구리 이온을 흡인하기 위한 다른 촉매가 사용될 수도 있다는 것이 본 기술분야에 알려져 있다. 본 발명의 일례에 있어서, 촉매 입자는 균일한 촉매 입자이다. 본 발명의 다른 예에 있어서, 상기 촉매 입자는 무기 입자 또는 수 옹스트롬 두께의 촉매 금속으로 코팅된 고온 내성의 플라스틱 입자이므로, 이에 따라 비-촉매 내부 입자를 캡슐화하는 얇은 촉매 외면을 갖는 불균질한 촉매 입자를 형성한다. 이런 제형(formulation)은 가장 긴 차원이 25u 수준과 같은 더 큰 촉매 입자에 바람직할 수 있다. 이런 제형의 불균질한 촉매 입자는 유기, 무기, 또는 이산화규소(SiO2)와 같은 불활성 충전재, 카올린(Kaolin)과 같은 무기 점토, 또는 기상 증착 또는 화학 증착에 의한 바와 같이, 충전재의 표면에 흡착된 팔라듐과 같은 촉매로 표면 상에 코팅된 고온 플라스틱 충전재를 포함할 수 있다. 촉매 입자가 무전해 도금에 좋은 바람직한 성질을 갖기 위해서는, 단지 몇 개의 촉매 원자층만 필요하다.
불균질한 촉매 입자를 형성하는 일례에 있어서, 충전재(유기 또는 무기)의 배스(bath)는 25u 미만 크기의 입자를 포함하도록 크기별로 분류되고, 분류된 이들 무기 입자는 탱크에서 수성 배스 내로 혼합되고, 교반되어, 그 후 PdCl과 같은 팔라듐 염(또는 다른 촉매의 은 염과 같은 임의의 다른 촉매)이 HC1 과 같은 산 및 히드라진 수화물과 같은 환원제에 도입되며, 이에 따라 무기 입자를 코팅하는 금속 Pd 를 환원시키는 혼합물은 충전재 상에 코팅된 수 옹스트롬 두께의 Pd 를 제공하며, 이에 따라 균질한 Pd 금속 입자를 사용하는 것에 비해, Pd의 용적 요구량이 크게 감소된 균질한 Pd 입자의 촉매 성질을 갖는 불균질한 촉매 입자를 생성한다. 그러나 수 nm 크기의 극도로 작은 촉매 입자의 경우, 균질한 촉매 입자(순수한 Pd 와 같은)가 바람직할 수 있다.
예시적인 무기 충전재는 수화 알루미늄 층상 규산염과 같은 점토 광물을 포함하며, 이는 다양한 양의 철, 마그네슘, 알칼리 금속, 알칼리 토류, 및 다른 양이온을 함유할 수 있다. 이런 예시적인 무기 충전재 계열은 이산화규소, 알루미늄 실리케이트, 카올리나이트[Al2Si2O5(OH)], 폴리실리케이트, 또는 카올린이나 중국 점토 계열(china clay family)에 속하는 다른 점토 광물을 포함한다. 예시적인 유기 충전재는 PTFE(테프론) 및 고온 내성을 구비한 다른 폴리머를 포함한다.
팔라듐 염의 예는 BrPd, CL2Pd, Pd(CN)2, I2Pd, Pd(NO3)2*2H20, Pd(NO3)2, PdSO4, Pd(NH3)4Br2, Pd(NH3)4C12H20 이다. 본 발명의 촉매 분말은 비-촉매 입자(무기 충진제 계열에서 선택된) 뿐만 아니라, 불균질한 촉매 입자(예를 들어, 무기 충전재 입자 위에 코팅된 촉매 재료), 균질한 촉매 입자(원소 팔라듐과 같은)를 포함할 수도 있다.
촉매들 중에서도, 비교 경제성, 유용성, 및 기계적 특성 때문에 팔라듐이 바람직한 촉매이지만, 다른 촉매가 사용될 수도 있다.
도 1a는, 점도를 감소시키기 위해 촉매 입자와 블렌딩되어 휘발성 액체와 혼합되고 이에 따라 A-스테이지(액체) 프리-프레그를 형성하는 에폭시 수지로 충전된 탱크(108) 내로 직물을 안내하는 롤러 세트를 통해, 직조된 유리 섬유와 같은 섬유 직물(102)의 롤이 공급되는 것을 도시하고 있다.
수지는 폴리이미드 수지, 에폭시와 시안화물 에스테르(상승한 온도에서 경화를 제공하는), 또는 냉각 후 코팅 및 열경화성 특성 중 선택 가능한 점도를 구비한 임의의 다른 적합한 수지 제형일 수 있다. 예를 들어 난연성 표준에 부응하거나, FR-4 또는 FR-10과 같은 표준 FR 시리즈 프리-프레그 중 하나와 호환되도록, 난연제(fire retardant)가 첨가될 수 있다. 고속 전기 회로에 대한 추가적인 요구 사항은, 유전체에 형성된 전송 라인의 특징적인 임피던스를 지배하는 유전상수(ε)(유전율)이며, 이는 대략 4 이고, 그리고 거리에 대한 주파수-의존형 에너지 흡수의 측정값인 손실 탄젠트(δ)이다. 상기 손실 탄젠트는 유전체가 고주파 전기장과 어떻게 상호 작용하여 전송 라인 길이의 cm 당 계산 가능한 양의 dB 만큼 신호 진폭을 바람직하지 않게 감소시키는지에 대한 측정값이다. 수지는 크기별로 분류된 촉매 입자와 블렌딩된다. 예시적인 일 제형에 있어서, 상기 촉매 입자는, 균질한 촉매 입자(금속 팔라듐) 또는 불균질한 촉매 입자(무기 입자 또는 고온 플라스틱 위에 코팅된 팔라듐) 중 적어도 하나를 포함하며, 어느 하나의 제형에 대해, 상기 촉매 입자는 25u 미만의 최대 범위를 바람직하게 가지며, 상기 입자의 50% 는 12u 내지 25u, 또는 1-25u 범위, 또는 25u 보다 더 작은 크기이다. 이들은 본 발명의 범위를 제한하도록 의도되지 않는 예시적인 촉매 입자 크기이다. 예시적인 일 실시예에 있어서, 상기 촉매 입자(균질하거나 또는 불균질한)는 1u-25u 범위의 크기이다. 본 발명의 다른 예에서, 균질 촉매 입자는 금속 팔라듐을 입자로 분쇄하고 생성된 입자를 25u 직사각형 애퍼처를 갖는 메쉬의 체(sieve)를 통과시켜, 25u보다 작은 모든 촉매 입자가 선택되도록 하고, 분쇄 작업은 가장 작은 치수 방향으로 입자의 종횡비를 결정한다. 2:1 미만의 종횡비가 바람직하지만, 본 실시예의 범위에 제한되지는 않으며, 촉매 입자는 이종 또는 균질 촉매 입자일 수 있다.
다른 예에 있어서, 촉매 수지 혼합물(106)은 균질하거나 불균질한 촉매 입자를, 수지의 중량에 대해 실질적으로 12 중량%의 촉매 입자의 비율과 같은 중량비로, 프리-프레그 수지 내로 블렌딩함으로써 형성된다. 수지 혼합물에서 촉매 입자의 중량비는, 대안적으로 수지의 총 중량에 대해 촉매 입자의 8-16 중량%의 범위일 수 있다. 다른 블렌딩 비율이 사용될 수도 있으며, 또한 더 작은 입자를 사용하는 것이 바람직할 수도 있음을 인식해야 한다. 본 발명의 일 예에 있어서, 촉매 입자 밀도는 촉매 입자 사이에 3u-5u 크기의 평균 거리를 제공하도록 선택된다.
직물이 롤러(104)에 의해 촉매 수지 배스(106) 내로 침지된 후, 촉매 수지 함침된 직물은 롤러(110)로 안내되며, 이는 경화되지 않은 액체 A-스테이지 프리-프레그(105)의 두께를 설정하고 또한 수지/유리+수지 비율로 수지의 퍼센트도 설정한다. 그 후, A-스테이지 프리-프레그(105)는 베이킹 오븐(103)을 통과하며, 상기 베이킹 오븐은 A-스테이지 프리-프레그의 유기물 및 다른 휘발성 화합물을 몰아내고, 액체 함량을 상당히 감소시켜, 롤러(111)에 의해 전달된 무-점성 B-스테이지 프리-프레그를 형성한다. 예시적인 실시예에 있어서, 상기 오븐(103)은 휘발성 화합물을 A-스테이지 프리-프레그의 약 80% 용매 비율로부터 B-스테이지 프리-프레그의 약 0.1% 미만의 용매 비율로 건조시킨다. 결과적인 B-스테이지 프리-프레그(107)는 재료 취급 장치(111)에 제공되고, 취급 및 저장의 용이함을 위해 시트(sheet)로 절단될 수 있으며, 차후에는 진공 하에서 상기 시트의 표면을 가로질러 압력을 인가하는 도 1b의 라미네이션 프레스(126) 내에 위치되어, 프리-프레그 코어가 상기 라미네이션 프레스에 있을 동안 온도 프로필을 변화시켜서, 도 2에 도시된 온도 플롯(202)을 따른다. 본 발명의 일 예에 있어서, 표면 아래의 배제 깊이까지 촉매 입자를 배제하는 수지 풍부 표면을 생성하기 위해, 외면(바닥의 촉매 입자를 노출시키도록 제거된 표면을 나중에 갖게 될)의 근처에 위치되는 프리-프레그 시트는, 유리 106(71% 수지), 유리 1067 또는 유리 1035(65% 수지)와 같은 65% 이상의 수지를 갖도록 선택되며, 내부 프리-프레그 시트(표면 제거 대상이 아닌)는 65% 미만의 수지를 갖도록 선택된다. 또한, 촉매 프리-프레그의 표면 근처에 존재하는 유리 섬유의 가능성을 감소시키기 위해, 직조된 유리 섬유가 내부 프리-프레그층에 사용될 수 있으며, 평탄한 부직포 섬유 유리가 외부의 수지 풍부 프리-프레그층에 사용될 수 있다. 외면층 상에서 수지 풍부 프리-프레그와 평탄한 부직포 섬유 유리의 조합은, 외면과 캡슐화된 유리 섬유 사이에 0.7 mil(17u) 내지 0.9 mil(23u)의 배제 영역으로 나타난다. 상기 외부 수지 풍부 표면 상에는 유리 스타일(106, 1035 및 1067)이 사용하기에 적합한데, 그 이유는 상기 유리 섬유 두께가, 3. 7 mil(94u) 섬유를 갖는 유리 스타일 2116과 같은, 상기 라미네이트의 중앙 영역에 사용되는 65% 이상의 수지를 구비한 전형적인 프리-프레그 시트에서 발견되는 유리 섬유 두께보다 더 작기(1. 3 내지 1. 4 mil/33-35u) 때문이다. 이들 값은 예시로서 주어졌으며, 상업적으로 이용 가능한 가장 작은 유리 섬유는 계속해서 직경이 감소할 것으로 예상된다. 본 발명에서는 온도 대 시간 플롯(202)이 촉매 입자 및 섬유 유리가 겔 포인트 온도의 액체 상태 중 에폭시의 표면 장력에 의해 튕겨진(repelled) 라미네이트의 외면으로부터 멀어지도록 조정된다. 플롯(202)의 냉각 사이클 후, 경화된 C-스테이지 프리-프레그 시트는 라미네이션 프레스로부터 제거된다. 경화된 C-스테이지 프리-프레그 시트를 형성하는 프로세스는, 단일 또는 다중 시트의 섬유 직물을 사용하여 완성된 두께를 변화시킬 수 있으며, 이는 2 mil(51u)부터 내지 60 mil(1. 5mm)까지 다양할 수 있다.
도 3은 촉매 입자가 주입되지만 프리-프레그의 외면으로부터 배제된 프리-프레그 라미네이트를 제조하는 프로세스의 흐름도를 도시하고 있다. 단계(302)는 수지 내에 촉매 입자의 블렌딩 단계로서, 혼합물 점도를 낮추기 위해 첨가된 유기 휘발물을 종종 구비하며, 이는 저장조(108)에 위치된 촉매 수지(106)를 형성한다. 단계(304)는 도 1의 롤러(104)가 A-스테이지 프리-프레그를 형성하도록 제공할 수 있는 바와 같이, 직물 내로 촉매 수지의 주입 단계이고, 단계(306)는 롤러(110)에 의한 바와 같이 B-스테이지 프리-프레그 내로 촉매 수지 주입된 직물의 초기 롤링 단계이며, 단계(307)는 B-스테이지 프리-프레그를 형성하도록 유기 용매를 제거하기 위한 베이킹 단계이고, 단계(308)는 라미네이션 프레스(126)에서 촉매 C-스테이지 프리-프레그의 시트 내로 촉매 수지 주입된 직물(130)의 프레싱 단계이며, 이는 플롯(202)의 온도 사이클을 따르며, 진공 펌프(128)는 에폭시로부터 기포를 제거하고 상기 에폭시에서 형성될 수 있는 임의의 공극을 감소시키기 위해 상기 라미네이션 프로세스 전체를 통해 챔버(124)를 비운다. 냉각된 완성된 촉매 C-스테이지 프리-프레그 시트는 절단되어 나중에 사용하기 위해 저장된다.
온도 대 시간의 도 2의 플롯(202)은 라미네이션 프레스(112)에서 프리-프레그의 온도 프로필을 도시하고 있으며, 이는 외부의 수지 풍부 표면으로부터 배제된 촉매 입자의 표면 특성을 갖지만 그러나 상기 외부의 수지 풍부 표면의 바로 아래에 있는 촉매 프리-프레그의 형성에 중요하다. 상기 수지는 저장조(108)에서 액체 상태로 있으며, 프리-프레그는 수지가 유리 섬유 내로 함침되고 롤러(110)를 통과한 후 A-스테이지에 있다. 상기 프리-프레그는 휘발성 유기물이 초기 수지 경화에 의해 베이킹되어 달성되는 베이킹(103) 후에 B-스테이지에 있으며, 이는 도 2의 냉각 단계와 같은 라미네이션 사이클의 말기에 B-스테이지 프리-프레그를 C-스테이지 프리-프레그로 변환시킨다. B-스테이지 프리-프레그는 라미네이션 프레스 내에 위치되며, 트랩된 공기가 라미네이션 층 사이에 형성되는 것을 방지하기 위해 진공이 풀린다. 온도 및 압력을 결정한 프리-프레그 겔 포인트(205)를 달성하기 위해 온도 상승 시간(204) 중 10 내지 15초 수준의 시간 동안 열이 인가되며(상기 겔 포인트는 액체 및 고체 상태가 서로 평형에 가까운 상태로서 정의된다), 이는 표면으로부터 촉매 입자를 이동시키는 프로세스에 중요하며, 그 후 냉각 사이클(208)에 이어, 프리-프레그의 온도가 드웰 온도 및 60-90분 범위에 있을 수 있는 드웰 시간(206)으로 유지된다. 상기 드웰 온도 및 겔 포인트 온도는 120℃(에폭시용) 내지 350℃(테프론/폴리이미드 수지용)의 예시적인 범위에서 압력 및 수지에 의존한다. 겔 포인트(205)에서 너무 짧은 지속 시간 동안 프리-프레그를 유지하면, 촉매 입자 또는 섬유 유리가 완성된 프리-프레그의 표면에 바람직하지 않게 존재하게 된다.
도 4는 도 1, 2, 및 3의 프로세스에 의해 형성된 결과적인 촉매 프리-프레그(402)를 도시하고 있으며, 여기서 촉매 입자(414)는 프리-프레그(402)의 중심 영역 내에서 균일하게 분포되지만, 그러나 제1 표면(404) 아래의 경계 영역(408) 아래, 또는 제2 표면(406) 아래의 경계 영역(410) 아래에는 존재하지 않는다. 25u보다 더 작은 입자의 예시적인 입자 분포에 대해, 촉매 입자 경계는 전형적으로 표면 아래에서 10-12u 이며(입자 크기의 절반), 따라서 표면 재료의 이런 깊이 또는 더 큰 깊이는 매립된 촉매 입자가 무전해 도금에 이용 가능하도록 제거되어야만 한다.
종래 기술의 촉매 라미네이트는, 촉매 라미네이트의 활성화된 표면 상에서 원치 않는 무전해 도금을 방지하도록 마스킹되어야만 하는 활성화된 표면을 갖는다. 이와는 대조적으로, 본 발명의 촉매 라미네이트는 제1 표면(404)으로부터 제1 경계(408)까지 또한 제2 표면(406)으로부터 제2 경계(410)까지 두께 수준에 대해 촉매 입자를 배제하여, 종래 기술에서처럼 촉매 입자와의 접촉을 방지하는 분리된 마스크층이 무전해 도금에 요구되지 않는다는 이점을 제공한다. 따라서 제1 표면(404)으로부터 배제 깊이를 통해 경계층(408)의 깊이까지 또는 이 보다 더 깊게 표면 재료를 제거하거나 또는 제2 표면(406)으로부터 배제 깊이를 통해 제2 경계(410)까지의 표면 재료의 제거는, 무전해 도금에 사용될 수 있는 촉매 재료의 노출로 나타난다. 수지 풍부 표면을 제공하는 프로세스가 촉매뿐만 아니라 섬유 직물을 배제하는 것도 바람직하며, 섬유의 노출로 나타나는 후속 단계에서 표면층의 제거가 추가적인 세정 단계를 요구하기 때문에, 따라서 바닥의 촉매 입자를 노출시키기 위해 표면 제거는 수지만인 것이 바람직하다. 이는 수지가 풍부한 외부의 프리-프레그 층과 외층 상에 더 작은 직경을 갖는 평탄한 부직포 섬유 유리층의 조합을 사용하여 달성된다.
도 5a 내지 도 5d의 시퀀스는 다양한 구조물을 식별하는 프로세스 단계를 나타내지만, 정확한 척도는 아니며, 본 발명을 이해하기 위한 프로세스 단계의 개략적인 모습만을 제공한다. 도 5a는 도 1, 2, 및 3의 프로세스에 의해 형성된 촉매 프리-프레그(508)의 확대된 횡단면도를 도시하고 있다. 촉매 입자(502)는 25u 이하 범위의 크기일 수 있으며, 본 예에서는 명확함을 위해 12u 내지 25u 범위로 도시되어 있다. 촉매 입자는 전술한 바와 같이 불균질한 촉매 입자(촉매 표면 코팅을 갖는 유기 또는 무기 입자) 또는 균질한 입자(촉매 금속 입자)를 포함할 수 있다. 제1 경계(504)는 제1 표면(506) 아래로 대략 25u 이다. 대향 표면 상의 제2 표면(505) 및 제2 표면 경계(503)가 참조를 위해 도시되었지만, 그러나 도 5a 내지 5e의 시퀀스에 대해 기재된 바와 동일한 방식으로 형성될 수 있다. 제1 층(506) 상의 트레이스와 제2 층(505) 상의 트레이스 사이의 연결성을 제공할 천공된 홀(511) 또한 도시되어 있다.
도 5b는 트레이스가 요구되는 영역에서 표면층(506)의 제거에 의해 형성된 채널(510)을 구비한 도 5a의 라미네이트를 도시하고 있다. 또한, 프리-프레그는 트레이스 채널(510)과 동일하거나 상이한 깊이에서 비아를 둘러싸는 환형 링(513)에서 제거된다. 표면 재료의 제거는 레이저 절제에 의해 이루어질 수 있으며, 여기서 촉매 프리-프레그의 온도는 촉매 프리-프레그가 기화될 때까지 즉시 상승되고, 주변 프리-프레그를 구조적으로 변경시키지 않고 남기며, 촉매 입자를 노출된 상태로 남긴다. 자외선(UV) 파장과 같이, 절제되는 프리-프레그 재료에 대해 이런 광학 파장의 낮은 반사율 및 높은 흡수율을 갖는 파장을 갖는 레이저를 사용하는 것이 바람직할 수 있다. 이러한 UV 레이저의 예는 UV 엑시머 레이저 또는 이트륨-알루미늄-가넷(yttrium-aluminum-garnet)(YAG) 레이저이며, 이는 협소한 빔 직경 및 정확한 기계적 깊이의 채널을 형성하고 잘 정의된 측벽을 구비한 높은 가용 전력으로 인해 좋은 선택이 된다. 예시적인 레이저는 레이저 파워 및 표면을 가로 지르는 속도에 의해 지배되는 깊이로 0.9-1. 1 mil(23u 내지 28u) 직경 폭으로 재료를 제거할 수 있다. 채널(510) 및 환형 링(513)을 형성하기 위한 다른 표면 제거 기술은 플라스마 에칭이며, 이는 국부적으로 또는 드라이 필름 포토레지스트 또는 촉매 프리-프레그의 플라스마 또는 화학적 에칭률에 비해 낮은 플라스마 또는 화학적 에칭률을 갖는 다른 마스크 재료와 같은 표면층(506 또는 505)으로부터 플라스마를 배제하는 패터닝된 마스크로 표면을 준비함으로써 이루어질 수 있다. 포토레지스트 두께는 전형적으로 에폭시/포토레지스트 에칭 선택도(경화된 에폭시의 원하는 제거 깊이에 대한 플라스마 에칭이, 에칭의 말기에 충분한 포토레지스트를 남기도록)에 기초하여 선택되고, 또는 전기도금 마스크로서 사용되는 포토레지스트의 경우에는, 상기 두께는 원하는 증착 두께에 따라 선택된다. 전형적인 드라이 필름 두께는 0.8-2. 5 mil(20-64u)의 범위에 있다. 수지 풍부 표면을 에칭하기에 적합한 플라스마는, 반응 가스를 위한 캐리어 가스로서 첨가될 수 있는 질소(N) 또는 아르곤(Ar)과 같은 불활성 가스와 혼합되는, 산소(0) 및 CF4 플라스마의 혼합물을 포함할 수 있다. 마스크 패턴은 드라이 필름 마스크, 금속 마스크, 또는 애퍼처를 갖는 임의의 다른 유형의 마스크로 형성될 수도 있다. 기계적 마스크가 사용되는 경우, 에칭 레지스트는 포토리소그래피, 스크린 프린팅, 스텐실링(stenciling), 스퀴지(squeegee), 또는 에칭 레지스트 임의의 도포 방법을 사용하여 도포될 수 있다. 프리-프레그의 표면층을 제거하기 위한 또 다른 방법은, 선형 또는 회전형 절삭 공구와 같은 기계적 연마이다. 이런 예에서, 상기 프리-프레그는 진공 플레이트 척에 고정될 수 있으며, 회전 커터(또는 가동형 진공 플레이트를 구비한 고정 커터)는 거버 포맷 포토파일(Gerber format photofile)의 x, y 좌표 쌍에 의해 정의되는 바와 같은 트레이스를 정의하는 패턴을 이동할 수 있다. 표면 재료를 제거하는 다른 예에 있어서, 스트림에 혼입된 연마 입자를 구비한 워터 제트(water jet)가 표면 상에 충돌하고, 이에 따라 제1 경계(504) 아래의 재료를 제거할 수 있는 워터 절삭 공구(water cutting tool)가 사용될 수 있다. 프리-프레그(508)로부터 표면 재료를 제거하고 채널(510)을 형성하기 위해, 바람직하게는 채널이 제1 경계(504) 아래로 연장되도록, 이들 방법 중 임의의 방법이 개별적으로 또는 조합하여 사용될 수 있다. 따라서 최소 채널 깊이는 바닥의 촉매 입자를 노출시키는 데 요구되는 깊이이며, 이는 경화된 프리-프레그의 특징이다. 촉매 재료가 배제 경계(504) 아래의 경화된 프리-프레그를 통해 균일하게 분산됨에 따라, 무전해 도금을 위해 의도된 채널에서 섬유가 파괴되어 재층착되기 때문에, 최대 채널 깊이는 직조된 섬유(섬유 유리와 같은) 직물의 깊이에 의해 제한되며, 이는 채널 세정을 복잡하게 하거나, 또는 후속의 프로세스 단계와 간섭하는 경향이 있다. 전형적인 채널 깊이는 C-스테이지 프리-프레그의 배제 깊이 아래의, 1 mil(25u) 내지 2 mil(70u)이다. 채널(510)을 형성하기 위해 표면 재료를 제거한 후의 최종 단계는, 제거되었던 임의의 재료 입자를 세정하는 것이며, 이는 초음파 세정, 계면 활성제와 혼합된 워터 제트, 또는 제거된 채널을 둘러싸는 표면(506) 재료로 나타나지 않는 임의의 다른 수단을 사용하여 달성될 수 있다.
도 5c는 시간 경과에 따른 무전해 도금의 진행에 대한 등고선 플롯을 도시하고 있으며, 여기서 도 5b의 촉매 프리-프레그는 무전해 배스에 배치되어 용해된 환원제를 사용하여 촉매 프리-프레그 상에서 금속 이온을 금속 상태로 환원시킨다. 하나의 예시적인 무전해 구리 배스 제형은, 착화제(錯化劑: complexing agent)로서의 로셀 염(Rochelle salt), 구리 금속 공급원으로서의 황산동, 환원제로서의 포름알데히드, 및 반응물로서의 수산화물의 혼합물을 사용한다. 이런 예에서는, 폐기물 처리의 용이함을 위해 타르타르산 염(Rochelle salt) 배스가 바람직하며, 상기 로셀 염은 EDTA 또는 쿼드롤(quadrol)과 같은 대안처럼 강하게 킬레이트하지 않는다. 이런 예에서는, 타르타르산 염(로셀 염)이 완료제(completing agent)이고, 황산동이 금속 공급원이며, 포름알데히드가 환원제이고, 수산화나트륨이 반응물이다. 다른 무전해 도금 제형도 가능하며, 이런 예가 참고로 제공된다. 상기 무전해 도금은 시각(t1)에서의 해칭 패턴(520) 및 비아(535)에서의 매칭 해치 패턴으로 도시된 바와 같이, 노출된 촉매 입자의 표면 위에 처음에 형성된다. 무전해 도금이 후속 시간 t2(522), t3(524), 및 t4(526) 동안 도시된 해싱된 증착 영역까지 계속됨에 따라 구리 증착이 진행되며, 그 시간에 증착(526)은 표면(506) 위로 연장될 수 있고, 또한 비아(535)가 구리로 충전될 수 있다.
촉매 재료에서 에칭된 채널을 구비한 무전해 도금의 주요한 이점은, 전기 전도성 바닥(초기에 도금된) 층으로부터만 진행되는 전기도금에 비해, 한번에 3개의 측부 모두에서 무전해 도금이 진행된다는 점이다.
도 5d는 완성된 무전해 도금 트레이스(534) 및 비아(535)가 표면(532)과 동일 평면 상에 존재하는, 표면 평활화 작업의 결과를 도시하고 있다. 표면 평활화는 여러 가지 방법으로, 예를 들어 연마 작업을 제공하기 위해 가벼운 압력으로 평탄면 상에 도포된 420 내지 1200 방 연마제 및 기판과 평탄면 사이의 선형 또는 회전형 교반을 사용하여, 달성될 수 있다. 화학적 프로세스, 기계적 프로세스를 사용하는 밀링이나 머시닝, 또는 평탄면을 형성하기 위한 다른 방법을 포함하여, 표면을 평탄화하기 위한 다른 방법이 사용될 수 있다. 본 발명의 추가적인 프로세스의 장점은, 원하는 트레이스 구리를 제외한 모든 구리를 에칭하는 종래 기술의 프로세스를 사용하여 형성된 트레이스의 경우, 구리의 표면 상에 오염물이 존재하여 구리 브리지로서 남아 있기 때문에, 인접한 트레이스의 단락을 야기하지만, 본 발명의 추가 무전해 도금에서는 이것이 발생하지 않는다는 것이다. 도 5d에 도시된 바와 같이, 트레이스(534)는 3면에서 지지되고, 촉매-프리프레그(508)에서 관련 채널에 고정된다.
도 6a 내지 6i는 에칭(서브트랙티브) 프로세스를 사용하여 서브 층(620)을 형성하기 위한 프로세스 단계의 단면도를 도시한다. 도 6a는 상부 층 구리 클래드(604A) 및 선택적인 바닥 층 구리 클래드(604B)를 갖는 유전체(602)를 도시한다. 유전체(602)는 전술한 바와 같은 종래의 C-스테이지 프리-프레그 재료를 포함하는 적층에 적합한 임의의 재료일 수 있다. 도 6b는 C-스테이지 프리-프레그(602) 및 구리 호일(604A, 604B)을 통해 드릴링된 홀(606)을 도시한다. 구리를 가질 수 있는, 천공된 비아 및 스루 홀이 있는 도 6c에서는 데스메어링 프로세스(desmearing process)가 이어지며, 애퍼처 내부의 스미어된 유전체가 제거되고 후속 무전해 도금 단계를 위해 준비된다. 도 6c의 전형적인 데스메어링 프로세스는 격렬한 산화를 통해 잔류물을 제거하기 위한 과망간산염 처리, 상기 과망간산염을 중화시키는 중화제 처리, 무전해 구리 도금을 가능하게 하는 팔라듐과 같은 표면 촉매제의 적용, 및 무전해 도금 단계를 포함하며, 이에 따라 비아 및 스루 홀 표면은 상부 구리 호일(604A)과 바닥 구리 호일(604B)의 연결을 위해 구리(608)로 코팅된다.
도 6d는 드라이 필름 또는 액체 포토 레지스트(610A 및 610B)와 같은 포토레지스트를 상부 및 바닥 표면 각각에 적용하는 것을 도시한다. 도 6e는 도 6f의 전기도금 단계를 통해 구리를 수용하지 않을 영역에서 포토레지스트를 중합시키는 네거티브 광학 이미지를 사용하여 포토레지스트(610A 및 610B)가 노출된 후의 서브를 도시하며, 여기서 상호연결된 상부 및 바닥 구리 표면(604A, 604B)과 비아 증착 구리(608)는 전기도금을 위한 단일 전극을 형성하며, 이에 따라, 도금 조에 존재하는 서브 및 희생 구리 전극에 의해 형성된 단일 전극에 전위가 가해져서, 구리가 희생 구리 전극으로부터 이온 용액 내로 끌어당겨지고, 영역(612A)에 도시된 바와 같이 서브(sub)의 노출된 구리 영역 상에 전기도금이 되지만, 중합된 레지스트(610A 및 610B)로 코팅된 영역에는 전기도금이 되지 않는다. 전기도금이 만족스러운 전체 두께로 구리 층을 형성한 후, 주석 도금(612A/612B)이 전기도금된 영역(612)의 노출된 표면에 적용되고, 상기 주석 도금( 612A/612B)은 단계(6G)에서 포토레지스트(610A/610B)가 스트리핑된 후 에칭 레지스트로 사용되며, 주석 도금된 구리(604A/612A, 604B/612B) 및 노출된 구리(604A/604B)를 남겨둔다. 노출된 구리(604A/604B)는 단계(6H)에서 에칭되어, 주석 도금된 구리 영역(604A/612A 및 604B/612B) 만 남게된다. 도 6i에 도시된 주석 에칭 단계 후에, 주석은 구리 트레이스(614A/614B)와 도금된 스루 비아(606)만 남기고 제거되고, 완성된 서브(620)는 후속 라미네이션 단계를 준비한다.
도 7a 내지 7d는 도 5a 내지 5d에서 전술된 촉매 라미네이트 프로세스와 도 4의 단면도에 도시된 촉매 입자 분포를 사용하여, 서브 층을 형성하기 위한 개선된 촉매 층 준비의 단면도를 도시한다. 도 7a는 C-단계 프리-프레그(702)를 통해 분산된 촉매 입자를 갖는 전술한 촉매 라미네이트(702)를 도시하며, 여기서 촉매 라미네이트는 표면 촉매 입자 배제 깊이를 갖도록 형성되고, 재료의 특성은, 도 4에서 기술된 바와 같이, 표면 영역으로부터 촉매 입자 배제 깊이까지 촉매 입자가 거의 없는 표면 영역을 가지며, 배제 깊이 아래에서 촉매 입자는, 깊이가 동일하거나 또는 배제 깊이 이상으로 큰 채널이 형성된 영역에서 무전해 도금을 일으키기에 충분하다. 따라서, 표면 영역은 무전해 도금을 지지하기에 불충분한 촉매 입자 밀도를 갖는다. 도 7b는 펀칭, 드릴링, 레이저 절단, 워터 절단, 또는 애퍼처 또는 비아(706)를 형성하기 위한 임의의 다른 수단을 사용하여 비아(706)가 형성되는 프로세스 단계를 도시한다. 도 7c는 전술한 임의의 방법을 사용하여 형성된 채널(704A 및 704B)과, 무전해 도금을 가능하게 하기 위해 촉매 입자의 배제 깊이 아래에 형성된 채널을 도시한다.
도 7d는 무전해 도금 후의 단면도를 도시하며, 여기서 구리(706)는 촉매 입자가 노출된 채널(704A, 704B)에서, 그리고 전술한 바와 같이 촉매 입자를 노출시키는 드릴링된 비아(706)에서 무전해 도금된다. 도 7d의 프로세스가 완료되면, 촉매 라미네이트 서브(720)는 후속 라미네이션 단계에서 사용될 수 있다.
도 8a 내지 8d는 인터포져 연결 층(810)을 형성하기 위한 프로세스 단계의 단면도를 도시한다. 라미네이션(804)에 적합한 재료의 코어 층은 이형 필름(802A 및 802B)이 적용된 상부 표면 및 바닥 표면을 갖는다. 라미네이션(804)의 두께 및 조성은 라미네이션 후 인접 층에 대한 만족스러운 접착력을 나타내고 프로세스의 라미네이션 온도 및 압력에서 안정한 특성을 갖는, 임의의 재료일 수 있다. 예시적인 재료는 B-스테이지 프리-프레그 재료, 폴리이미드들, 중합 재료, 폴리이미드, B-레벨 프리-프레그, 가요성 또는 비가요성 유전체를 위한 에폭시 또는 에폭시 블렌드, 시아네이트 에스테르, 폴리테트라플루오로에틸렌(PTFE, 상표명 Teflon®) 또는 PTFE 블렌드 프리-프레그 또는 접착제, 접착제, 폴리이미드, 접착제의 연속 층과 같은 본드 플라이, 또는 다층 PCB 제조에 사용되는 기타 코어 재료 등이 있다. 도 8b는 연결성 애퍼처(806)의 형성을 도시하고, 도 8c는, 상부 이형 필름 (802A)의 표면 위로 당겨진 것과 같이 소량의 전도성 페이스트(808)가 도포된 평면 상에, 라미네이션(804) 및 필름(802A/802B)이 배치되어 있는 것을 도시하며, 그 후에 전도성 페이스트는 취급 안정성을 위해 건조될 수 있다. 이형 필름(802A/802B)은 도 8d에서 제거되어, 절연 유전체(804) 및 건조된 전도성 페이스트(808)를 갖는 애퍼처를 포함하는 인터포져 층(810)을 남긴다.
각각의 서브 층(620/720)은 인터포져 층(810)의 대응 표면에 인접하게 위치될 표면과, 교번하는 서브 층(620/720) 및 인터포져 층(810)을 가지며, 외부 층은 서브 층(620/720)이다. 각각의 서브 층은 하나의 서브 층으로부터 인터포져 층(810)을 통해 다른 층으로 연결하기 위한 비아 또는 패드 형태의 하나 이상의 상호연결부를 가지며, 하나의 서브 층으로부터 인터포져 층(810)을 통해 다른 서브 층까지의 각각의 연결 비아 또는 패드에는, 전도성 페이스트(808)를 포함하는 애퍼처가 배치된다.
도 9a는 도 6a 내지 6i의 프로세스로 형성된 비-촉매 서브 층(620-1 및 620-2)과, 도 8a 내지 8d의 프로세스를 사용하여 형성된 인터포져 층(810)에 대한 프리-라미네이션 구성 및 정렬의 단면도를 도시한다. 도 9b는 도 9a와 동일하게 적층된 단면도를 도시하지만, 도 8a 내지 8d의 프로세스를 사용하여 형성된 촉매 서브 층(720-1 및 720-2)과 함께, 서브 층 사이에 위치된 인터포져 층(810)과, 인접한 서브 비아 또는 패드 옆에 중심에 위치된 애퍼처 및 전도성 페이스트를 사용하는 프리- 라미네이션 스택에 대한 단면도를 도시한다.
도 9c는 상승된 라미네이션 온도 및 라미네이션 압력의 적용 후의 최종 결과를 도시한다. 서브 층(620A-1/720A-1), 인터포져 층(810), 및 서브 층(620-2/720-2)은 다층 회로 기판에 기계적으로 적층되며, 여기서 전도성 페이스트(808)는 모놀리식 도체로 통합되어, 인접한 서브 층 비아 또는 패드에 심어져, 전도성 브리지(902)를 형성한다. 이러한 전도성 페이스트를 단일 전도체(902)로의 라미네이션 및 통합하는 데 있어서, 라미네이션의 프로세스 온도, 전도성 페이스트(808)의 조성, 및 서브( 620/720)의 비아의 기계적 측면은 상호 호환되도록 선택해야 한다. 본 발명의 일 예에서, 서브 비아는 대략 2 mil 내경(도금 전), 대략 1 mil 내경(도금 후)이고, 인터포져 애퍼처 직경은 2 mil이며, 이형 필름 두께는 각각의 측면에서 대략 1 mil 이다(따라서 도 8d에서 예시적인 2 mil 직경을 갖는 전도성 페이스트(808)의 대략 3 mil 두께의 배럴을 형성한다). 전도성 페이스트는 종래 기술에 공지된 임의의 전도성 페이스트로서, 10u 수준의 평균 크기를 갖는 전기 전도성 입자의 에멀젼일 수 있으며, 여기서 전도성 입자는 구리, 은, 금, 팔라듐, 니켈, 인듐, 비스무트, 주석, 또는 납 중 적어도 하나를 포함하며, 선택적인 비율로 조합하여 우선적으로 낮은 단일 용융 온도를 갖는 공융 시스템을 형성하거나, 또는 입자는 금, 은 또는 니켈로 코팅된 구리로 형성될 수 있으며, 어느 유형의 입자는 페놀계 플라스틱, 노볼락 에폭시 수지(열 적용시 경화되는 예비-중합 수지)와 같은, 결합제와 혼합되거나, 또는 디에틸렌 글리콜디부틸 에테르, 폴리(포름알데히드/페놀) 2,3 에폭시 프로필 에테르, 또는 에틸 소르비톨 아세테이트과 같은 용매와 혼합된 수지와 혼합되며, 이들 각각은 도 8d의 이형 필름을 제거할 수 있는 빠른 건조 시간을 제공한다. 대안적으로, 전도성 입자는 지방족 산 또는 스테아르 산과 같은 결합제 및 알코올 또는 아세톤과 같은 용매와 혼합될 수 있다. 상업적으로 이용 가능한 전도성 분말의 예는 대략 1.0의 종횡비를 갖는 히타치 케미칼 컴퍼니(Hitachi Chemical Co.)에 의해 제조된 GB05K(5.5 um 평균 입자 크기) 또는 GB10K(10u 평균 입자 크기)의 은-도금 구리 분말이다. 전도성 페이스트(808)의 전도성 금속 입자는 대략 1 mil 이하인 것이 바람직하다. 바람직한 실시예에서, 금속 입자는 도금 후 인터포져 애퍼처 또는 서브 비아 애퍼처의 직경의 1/4보다 작은 최대 길이를 갖는다.
도 10a는 교대 서브 층(1002a, 1002b, 1002c, 1002d, 1002e 및 1002f) 및 인터포져 층(1010a, 1010b, 1010c, 1010d 및 1010e)을 포함하는 층 쌍을 갖는 예시적인 프리-라미네이션 스택을 도시한다. 인터포져 층(1010a, 1010b, 1010c, 1010d 및 1010e)은 전도성 솔더 페이스트(1012, 1014, 1016, 1018 및 1020)로 채워진 애퍼처를 가지며, 도 8a, 8b, 8c 및 8d에 대해 기술된 바와 같이 제조된다. 인접한 서브를 가로지르는 애퍼처 또는 기능적 연결이 없는 인터포져 층은 라미네이션을 위해 C-스테이지 프리-프레그로 선택적으로 대체될 수 있다.
도 10b는 도 10a의 전도성 페이스트(1012, 1014, 1016, 1018 및 1020)가 각각의 영역(1050, 1052, 1054, 1056, 1058)에 도시된 바와 같이, 용융 및 리플로우된 라미네이션 및 강화 후의 도 10a의 스택-업을 도시하며, 인접 인터포져 및 서브는 동일한 간격 및 프로세스 동안 함께 라미네이트된다.
본 명세서에서, "대략(approximately)" 은 4보다 크거나 작은 요소를 의미하고, "실질적으로(substantially)" 는 2보다 크거나 작은 요소를 의미하는 것으로 이해된다. 값의 "크기의 순서(Order of magnitude)" 는 값의 0.1 배에서 값의 10 배까지의 범위를 포함한다. "밀(mil)"은 0.001 인치인 것으로 이해된다.
인쇄 회로 기판 제조에 있어 일반적인 일부 후 처리 작업은 도시되지 않았으며, 이는 신규한 방법에 따라 제조된 기판상에서 종래 기술의 방법을 이용하여 수행될 수 있다. 이러한 작업에는 솔더 흐름 개선을 위한 주석 도금, 전도성 향상 및 부식 감소를 위한 금 플래시, 솔더마스크 작업, 기판의 실크스크린 정보(부품 번호, 참조 지정자 등), 완성된 기판의 스코어링 또는 분리 탭 제공 등이 포함된다. 이러한 작업들 중 일부는 본 발명의 특정 측면의 평탄화된 기판 상에서 수행될 때 개선된 결과를 야기할 수 있다. 예를 들어, 트레이스 또는 비아 위의 실크스크린 레터링은 전통적으로 트레이스 및 비아의 두께로 인해 기판 표면에 표면 불연속성을 유발하는 반면, 이러한 작업은 평탄한 표면에 우수한 결과를 제공한다.

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  10. 상부 서브 층(1002a) 및 서브 층(1002b)에 인접한 인터포져 층(1010a)의 하나 이상의 인접한 쌍으로부터 다층 회로 기판을 형성하기 위한 프로세스로서,
    하나 이상의 서브 층(1002b, 1002c, 1002d, …)을 형성하는 단계로서, 각각의 서브 층이 전도성 트레이스를 갖는 적어도 하나의 층과, 적어도 하나의 상호연결 비아 또는 패드를 갖는, 하나 이상의 서브 층을 형성하는 단계;
    하나 이상의 인터포져 층(1010a, 1010b, 1010c, …)을 형성하는 단계로서, 각각의 인터포져 층은 각각의 인터포져 층과 함께 애퍼처(806)를 공유하는 제거 가능한 이형 층을 가지며, 전도성 페이스트(808)로 채워진 공유된 애퍼처는 인터포져 층의 각각의 대향 측에서 서브의 패드 또는 각각의 상호연결 비아에 인접한 위치에 위치하며, 상기 전도성 페이스트는 애퍼처 내에 증착되고 제거 가능한 이형 층의 두께만큼 인터포져 층의 표면 위 및 아래로 연장되며, 그 후 인터포져 층으로부터 제거 가능한 이형 층을 제거하는, 하나 이상의 인터포져 층을 형성하는 단계;
    상기 상부 서브 층 및 상기 하나 이상의 인접한 쌍의 서브 층을 밀폐된 라미네이션 프레스에 배치하고, 상기 라미네이션 프레스의 밀폐된 영역으로부터 공기를 제거하는 단계;
    라미네이션 압력을 제공하면서, 라미네이션 프레스의 밀폐된 영역의 온도를 전도성 페이스트의 용융 온도 이상으로 증가시키는 단계;
    상기 서브 층 및 인접한 쌍의 서브 층이 기계적으로 결합되고 상호연결 비아 또는 패드가 용융된 전도성 페이스트에 의해 전기적으로 연결될 때까지, 라미네이션 압력 및 용융 온도를 제공하는 단계를 포함하며,
    상기 서브 층들 중 적어도 하나는 촉매 라미네이트로부터 형성되고, 상기 전도성 트레이스 중 적어도 하나는, 무전해 도금을 사용하여 촉매 라미네이트에 형성된 채널 내에 형성되고, 상기 촉매 라미네이트는 촉매 라미네이트에 형성된 채널에 노출되는 촉매 입자를 갖는, 다층 회로 기판을 형성하기 위한 프로세스.
  11. 제 10 항에 있어서,
    상기 서브 층 중 적어도 하나는 촉매 라미네이트로 형성되고, 상기 전도성 트레이스 중 적어도 하나는 촉매 라미네이트 내에 형성된 채널로 무전해 도금을 사용하여 형성되는, 다층 회로 기판을 형성하기 위한 프로세스.
  12. 제 11 항에 있어서,
    상기 채널은 촉매 입자 배제 깊이 아래에 형성되는, 다층 회로 기판을 형성하기 위한 프로세스.
  13. 제 11 항에 있어서,
    상기 촉매 입자는 균질한 것인, 다층 회로 기판을 형성하기 위한 프로세스.
  14. 제 11 항에 있어서,
    상기 촉매 입자가 팔라듐(Pd), 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co), 또는 구리(Cu), 또는 다른 화합물 또는 그의 염 중 적어도 하나인, 다층 회로 기판을 형성하기 위한 프로세스.
  15. 제 10 항에 있어서,
    상기 촉매 입자는 불균질한 것인, 다층 회로 기판을 형성하기 위한 프로세스.
  16. 제 10 항에 있어서,
    상기 촉매 입자는 촉매로 코팅된 충전제인, 다층 회로 기판을 형성하기 위한 프로세스.
  17. 제 16 항에 있어서,
    상기 충전제는 점토 광물, 수화 알루미늄 층상 규산염, 이산화 규소, 카올리나이트, 폴리실리케이트, 카올린 또는 중국 점토 계열, 또는 고온 플라스틱 중 적어도 하나인, 다층 회로 기판을 형성하기 위한 프로세스.
  18. 제 16 항에 있어서,
    상기 촉매 입자가 팔라듐(Pd), 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co), 또는 구리(Cu), 또는 다른 화합물 또는 그의 염 중 적어도 하나인, 다층 회로 기판을 형성하기 위한 프로세스.
  19. 제 10 항에 있어서,
    상기 인터포져 층은 폴리이미드, B-레벨 프리-프레그, 가요성 또는 비가요성 유전체를 위한 에폭시 또는 에폭시 블렌드, 시아네이트 에스테르, 폴리테트라플루오로에틸렌(PTFE, 상표명 Teflon®으로 공지) 또는 PTFE 블렌드 프리-프레그 또는 접착제, 접착제의 연속 층과 같은 본드 플라이, 폴리이미드, 및, 접착제 중 적어도 하나로 형성된, 다층 회로 기판을 형성하기 위한 프로세스.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10849233B2 (en) * 2017-07-10 2020-11-24 Catlam, Llc Process for forming traces on a catalytic laminate
US9922951B1 (en) * 2016-11-12 2018-03-20 Sierra Circuits, Inc. Integrated circuit wafer integration with catalytic laminate or adhesive
KR102154193B1 (ko) * 2018-02-20 2020-09-09 주식회사 아모그린텍 연성 인쇄회로기판
US10827624B2 (en) * 2018-03-05 2020-11-03 Catlam, Llc Catalytic laminate with conductive traces formed during lamination
US10681842B1 (en) * 2019-02-27 2020-06-09 International Business Machines Corporation Monolithic signal carrier device implemented in cryogenic quantum computing applications
US20200288569A1 (en) * 2019-03-04 2020-09-10 OSI Electronics, Inc. Circuit Board with Improved Thermal, Moisture Resistance, and Electrical Properties
KR20220160967A (ko) * 2021-05-28 2022-12-06 (주)티에스이 이종 재질의 다층 회로기판 및 그 제조 방법
KR102537710B1 (ko) * 2021-05-28 2023-05-31 (주)티에스이 일괄 접합 방식의 다층 회로기판 및 그 제조 방법
CN113543493B (zh) * 2021-07-12 2023-05-09 上海嘉捷通电路科技股份有限公司 一种z向互连印制电路板的制备方法
TWI804335B (zh) * 2021-11-15 2023-06-01 欣興電子股份有限公司 電路板結構

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US638406A (en) 1899-07-24 1899-12-05 Abraham L Stone Milk cooler and aerator.
US3014818A (en) 1957-12-09 1961-12-26 Du Pont Electrically conducting articles and process of making same
US3259559A (en) 1962-08-22 1966-07-05 Day Company Method for electroless copper plating
US3226256A (en) 1963-01-02 1965-12-28 Jr Frederick W Schneble Method of making printed circuits
US3269861A (en) 1963-06-21 1966-08-30 Day Company Method for electroless copper plating
US3322881A (en) 1964-08-19 1967-05-30 Jr Frederick W Schneble Multilayer printed circuit assemblies
US3269891A (en) 1965-08-31 1966-08-30 American Cyanamid Co Fixing dry strength resin on fibers by alum in the presence of a buffer
US3370974A (en) 1965-10-20 1968-02-27 Ivan C. Hepfer Electroless plating on non-conductive materials
US3799802A (en) 1966-06-28 1974-03-26 F Schneble Plated through hole printed circuit boards
US3546009A (en) 1967-01-03 1970-12-08 Kollmorgen Corp Metallization of insulating substrates
US3600330A (en) * 1967-01-03 1971-08-17 Photocircuits Division Of Koli Metallization of insulating substrates
DE1690224B1 (de) 1967-08-29 1971-03-25 Standard Elek K Lorenz Ag Bad fuer die stromlose verkupferung von kunststoffplatten
US3925138A (en) 1973-11-27 1975-12-09 Formica Int Process for preparing an insulating substrate for use in printed circuits
US4001466A (en) 1973-11-27 1977-01-04 Formica International Limited Process for preparing printed circuits
US4287253A (en) 1975-04-08 1981-09-01 Photocircuits Division Of Kollmorgen Corp. Catalytic filler for electroless metallization of hole walls
JPS5335163A (en) 1976-09-14 1978-04-01 Hitachi Chemical Co Ltd Method of producing printed circuit board substrate having through hole from metallic material
US4167601A (en) 1976-11-15 1979-09-11 Western Electric Company, Inc. Method of depositing a stress-free electroless copper deposit
DE2728465C2 (de) 1977-06-24 1982-04-22 Preh, Elektrofeinmechanische Werke, Jakob Preh, Nachf. Gmbh & Co, 8740 Bad Neustadt Gedruckte Schaltung
US4145460A (en) 1977-06-27 1979-03-20 Western Electric Company, Inc. Method of fabricating a printed circuit board with etched through holes
JPS5830760B2 (ja) 1980-10-09 1983-07-01 株式会社日立製作所 プリント回路板の製法
JPS5792895A (en) * 1980-12-02 1982-06-09 Nippon Telegraph & Telephone Method of laminating printed board
DE3121015C2 (de) 1981-05-27 1986-12-04 Friedr. Blasberg GmbH und Co KG, 5650 Solingen Verfahren zur Aktivierung von gebeizten Oberflächen und Lösung zur Durchführung desselben
JPS5821394A (ja) * 1981-07-29 1983-02-08 三喜工業株式会社 プリント配線板の製造法
US4354895A (en) 1981-11-27 1982-10-19 International Business Machines Corporation Method for making laminated multilayer circuit boards
US4512829A (en) 1983-04-07 1985-04-23 Satosen Co., Ltd. Process for producing printed circuit boards
DE3408630A1 (de) 1984-03-09 1985-09-12 Hoechst Ag, 6230 Frankfurt Verfahren und schichtmaterial zur herstellung durchkontaktierter elektrischer leiterplatten
US4581301A (en) 1984-04-10 1986-04-08 Michaelson Henry W Additive adhesive based process for the manufacture of printed circuit boards
US4585502A (en) 1984-04-27 1986-04-29 Hitachi Condenser Co., Ltd. Process for producing printed circuit board
JPS6155989A (ja) * 1984-08-27 1986-03-20 日立化成工業株式会社 印刷配線板の製造法
US4767665A (en) * 1985-09-16 1988-08-30 Seeger Richard E Article formed by electroless plating
US4908242A (en) 1986-10-31 1990-03-13 Kollmorgen Corporation Method of consistently producing a copper deposit on a substrate by electroless deposition which deposit is essentially free of fissures
US4859571A (en) 1986-12-30 1989-08-22 E. I. Du Pont De Nemours And Company Embedded catalyst receptors for metallization of dielectrics
US4954185A (en) 1987-01-14 1990-09-04 Kollmorgen Corporation Method of applying adherent coating on copper
US5309632A (en) 1988-03-28 1994-05-10 Hitachi Chemical Co., Ltd. Process for producing printed wiring board
US5153987A (en) 1988-07-15 1992-10-13 Hitachi Chemical Company, Ltd. Process for producing printed wiring boards
US5260170A (en) 1990-01-08 1993-11-09 Motorola, Inc. Dielectric layered sequentially processed circuit board
JP2881963B2 (ja) 1990-05-25 1999-04-12 ソニー株式会社 配線基板及びその製造方法
US5252195A (en) * 1990-08-20 1993-10-12 Mitsubishi Rayon Company Ltd. Process for producing a printed wiring board
JPH04100294A (ja) 1990-08-20 1992-04-02 Mitsubishi Rayon Co Ltd プリント配線板の製造方法
US5200720A (en) 1990-11-27 1993-04-06 Sam Hwa Capacitor Co., Ltd. Emi bead core filter, process and apparatus thereof
US5162144A (en) 1991-08-01 1992-11-10 Motorola, Inc. Process for metallizing substrates using starved-reaction metal-oxide reduction
DE69225495T2 (de) * 1991-12-31 1998-10-08 Tessera Inc Verfahren zur konstruktion von mehrschichtigen schaltungen, strukturen mit personalisierungsmerkmalen und darin verwendete komponenten
US5272600A (en) 1992-09-02 1993-12-21 Microelectronics And Computer Technology Corporation Electrical interconnect device with interwoven power and ground lines and capacitive vias
US5340746A (en) 1993-01-08 1994-08-23 Minnesota Mining And Manufacturing Company Composite reactive articles for the determination of cyanide
US5419954A (en) 1993-02-04 1995-05-30 The Alpha Corporation Composition including a catalytic metal-polymer complex and a method of manufacturing a laminate preform or a laminate which is catalytically effective for subsequent electroless metallization thereof
JP3309522B2 (ja) * 1993-11-15 2002-07-29 株式会社村田製作所 多層基板及びその製造方法
DE19731346C2 (de) 1997-06-06 2003-09-25 Lpkf Laser & Electronics Ag Leiterbahnstrukturen und ein Verfahren zu deren Herstellung
JP3100131B1 (ja) 1998-09-07 2000-10-16 キヤノン株式会社 画像形成装置
MY144573A (en) 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
DE60045566D1 (de) 1999-08-06 2011-03-03 Ibiden Co Ltd Mehrschicht-Leiterplatte
EP2053908B1 (en) 1999-08-12 2011-12-21 Ibiden Co., Ltd. Multilayer printed wiring board with a solder resist composition
US6774315B1 (en) 2000-05-24 2004-08-10 International Business Machines Corporation Floating interposer
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
JP3867523B2 (ja) 2000-12-26 2007-01-10 株式会社デンソー プリント基板およびその製造方法
US6630743B2 (en) 2001-02-27 2003-10-07 International Business Machines Corporation Copper plated PTH barrels and methods for fabricating
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US20030094666A1 (en) 2001-11-16 2003-05-22 R-Tec Corporation Interposer
GB0212632D0 (en) 2002-05-31 2002-07-10 Shipley Co Llc Laser-activated dielectric material and method for using the same in an electroless deposition process
US6638607B1 (en) * 2002-10-30 2003-10-28 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
JP4266310B2 (ja) 2003-01-31 2009-05-20 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 感光性樹脂組成物および該組成物を用いた樹脂パターンの形成方法
US7067454B2 (en) 2003-04-09 2006-06-27 Honeywell International Inc. Low cost quick response catalyst system
TWI224377B (en) 2003-11-14 2004-11-21 Ind Tech Res Inst Wafer level chip scale packaging structure and method of fabrication the same
US7169691B2 (en) 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
US7470990B2 (en) * 2004-03-31 2008-12-30 Endicott Interconnect Technologies, Inc. Low moisture absorptive circuitized substrate with reduced thermal expansion, method of making same, electrical assembly utilizing same, and information handling system utilizing same
JP4146826B2 (ja) 2004-09-14 2008-09-10 カシオマイクロニクス株式会社 配線基板及び半導体装置
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
US20060068173A1 (en) 2004-09-30 2006-03-30 Ebara Corporation Methods for forming and patterning of metallic films
US7271099B2 (en) 2005-06-06 2007-09-18 Ffei Limited Forming a conductive pattern on a substrate
JP2007027312A (ja) 2005-07-14 2007-02-01 Fujifilm Holdings Corp 配線基板の製造方法および配線基板
EP1767663A1 (en) 2005-09-23 2007-03-28 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Method for partially metallizing a product
US8059415B2 (en) 2006-12-15 2011-11-15 Finisar Corporation Molded communications module having integrated plastic circuit structures
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
JP2008218714A (ja) 2007-03-05 2008-09-18 Bridgestone Corp 光透過性電磁波シールド材及びその製造方法、並びに貴金属の極薄膜を有する微粒子及びその製造方法
BRPI0813652A2 (pt) 2007-07-02 2014-12-30 3M Innovative Properties Co Método de padronização de um substrato
US7632753B1 (en) 2007-10-04 2009-12-15 Amkor Technology, Inc. Wafer level package utilizing laser-activated dielectric material
US9117714B2 (en) 2007-10-19 2015-08-25 Visera Technologies Company Limited Wafer level package and mask for fabricating the same
KR100936078B1 (ko) 2007-11-12 2010-01-12 삼성전기주식회사 전기부재 및 이를 이용한 인쇄회로기판의 제조방법
US8246774B2 (en) 2007-12-27 2012-08-21 Alps Electric Co., Ltd. Resin bonding method by photoirradiation, method for producing resin article, resin article produced by the same method, method for producing microchip, and microchip produced by the same method
TWI384594B (zh) 2008-06-05 2013-02-01 Unimicron Technology Corp 內埋式線路結構的製程
US9000558B2 (en) 2009-01-19 2015-04-07 Broadcom Corporation Wafer-level flip chip package with RF passive element/ package signal connection overlay
TWI388122B (zh) 2009-04-20 2013-03-01 Unimicron Technology Corp 形成複合材料電路板結構的方法
KR101088631B1 (ko) * 2009-05-27 2011-12-01 전자부품연구원 비아 페이스트 조성물
US9136196B2 (en) 2009-06-02 2015-09-15 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
TWI392425B (zh) 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
US20110281135A1 (en) 2009-12-17 2011-11-17 Byd Company Limited Surface metallizing method, method for preparing plastic article and plastic article made therefrom
US8541687B2 (en) * 2010-04-22 2013-09-24 Endicott Interconnect Technologies, Inc. Coreless layer buildup structure
KR101680082B1 (ko) 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법
CN102071411B (zh) 2010-08-19 2012-05-30 比亚迪股份有限公司 一种塑料制品的制备方法及一种塑料制品
TWI423750B (zh) 2010-09-24 2014-01-11 Kuang Hong Prec Co Ltd 非導電性載體形成電路結構之製造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
GB2489042A (en) 2011-03-18 2012-09-19 Conductive Inkjet Technology Ltd Photo-patternable structure
US8648277B2 (en) 2011-03-31 2014-02-11 Electro Scientific Industries, Inc. Laser direct ablation with picosecond laser pulses at high pulse repetition frequencies
JP5821394B2 (ja) 2011-08-16 2015-11-24 株式会社リコー 撮像装置
EP2559486B1 (en) 2011-08-17 2017-04-19 Rohm and Haas Electronic Materials, L.L.C. Stable catalysts for electroless metallization
US8784952B2 (en) 2011-08-19 2014-07-22 Earthone Circuit Technologies Corporation Method of forming a conductive image on a non-conductive surface
US8592259B2 (en) 2011-11-29 2013-11-26 Broadcom Corporation Method of fabricating a wafer level semiconductor package having a pre-formed dielectric layer
US8643150B1 (en) 2012-02-15 2014-02-04 Maxim Integrated Products, Inc. Wafer-level package device having solder bump assemblies that include an inner pillar structure
TWI495066B (zh) 2012-08-31 2015-08-01 Chipmos Technologies Inc 晶圓級封裝結構及其製造方法
DE102012216101B4 (de) 2012-09-12 2016-03-24 Festo Ag & Co. Kg Verfahren zum Herstellen einer in einem Substrat integrierten Spule, Verfahren zur Herstellung einer mehrschichtigen Leiterplatte und elektronisches Gerät
US9000587B1 (en) 2013-03-12 2015-04-07 Maxim Integrated Products, Inc. Wafer-level thin chip integration
JP6155989B2 (ja) 2013-09-04 2017-07-05 凸版印刷株式会社 膜電極接合体の製造装置、及び製造方法
US9380700B2 (en) * 2014-05-19 2016-06-28 Sierra Circuits, Inc. Method for forming traces of a printed circuit board
US9398703B2 (en) 2014-05-19 2016-07-19 Sierra Circuits, Inc. Via in a printed circuit board
US9631279B2 (en) 2014-05-19 2017-04-25 Sierra Circuits, Inc. Methods for forming embedded traces
US10573610B2 (en) 2014-05-19 2020-02-25 Catlam, Llc Method for wafer level packaging
US9706667B2 (en) 2014-05-19 2017-07-11 Sierra Circuits, Inc. Via in a printed circuit board
WO2016171245A1 (ja) * 2015-04-24 2016-10-27 富士フイルム株式会社 積層体
US9841009B2 (en) * 2015-07-28 2017-12-12 Northrop Grumman Systems Corporation Hybrid power system
JP2017191892A (ja) * 2016-04-14 2017-10-19 イビデン株式会社 プリント配線基板及びその製造方法
KR102346221B1 (ko) * 2016-06-06 2021-12-31 쇼와덴코머티리얼즈가부시끼가이샤 다층 배선판의 제조 방법

Also Published As

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