KR102430459B1 - 기판 라우팅 및 스루풋 모델링 - Google Patents

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Abstract

본원에서 개시된 실시예들은 일반적으로, 통합 기판 프로세싱 시스템에서의 기판 프로세싱 시퀀스를 스케줄링하기 위한 방법들, 시스템들, 및 비-일시적 컴퓨터 판독가능 매체에 관한 것이다. 클라이언트 디바이스는 프로세싱될 기판들의 배치(batch) 내의 각각의 기판에 프로세싱 시퀀스를 할당한다. 클라이언트 디바이스는 통합 기판 프로세싱 시스템의 각각의 프로세싱 챔버에 대해, 프로세스 시퀀스의 각각의 프로세스에 프로세싱 챔버를 할당한다. 클라이언트 디바이스는 기판들의 배치에 대한 프로세싱 모델을 생성한다. 프로세싱 모델은 각각의 프로세싱 챔버 내의 각각의 기판에 대한 시작 시간을 정의한다. 클라이언트 디바이스는 프로세싱 모델에 기반하여 반도체 기판들의 배치에 대한 타임테이블을 생성한다. 클라이언트 디바이스는 타임테이블에 따라 기판들의 배치를 프로세싱한다.

Description

기판 라우팅 및 스루풋 모델링
[0001] 본 개시내용의 실시예들은 일반적으로, 통합 프로세싱 시스템에서 기판들을 이송하기 위한 장치 및 방법들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은, 통합 프로세싱 시스템에서의 기판 라우팅 및 스루풋을 개선하는 소프트웨어 시퀀서(software sequencer)를 갖는 통합 기판 프로세싱 시스템들에 관한 것이다.
[0002] 반도체 프로세싱에서, 많은 프로세싱 단계들을 갖는 특정 프로세싱 레시피(processing recipe)들을 사용하여 반도체 기판들 상에 다층 피처(multi-layered feature)들이 제조된다. 기판들을 프로세싱 환경(예컨대, 제어된 환경)으로부터 제거하지 않으면서 프로세스 시퀀스를 수행하기 위해 다수의 프로세스 챔버들을 통합한 클러스터 툴이 일반적으로 반도체 기판들을 프로세싱하는 데 사용된다. 프로세스 시퀀스는 일반적으로, 클러스터 툴의 하나 이상의 프로세싱 챔버들에서 완료되는 디바이스 제조 단계들 또는 프로세스 레시피 단계들의 시퀀스로서 정의된다. 프로세스 시퀀스는 일반적으로, 다양한 기판 전자 디바이스 제조 프로세싱 단계들을 포함할 수 있다.
[0003] 클러스터 툴들은, 기판들을 상이한 포지션들로 이동시키고 그리고 사용자 입력에 기반하여 기판들 상에서 프로세스들을 실행하는 것을 담당하는 시퀀서를 포함할 수 있다. 시퀀서는, 더 큰 스루풋이 달성될 수 있도록 기판 이동들을 개선하도록 구성된다. 클러스터 툴 내에서 기판들을 이송하는 동안, 시퀀서는 또한, 프로세스 엔지니어들 또는 사용자들에 의해 특정된 모든 제약들이 충족되는 것이 보장되게 한다. 종래의 접근법들은 경험적(heuristic)인데, 즉, 각각의 제품은, 클러스터 툴이 스스로 찾을 수 있는 가장 일반적인 통계(stats) 및 토폴로지들을 처리하는 커스텀 소프트웨어 코드로 작성된다. 이 접근법의 문제점은 신제품들을 위해 이 코드를 작성하는 데 시간이 걸리고, 안정화하는 데 시간이 또한 오래 걸린다는 것이다.
[0004] 따라서, 통합 프로세싱 시스템에서 기판 라우팅 및 스루풋을 개선하는 소프트웨어 시퀀서가 계속해서 필요하다.
[0005] 본원에서 개시된 실시예들은 일반적으로, 통합 기판 프로세싱 시스템에서의 기판 프로세싱 시퀀스를 스케줄링하기 위한 방법들, 시스템들, 및 비-일시적 컴퓨터 판독가능 매체에 관한 것이다. 클라이언트 디바이스는 프로세싱될 기판들의 배치(batch) 내의 각각의 기판에 프로세싱 시퀀스를 할당한다. 클라이언트 디바이스는 통합 기판 프로세싱 시스템의 각각의 프로세싱 챔버에 대해, 프로세스 시퀀스의 각각의 프로세스에 프로세싱 챔버를 할당한다. 클라이언트 디바이스는 기판들의 배치에 대한 프로세싱 모델을 생성한다. 프로세싱 모델은 각각의 프로세싱 챔버 내의 각각의 기판에 대한 시작 시간을 정의한다. 클라이언트 디바이스는 프로세싱 모델에 기반하여 기판들의 배치에 대한 타임테이블(timetable)을 생성한다. 클라이언트 디바이스는 타임테이블에 따라 기판들의 배치를 프로세싱한다.
[0006] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0007] 도 1은 본원에서 개시된 일 실시예에 따른, 기판 프로세싱을 위한 클러스터 툴을 개략적으로 예시한다.
[0008] 도 2는 본원에서 개시된 일 실시예에 따른, 통합 클러스터 툴에 대한 프로세스 시퀀스의 일 실시예의 흐름도이다.
[0009] 도 3은 본원에서 개시된 일 실시예에 따른, 컴퓨팅 환경을 예시한다.
[0010] 도 4는 본원에서 개시된 일 실시예에 따른, 클러스터 툴에서 기판들을 프로세싱하기 위한 스케줄을 생성하는 방법의 흐름도이다.
[0011] 도 5는 본원에서 개시된 일 실시예에 따른, 클러스터 툴에서 기판들을 프로세싱하기 위한 스케줄을 생성하는 방법의 흐름도이다.
[0012] 도 6은 본원에서 개시된 일 실시예에 따른 컴퓨팅 플랫폼을 예시한다.
[0013] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0014] 그러나, 첨부된 도면들은 본 발명의 단지 예시적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0015] 본원에서 설명된 본 개시내용의 실시예들은 일반적으로, 기판 프로세싱 시퀀스에 관한 것이다. 도 1은 본 개시내용의 일 실시예에 따른, 기판 프로세싱을 위한 클러스터 툴(100)을 개략적으로 예시한다. 본원에서 설명되는 방법은 프로세스 시퀀스를 수행하도록 구성된 다른 툴들에서 실시될 수 있는 것으로 고려된다. 예컨대, 도 1에 구현된 클러스터 툴(100)은 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 Endura® 클러스터 툴이다.
[0016] 클러스터 툴(100)은 진공-기밀 프로세싱 플랫폼(vacuum-tight processing platform)(101), 및 팩토리 인터페이스(factory interface)(102)를 포함한다. 플랫폼(101)은, 진공 기판 이송 챔버들(103, 104)에 커플링된 복수의 프로세싱 챔버들(110, 108, 114, 112, 118, 116) 및 적어도 하나의 로드-록 챔버(120)를 포함한다. 팩토리 인터페이스(102)는 로드 록 챔버(120)에 의해 이송 챔버(104)에 커플링된다.
[0017] 일 실시예에서, 팩토리 인터페이스(102)는, 적어도 하나의 도킹 스테이션(docking station), 적어도 하나의 기판 이송 로봇(138), 및 적어도 하나의 기판 얼라이너(140)를 포함한다. 도킹 스테이션은 하나 이상의 FOUP(front opening unified pod)들(128)을 수용하도록 구성된다. 도 1의 실시예에서 2개의 FOUP들(128A, 128B)이 도시된다. 기판 이송 로봇(138)은 기판을 팩토리 인터페이스(102)로부터 로드 록 챔버(120)로 이송하도록 구성된다.
[0018] 로드 록 챔버(120)는, 팩토리 인터페이스(102)에 커플링된 제1 포트 및 제1 이송 챔버(104)에 커플링된 제2 포트를 갖는다. 로드 록 챔버(120)는, 이송 챔버(104)의 진공 환경과 팩토리 인터페이스(102)의 실질적으로 주변(ambient)(예컨대, 대기(atmospheric)) 환경 사이에서 기판들을 통과시키는 것을 용이하게 하기 위해 필요에 따라 챔버(120)를 펌핑 다운(pump down)시키고 배기(vent)시키는 압력 제어 시스템에 커플링된다.
[0019] 제1 이송 챔버(104) 및 제2 이송 챔버(103)는 내부에 배치된 제1 로봇(107) 및 제2 로봇(105)을 각각 갖는다. 로봇들(105, 107) 사이에서의 기판의 이송을 용이하게 하기 위해, 2개의 기판 이송 플랫폼들(106A, 106B)이 이송 챔버(104)에 배치된다. 플랫폼들(106A, 106B)은 이송 챔버들(103, 104)에 개방될 수 있거나, 또는 이송 챔버들(103, 104) 각각에서 상이한 동작 압력들이 유지되는 것을 가능하게 하기 위해 이송 챔버들(103, 104)로부터 선택적으로 격리될(즉, 밀봉될) 수 있다.
[0020] 제1 이송 챔버(104)에 배치된 로봇(107)은, 로드 록 챔버(120)와 프로세싱 챔버들(116, 118)과 기판 이송 플랫폼들(106A, 106B) 사이에서 기판들을 이송할 수 있다. 제2 이송 챔버(103)에 배치된 로봇(105)은, 기판 이송 플랫폼들(106A, 106B)과 프로세싱 챔버들(112, 114, 110, 108) 사이에서 기판들을 이송할 수 있다.
[0021] 도 2는 위에서 설명된 클러스터 툴(100)과 같은 통합 클러스터 툴 내의 기판 상에서의 유전체 층들의 증착을 위한 프로세스 시퀀스(200)의 일 실시예의 흐름도를 예시한다. 프로세스 시퀀스(200)는, 블록(202)에서, 클러스터 툴 내에 기판을 포지셔닝하는 것으로 시작된다.
[0022] 블록(204)에서, 유전체 층이 기판 상에 증착된다. 유전체 층은 금속 옥사이드일 수 있고, ALD 프로세스, MOCVD 프로세스, 종래의 CVD 프로세스, 또는 PVD 프로세스에 의해 증착될 수 있다. 증착 프로세스에 후속하여, 블록(206)에서, 기판은 PDA(post deposition anneal) 프로세스에 노출될 수 있다. PDA 프로세스는, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 Radiance® RTP 챔버와 같은 급속 어닐링 챔버에서 수행될 수 있다.
[0023] 블록(208)에서, 유전체 층은, 유전체 재료를 치밀화(densify)하여 플라즈마-처리된 층(plasma-treated layer)을 형성하기 위해, 불활성 플라즈마 프로세스에 노출된다. 불활성 플라즈마 프로세스는, 불활성 가스를 DPN(decoupled plasma nitridation) 챔버 내로 유동시킴으로써 수행되는 디커플드 불활성 가스 플라즈마 프로세스(decoupled inert gas plasma process)를 포함할 수 있다.
[0024] 블록(210)에서, 기판 상에 배치된 플라즈마-처리된 층은 열적 어닐링 프로세스에 노출된다. 블록(212)에서, 어닐링된 유전체 층 위해 게이트 전극 층이 증착된다. 게이트 전극 층은, 예컨대 LPCVD 챔버를 사용하여 증착되는, 다결정질-Si, 비정질-Si, 또는 다른 적합한 재료일 수 있다.
[0025] 본 개시내용의 방법들은, 클러스터 툴(100)과 같은 클러스터 툴 내에서 기판을 이송하는 개선된 방법을 달성하는 프로세스 스케줄을 결정하는 것에 관한 것이다. 예컨대, 본 개시내용의 방법들은, 도 2와 관련하여 위에서 논의된 방법에 대한 개선된 스케줄링을 달성하는 프로세스 스케줄을 제공한다.
[0026] 도 1을 다시 참조하면, 클러스터 툴(100)은 제어기(190)와 통신할 수 있다. 제어기(190)는 클러스터 툴(100)의 각각의 기판 프로세싱 챔버(108, 110, 112, 114, 116, 및 118)의 프로세스 파라미터들을 제어하는 것을 돕는 제어기일 수 있다. 추가적으로, 제어기(190)는 클러스터 툴(100)에서 프로세싱될 기판들의 시퀀싱 및 스케줄링을 도울 수 있다.
[0027] 도 3은 일 실시예에 따른 컴퓨팅 환경(300)을 예시한다. 컴퓨팅 환경(300)은 제어기(190) 및 클라이언트 디바이스(302)를 포함한다. 제어기(190)는 네트워크(305)를 통해 클라이언트 디바이스(302)와 통신한다. 도 1과 관련하여 위에서 논의된 바와 같이, 제어기(190)는 클러스터 툴(100)과 함께 사용된다.
[0028] 클라이언트 디바이스(302)는 네트워크(305)를 통해 제어기(190)와 통신한다. 예컨대, 클라이언트 디바이스(302)는 클러스터 툴(100)에서 프로세싱될 기판들의 배치를 위해 프로세스 스케줄을 생성할 수 있다. 예컨대, 사용자는 클라이언트 디바이스(302)에 시퀀스 레시피를 제공할 수 있으며, 시퀀스 레시피는, 상이한 스테이지들에서 기판이 어떤 가능한 프로세싱 챔버들을 방문할 것인지 및 각각의 챔버에서 실행될 프로세스를 설명한다. 그런 다음, 클라이언트 디바이스(302)는, 기판들이 더 짧은 지속기간 내에 프로세싱될 수 있도록, 기판 이동들에 대한 스케줄을 생성한다. 예컨대, 클라이언트 디바이스(302)는 클러스터 툴의 수학적 모델을 생성하고, 그런 다음, 모델을 최적화하여, 클러스터 툴 내에서 기판들을 이송하는 개선된 방식에 대한 솔루션을 제공할 뿐만 아니라 클러스터 툴의 정의된 모든 제약들을 충족시킨다. 그런 다음, 클라이언트 디바이스(302)는 기판 프로세싱 스케줄 및 명령들을 제어기(190)에 전달할 것이다.
[0029] 도 4는 일 실시예에 따른, 클러스터 툴에서 기판들을 프로세싱하기 위한 스케줄을 생성하는 방법(400)의 흐름도이다. 예컨대, 방법(400)은 도 1과 관련하여 위에서 논의된 클러스터 툴(100) 상에서 실시될 수 있다. 다른 예들에서, 방법(400)은 다른 상업적으로 입수가능한 클러스터 툴들 상에서 실시될 수 있다.
[0030] 방법(400)은 블록(402)에서 시작된다. 블록(402)에서, 기판들의 배치 내의 각각의 기판에 대한 시퀀스가 정의된다. 일 실시예에서, 클라이언트 디바이스(302)는 각각의 기판에 대한 시퀀스를 사용자로부터 수신한다. 예컨대, 사용자는, 프로세싱 시퀀스를, 진입, 증착, 어닐링, 에칭, 어닐링, 증착, 퇴장(exit)으로서 정의할 수 있다. 수학적으로, 기판들의 제1 배치는 {Wi}로서 정의될 수 있으며, 여기서, i는 1 내지 n의 범위이다. 도 4에서 논의된 예의 경우, 각각의 기판 Wi는 동일한 시퀀스의 단계들을 겪는다. 시퀀스의 단계들은 수학적으로 {si}로서 표현될 수 있으며, 여기서 i는 1 내지 n의 범위이다. 따라서, 각각의 기판 Wi는 블록(402)에서 정의된 시퀀스의 각각의 단계 si를 겪는다.
[0031] 블록(404)에서, 클라이언트 디바이스(302)는, 프로세싱 시퀀스의 각각의 단계에 대해 각각의 기판에 프로세싱 챔버를 할당한다. 예컨대, 도 1을 참조하면, 위의 블록(402)에서 정의된 프로세스 시퀀스를 용이하게 하기 위해 챔버들(108, 110, 112, 114, 116, 및 118)로부터 적합한 챔버들이 선정될 수 있다. 특정 예에서, 챔버들(116, 118)은 CVD(chemical vapor deposition) 챔버일 수 있고; 챔버들(108, 114)은 DPN(decoupled plasma nitridation) 챔버일 수 있고; 챔버들(110, 112)은 RTP(rapid thermal process) 챔버일 수 있다. 하나 이상의 냉각 챔버(cool down chamber)들이 기판 이송 플랫폼(106A, 106B) 위에 포지셔닝될 수 있다. 따라서, 클러스터 툴(100) 내에서의 어레인지먼트를 결정 시에, 클라이언트 디바이스(302)는, 프로세싱 시퀀스의 각각의 프로세스 단계, 및 단계들 사이의 트랜지션들에 대해, 챔버들, 로드 록들, 및 로봇들을 배정할 수 있다.
[0032] 블록(406)에서, 클라이언트 디바이스(302)는 기판들의 배치에 대한 프로세싱 모델을 생성한다. 클라이언트 디바이스(302)는, 위의 블록(404)에서 논의된 프로세싱 챔버들의 할당에 기반하여 프로세싱 모델을 생성할 수 있다. 일반적으로, 각각의 기판 Wx는 시간 Tx에서 시작된다. 각각의 시퀀스 단계 si의 프로세스 지속기간은 Ds로서 정의되며, 여기서 s는 시퀀스의 단계 번호이다. 예컨대, D3은 시퀀스 단계 s3의 프로세스 시간이다. 일반적으로, 프로세스 챔버 내에서의 프로세스가 완료된 후에, 기판은 프로세스 챔버에서 대기할 수 있다. 대기 시간은 Qxs로서 정의되며, 여기서 x는 기판 번호이고, s는 시퀀스 단계 번호이다. 예컨대, Q21은 시퀀스 단계 s1에서의 기판 W2의 대기 시간으로서 해석된다. 전술한 정의들이 주어지면, 기판 W1은
Figure 112020037026116-pct00001
과 동일한 시간에 단계 s1을 시작한다. 일반화하면, 기판 W1은 다음과 동일한 시간에 임의의 단계 si를 시작할 것이다:
Figure 112020037026116-pct00002
[0033] 블록(406)은 서브-블록(408)을 포함한다. 서브-블록(408)에서, 클러스터 툴(100)의 각각의 프로세싱 챔버에 대해, 클라이언트 디바이스(302)는 시퀀스 제약을 정의한다. 시퀀스 제약들은, 기판들의 배치 내의 모든 기판들을 프로세싱하는 데 걸리는 시간을 감소시키거나, 또는 궁극적으로는 최소화하는 목적을 돕는다. 직관적으로, 이는, 제어기(190)가 가능한 한 신속하게 기판들을 클러스터 툴(100)로 보내고 그리고 기판들을 클러스터 툴(100)로부터 리트리브(retrieve)할 것임을 의미할 것이다. 그렇게 하기 위해, 클라이언트 디바이스(302)는 프로세스 모델을 생성하기 위해 선형 최적화의 원리를 레버리징(leverage)한다.
[0034] 선형 최적화는, 요건들이 선형 관계들에 의해 표현되는 수학적 모델에서 "최상의" 결과(예컨대, 가장 짧은 프로세스 시간)를 달성하는 방법이다. 수학적으로, 이는 다음과 같이 표현될 수 있다:
[0035] 다음을 최소화하고:
Figure 112020037026116-pct00003
[0036] 다음을 조건으로 하고:
Figure 112020037026116-pct00004
[0037] 여기서, Xi는 변수들이고,
Figure 112020037026116-pct00005
,
Figure 112020037026116-pct00006
, 그리고
Figure 112020037026116-pct00007
이다.
[0038] 이 원리를 위에 적용하면, 클라이언트 디바이스는 다음을 최소화하며:
Figure 112020037026116-pct00008
[0039] 여기서, Ai, Bj는, 시작 시간 변수들 Ti 및 대기 시간들 Qjk에 각각 적용될 수 있는 가중치들이다. 예컨대, 가중치들은 반도체 제조 프로세스의 추가적인 특징들에 관한 것일 수 있다. 일 실시예에서, 가중치들은, 프로세싱 챔버 내에서 기판의 프로세싱이 완료된 후에 실행되는 세정 프로세스에 상응하여 조정될 수 있다. 다른 실시예에서, 가중치들은, 클러스터 툴(100) 전체에 걸친 "더미(dummy)" 기판 이동에 상응하여 조정될 수 있다. 다른 실시예에서, 가중치들은, 로봇이 단일 블레이드 로봇인지 듀얼 블레이드 로봇인지에 상응하여 조정될 수 있다. 다른 실시예에서, 가중치들은, 프로세싱 챔버가 배치 프로세싱 챔버(즉, 프로세싱 챔버는 2개 이상의 기판들을 한번에 프로세싱할 수 있음)인 것에 상응하여 조정될 수 있다. 또 다른 실시예에서, 가중치들은, 기판이 특정 프로세싱 챔버를 재방문(revisit)하는 것을 필요로 하는 기판 프로세싱 시퀀스에 상응하여 조정될 수 있다.
[0040] 일반적으로, 이전 기판이 프로세싱을 완료할 때까지 주어진 기판은 주어진 프로세싱 챔버에 진입할 수 없는 것으로서 제약들이 정의될 수 있다. 수학적으로, 시퀀스 단계 ss에서 동일한 프로세싱 챔버를 사용하는 2개의 기판들 Wx, Wy이 있다고 가정한다. Wx는 Wy 전에 챔버에 도착한다. 따라서, Wy에 대한 시작 시간은, "Wx의 시작 시간 + 단계 ss의 지속기간 + 단계 ss 이후의 Wx 대기 시간" 보다 더 크다. 블록(404)에서의 시작 시간의 정의를 사용하면, 제약은 다음과 같이 표현될 수 있다:
Figure 112020037026116-pct00009
[0041] 따라서,
Figure 112020037026116-pct00010
는 시퀀스 단계에서 사용되는 각각의 프로세싱 챔버 및 모든 각각의 연속적인 기판 쌍에 대해, 즉, 각각의 (x, y)에 대해,
Figure 112020037026116-pct00011
를 조건으로 최소화되며, 여기서 Wx, Wy는 시퀀스 단계 ss에서 동일한 프로세싱 챔버를 연속적으로 사용한다.
[0042] 따라서, 클라이언트 디바이스(108)는, 동시에 모든 시퀀스 제약들에 기반하여 배치 내의 모든 기판들에 대한 프로세싱 모델을 생성한다. 각각의 기판이 동일한 프로세싱 시퀀스를 할당받기 때문에, 클라이언트 디바이스(302)는 프로세싱 모델을 한번에 생성할 수 있다.
[0043] 블록(410)에서, 클라이언트 디바이스(302)는, 블록(206)에서 생성된 모델에 기반하여 기판들의 배치에 대한 타임테이블을 생성한다. 예컨대, 타임테이블은 각각의 기판의 시작 시간 Tx, 및 각각의 프로세싱 챔버에서의 기판 프로세싱의 순서를 포함한다.
[0044] 블록(412)에서, 선택적으로, 클라이언트 디바이스(302)는 타임테이블을 제어기(190)에 송신한다. 클라이언트 디바이스(302)와 제어기가 동일한 것인 그러한 실시예들에서, 클라이언트 디바이스(302)는 타임테이블을 송신할 필요가 없다. 블록(414)에서, 클라이언트 디바이스(302)(또는 제어기(190))는 타임테이블에 기반하여 기판 프로세싱을 시작한다.
[0045] 도 5는 일 실시예에 따른, 클러스터 툴에서 기판들을 프로세싱하기 위한 스케줄을 생성하는 방법(500)의 흐름도이다. 예컨대, 방법(500)은 도 1과 관련하여 위에서 논의된 클러스터 툴(100) 상에서 실시될 수 있다. 다른 예들에서, 방법(500)은 다른 상업적으로 입수가능한 클러스터 툴들 상에서 실시될 수 있다. 도 5에서 논의된 예의 경우, 모든 기판들 Wi가 동일한 시퀀스의 단계들을 겪는 것은 아니다.
[0046] 방법(500)은 블록(502)에서 시작된다. 블록(502)에서, 클러스터 툴(100)에 진입할 2개의 기판들이 선정된다. 예컨대, Wx, Wy는 프로세싱 챔버에 진입하도록 선정된 첫 번째 2개의 기판들이다. 블록(504)에서, 클러스터 툴에 진입하도록 선정된 각각의 기판에 대한 시퀀스가 정의된다. 일 실시예에서, 클라이언트 디바이스(302)는 각각의 기판에 대한 시퀀스를 사용자로부터 수신한다. 예컨대, 사용자는, 프로세싱 시퀀스를, 진입, 증착, 어닐링, 에칭, 어닐링, 증착, 퇴장으로서 정의할 수 있다. 시퀀스의 단계들은 수학적으로 {si}로서 표현될 수 있으며, 여기서 i는 1 내지 n의 범위이다. 따라서, {si}의 엘리먼트가 {sj}의 엘리먼트와 동일하지 않도록, Wx는 {si}를 포함하고, Wy는 단계들의 세트 {sj}를 포함한다.
[0047] 블록(506)에서, 클라이언트 디바이스(302)는, 프로세싱 시퀀스의 각각의 단계를 위해 클러스터 툴(100)에 진입하는 각각의 기판에 프로세싱 챔버를 할당한다. 예컨대, 도 1을 참조하면, 위의 블록(402)에서 정의된 프로세스 시퀀스를 용이하게 하기 위해 챔버들(108, 110, 112, 114, 116, 및 118)로부터 적합한 챔버들이 선정될 수 있다. 특정 예에서, 챔버들(116, 118)은 CVD(chemical vapor deposition) 챔버일 수 있고; 챔버들(108, 114)은 DPN(decoupled plasma nitridation) 챔버일 수 있고; 챔버들(110, 112)은 RTP(rapid thermal process) 챔버일 수 있다. 하나 이상의 냉각 챔버들이 기판 이송 플랫폼(106A, 106B) 위에 포지셔닝될 수 있다. 따라서, Wx에 대해, 클라이언트 디바이스(302)는 세트 {si}의 각각의 단계에 프로세싱 챔버를 할당하고, Wy에 대해, 클라이언트 디바이스(302)는 세트 {sj}의 각각의 단계에 프로세싱 챔버를 할당한다. 따라서, 클러스터 툴(100) 내에서의 어레인지먼트를 결정 시에, 클라이언트 디바이스(302)는, 프로세싱 시퀀스의 각각의 프로세스 단계, 및 Wx, Wy에 대한 단계들 사이의 트랜지션들에 대해, 챔버들, 로드 록들, 및 로봇들을 배정할 수 있다.
[0048] 블록(508)에서, 클라이언트 디바이스(302)는 클러스터 툴(100)에 진입하도록 선택된 모든 기판들에 대한 프로세싱 챔버 할당에 기반하여 모델을 생성한다. 예컨대, 클라이언트 디바이스(302)는 기판들 Wx, Wy에 대한 프로세싱 챔버 할당에 기반하여 모델을 생성한다.
[0049] 블록(508)은 서브-블록(510)을 포함한다. 서브-블록(510)에서, 클러스터 툴(100)의 각각의 프로세싱 챔버에 대해, 클라이언트 디바이스(302)는 시퀀스 제약을 정의한다. 시퀀스 제약들은, 기판들의 배치 내의 모든 기판들을 프로세싱하는 데 걸리는 시간을 감소시키거나, 또는 궁극적으로는 최소화하는 목적을 돕는다. 직관적으로, 이는, 제어기(190)가 가능한 한 신속하게 기판들을 클러스터 툴(100)로 보내고 그리고 기판들을 클러스터 툴(100)로부터 리트리브할 것임을 의미할 것이다. 그렇게 하기 위해, 클라이언트 디바이스(302)는 프로세스 모델을 생성하기 위해 선형 최적화의 원리를 레버리징한다.
[0050] 예컨대, 클라이언트 디바이스(302)는, 기판들 Wx, Wy가 그들의 프로세싱 시퀀스 동안 이동할, 클러스터 툴(100)의 각각의 프로세싱 챔버에 대한 시퀀스 제약을 생성한다. 클라이언트 디바이스(302)는 도 4의 블록(408)과 관련하여 위에서 논의된 방법들에 따라 시퀀스 제약들을 생성한다.
[0051] 도 4와 관련하여 위에서 논의된 방법과 도 5에서 논의된 방법 사이의 차이는, 도 5에서는 기판들의 배치 내의 각각의 기판에 대한 시퀀스가 동일하지 않다는 점이다. 따라서, 클라이언트 디바이스(302)는, 2개의 기판들(즉, Wx, Wy)로 시작하고 배치 내의 모든 기판들이 추가될 때까지 추가적인 기판(예컨대, Wz)을 추가함으로써, 조각 단위로(piecewise) 프로세싱하기 위한 타임테이블을 생성한다. 따라서, 블록(512)에서, 클라이언트 디바이스(302)는, 기판들의 배치 내에 분석될 임의의 기판들이 남아있는지 여부를 결정한다. 기판들의 배치 내에 분석될 기판들이 남아있는 경우, 블록(514)에서, 클라이언트 디바이스(302)는 프로세싱될 기판들의 리스트에 기판(예컨대, Wz)을 추가하는데, 즉, 클라이언트 디바이스(302)는 프로세싱될 기판들 Wx, Wy에 Wz를 추가한다. 그런 다음, 방법(500)은, 기판들 Wx, Wy, Wz에 대한 분석을 위해 블록(504)으로 되돌아간다.
[0052] 그러나, 블록(512)에서, 기판들의 배치 내에 어떤 기판들도 남아있지 않다고 클라이언트 디바이스(302)가 결정하면, 블록(516)에서, 클라이언트 디바이스(302)는 블록(508)에서 생성된 모델에 기반하여 기판들의 배치에 대한 타임테이블을 생성한다. 예컨대, 타임테이블은 각각의 기판의 시작 시간 Tx, 및 각각의 프로세싱 챔버에서의 기판 프로세싱의 순서를 포함한다.
[0053] 블록(518)에서, 선택적으로, 클라이언트 디바이스(302)는 타임테이블을 제어기(190)에 송신한다. 클라이언트 디바이스(302)와 제어기가 동일한 것인 그러한 실시예에서, 클라이언트 디바이스(302)는 타임테이블을 송신할 필요가 없다. 블록(520)에서, 클라이언트 디바이스(302)(또는 제어기(190))는 타임테이블에 기반하여 기판 프로세싱을 시작한다.
[0054] 도 6은 일 실시예에 따른 컴퓨팅 플랫폼(600)을 예시한다. 컴퓨팅 플랫폼(600)은 제어기(190) 및 클라이언트 디바이스(302)를 포함한다. 제어기(190)는 프로세서(604), 메모리(606), 저장소(608), 및 네트워크 인터페이스(610)를 포함한다. 일부 실시예들에서, 클라이언트 디바이스(302)는 클라이언트 디바이스(302)에 커플링된 하나 이상의 I/O 디바이스들(614)을 더 포함할 수 있다. 프로세서(604)는 메모리(606)에 저장된 프로그래밍 명령들, 이를테면, 프로그램 코드(612)를 리트리브하고 실행한다. 프로세서(604)는, 단일 프로세서, 다수의 프로세서들, 다수의 프로세싱 코어들을 갖는 단일 프로세서 등을 나타내도록 포함된다.
[0055] 저장소(608)는 디스크 드라이브 저장소일 수 있다. 단일 유닛으로서 도시되어 있지만, 저장소(608)는 고정형 및/또는 제거가능 저장 디바이스들, 이를테면, 고정형 디스크 드라이브들, 제거가능 메모리 카드들, 광학 저장소, NAS(network attached storage), 또는 SAN(storage-area-network)의 조합일 수 있다. 네트워크 인터페이스(610)는, 제어기(190)가 네트워크(605)를 통해 다른 컴퓨터들, 이를테면, 예컨대, 클라이언트 디바이스(302)와 통신하는 것을 가능하게 하는 임의의 타입의 네트워크 통신들일 수 있다.
[0056] 클라이언트 디바이스(302)는 프로세서(654), 메모리(656), 저장소(658), 및 네트워크 인터페이스(660)를 포함한다. 일부 실시예들에서, 클라이언트 디바이스(302)는 클라이언트 디바이스(302)에 커플링된 하나 이상의 I/O 디바이스들(672)을 더 포함할 수 있다. 프로세서(654)는, 단일 프로세서, 다수의 프로세서들, 다수의 프로세싱 코어들을 갖는 단일 프로세서 등을 나타내도록 포함된다.
[0057] 프로세서(654)는 타임테이블 생성기(662) 및 제약 생성기(664)를 포함할 수 있다. 제약 생성기(664)는, 프로세싱 시퀀스의 각각의 단계에 대해 각각의 기판에 프로세싱 챔버를 할당하고, 후속적으로, 프로세싱 챔버 할당에 기반하여 모델을 생성하도록 구성된다. 예컨대, 제약 생성기(664)는 도 4 또는 도 5와 관련하여 위에서 논의된 하나 이상의 블록들의 프로세스들을 수행하도록 구성될 수 있다. 타임테이블 생성기(662)는 생성된 제약들에 기반하여 프로세싱 타임테이블을 생성하도록 구성된다. 예컨대, 타임테이블 생성기(662)는 도 5의 블록(518) 또는 도 4의 블록(410)에 따라 위에서 논의된 프로세스들을 수행하도록 구성될 수 있다. 생성된 타임테이블들은 저장소(658)에 저장될 수 있다. 예컨대, 타임테이블(670)은 저장소(658)에 있을 수 있다.
[0058] 메모리(656)는 프로그램 코드(668)를 포함한다. 프로그램 코드(668)는 기판들의 배치에 대한 프로세싱 스케줄을 생성하는 명령들을 수행하도록 구성된다. 예컨대, 프로그램 코드(668)는 도 4 및 도 5와 관련하여 위에서 논의된 방법들을 포함할 수 있다.
[0059] 전술한 내용이 본원에서 설명된 실시예들에 관한 것이지만, 본원의 기본적인 범위를 벗어나지 않으면서 다른 그리고 추가적인 실시예들이 고안될 수 있다. 예컨대, 본 개시내용의 양상들은, 하드웨어로 또는 소프트웨어로 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다. 본원에서 설명된 일 실시예는, 컴퓨터 시스템과 함께 사용하기 위한 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본원에 설명되는 방법들을 포함하는) 실시예들의 기능들을 정의하며, 다양한 컴퓨터-판독가능 저장 매체들 상에 포함될 수 있다. 예시적인 컴퓨터-판독가능 저장 매체들은, (i) 정보가 영구적으로 저장되는 비-기입가능 저장 매체들(예컨대, 컴퓨터 내의 판독-전용 메모리 디바이스들, 이를테면, CD-ROM 드라이브에 의해 판독가능한 CD-ROM 디스크들, 플래시 메모리, ROM 칩들, 또는 임의의 타입의 고체-상태 비-휘발성 반도체 메모리); 및 (ii) 변경가능 정보가 저장되는 기입가능 저장 매체들(예컨대, 하드-디스크 드라이브 또는 디스켓 드라이브 내의 플로피 디스크들 또는 임의의 타입의 고체-상태 랜덤-액세스 반도체 메모리)을 포함한다(그러나 이에 제한되지 않음). 그러한 컴퓨터-판독가능 저장 매체들은, 개시된 실시예들의 기능들을 지시하는 컴퓨터-판독가능 명령들을 보유하는 경우, 본 개시내용의 실시예들이다.
[0060] 전술한 예들이 제한적이 아니라 예시적이라는 것이 당업자들에게 인식될 것이다. 본 명세서를 읽으면서 도면들을 검토할 때 당업자들에게 자명한 본원에 대한 모든 치환들, 강화들, 균등물들 및 개선들이 본 개시내용의 진정한 사상 및 범위 내에 포함되는 것이 의도된다. 따라서, 하기의 첨부된 청구항들이 이러한 교시들의 진정한 사상 및 범위 내에 있는 모든 그러한 수정들, 치환들 및 균등물들을 포함한다는 것이 의도된다.
[0061] 전술한 바가 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이, 본 발명의 기본적인 범위를 벗어나지 않으면서 고안될 수 있고, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법으로서,
    프로세싱될 반도체 기판들의 배치(batch) 내의 각각의 반도체 기판에 프로세싱 시퀀스를 할당하는 단계;
    상기 통합 기판 프로세싱 시스템의 각각의 프로세싱 챔버에 대해, 상기 프로세싱 시퀀스의 각각의 프로세스에 프로세싱 챔버를 할당하는 단계;
    상기 반도체 기판들의 배치에 대한 프로세싱 모델을 생성하는 단계 ― 상기 프로세싱 모델은 각각의 프로세싱 챔버 내의 각각의 기판에 대하여 선형 최적화의 원리에 따라 시작 시간을 정의함 ―;
    상기 프로세싱 모델에 기반하여 상기 반도체 기판들의 배치에 대한 타임테이블(timetable)을 생성하는 단계; 및
    상기 타임테이블에 따라 상기 반도체 기판들의 배치를 프로세싱하는 단계를 포함하는,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  2. 제1 항에 있어서,
    상기 프로세싱 시퀀스는 상기 배치 내의 각각의 반도체 기판에 대해 동일한,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  3. 제1 항에 있어서,
    상기 프로세싱 시퀀스는 상기 배치 내의 각각의 반도체 기판에 대해 동일하지 않은,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  4. 제3 항에 있어서,
    상기 프로세싱될 반도체 기판들의 배치 내의 각각의 반도체 기판에 프로세싱 시퀀스를 할당하는 단계는,
    프로세싱될 반도체 기판들의 리스트에 추가하기 위해 제1 반도체 기판 및 제2 반도체 기판을 선택하는 단계; 및
    제1 프로세싱 시퀀스를 상기 제1 반도체 기판에 그리고 제2 프로세싱 시퀀스를 상기 제2 반도체 기판에 할당하는 단계를 포함하는,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  5. 제4 항에 있어서,
    상기 반도체 기판들의 배치에 대한 프로세싱 모델을 생성하는 단계는,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판에 대한 프로세싱 모델을 생성하는 단계를 포함하는,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  6. 제5 항에 있어서,
    프로세싱될, 상기 배치 내의 추가적인 반도체 기판을 식별하는 단계;
    상기 추가적인 반도체 기판의 식별 시에, 상기 추가적인 반도체 기판을 상기 프로세싱될 반도체 기판들의 리스트에 추가하는 단계; 및
    상기 프로세싱될 반도체 기판들의 리스트에 대한 프로세싱 모델을 생성하는 단계를 더 포함하는,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  7. 제1 항에 있어서,
    상기 반도체 기판들의 배치에 대한 프로세싱 모델을 생성하는 단계는,
    상기 통합 기판 프로세싱 시스템의 각각의 프로세싱 챔버에 대한 시퀀스 제약을 정의하는 단계를 포함하는,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  8. 제1 항에 있어서,
    상기 반도체 기판들의 배치에 대한 타임테이블은, 각각의 기판의 시작 시간 Tx, 및 각각의 프로세싱 챔버에서의 기판 프로세싱의 순서를 갖고, 그리고
    상기 방법은,
    클라이언트 디바이스에 의해 상기 타임테이블을 제어기에 송신하는 단계를 더 포함하는,
    통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하는 방법.
  9. 시스템으로서,
    프로세서; 및
    메모리를 포함하며,
    상기 메모리는 상기 메모리 상에 저장된 명령들을 갖고, 상기 명령들은, 상기 프로세서에 의해 실행될 때, 통합 기판 프로세싱 시스템에서 반도체 기판 프로세싱 시퀀스를 스케줄링하기 위한 동작을 수행하고,
    상기 동작은,
    프로세싱될 반도체 기판들의 배치 내의 각각의 반도체 기판에 프로세싱 시퀀스를 할당하는 것;
    상기 통합 기판 프로세싱 시스템의 각각의 프로세싱 챔버에 대해, 상기 프로세싱 시퀀스의 각각의 프로세스에 프로세싱 챔버를 할당하는 것;
    상기 반도체 기판들의 배치에 대한 프로세싱 모델을 생성하는 것 ― 상기 프로세싱 모델은 각각의 프로세싱 챔버 내의 각각의 기판에 대하여 선형 최적화의 원리에 따라 시작 시간을 정의함 ―;
    상기 프로세싱 모델에 기반하여 반도체 기판들의 배치에 대한 타임테이블을 생성하는 것; 및
    상기 타임테이블에 따라 상기 반도체 기판들의 배치를 프로세싱하는 것을 포함하는,
    시스템.
  10. 제9 항에 있어서,
    상기 프로세싱 시퀀스는 상기 배치 내의 각각의 반도체 기판에 대해 동일한,
    시스템.
  11. 제9 항에 있어서,
    상기 프로세싱 시퀀스는 상기 배치 내의 각각의 반도체 기판에 대해 동일하지 않은,
    시스템.
  12. 제11 항에 있어서,
    상기 프로세싱될 반도체 기판들의 배치 내의 각각의 반도체 기판에 프로세싱 시퀀스를 할당하는 것은,
    프로세싱될 반도체 기판들의 리스트에 추가하기 위해 제1 반도체 기판 및 제2 반도체 기판을 선택하는 것; 및
    제1 프로세싱 시퀀스를 상기 제1 반도체 기판에 그리고 제2 프로세싱 시퀀스를 상기 제2 반도체 기판에 할당하는 것을 포함하는,
    시스템.
  13. 제12 항에 있어서,
    상기 반도체 기판들의 배치에 대한 프로세싱 모델을 생성하는 것은,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판에 대한 프로세싱 모델을 생성하는 것을 포함하는,
    시스템.
  14. 제13 항에 있어서,
    프로세싱될, 상기 배치 내의 추가적인 반도체 기판을 식별하는 것;
    상기 추가적인 반도체 기판의 식별 시에, 상기 추가적인 반도체 기판을 상기 프로세싱될 반도체 기판들의 리스트에 추가하는 것; 및
    상기 프로세싱될 반도체 기판들의 리스트에 대한 프로세싱 모델을 생성하는 것을 더 포함하는,
    시스템.
  15. 제9 항에 있어서,
    상기 반도체 기판들의 배치에 대한 프로세싱 모델을 생성하는 것은,
    상기 통합 기판 프로세싱 시스템의 각각의 프로세싱 챔버에 대한 시퀀스 제약을 정의하는 것을 포함하는,
    시스템.
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