KR102422980B1 - 집합형 절연 와이어를 구비하는 패키지 어셈블리 - Google Patents

집합형 절연 와이어를 구비하는 패키지 어셈블리 Download PDF

Info

Publication number
KR102422980B1
KR102422980B1 KR1020187002391A KR20187002391A KR102422980B1 KR 102422980 B1 KR102422980 B1 KR 102422980B1 KR 1020187002391 A KR1020187002391 A KR 1020187002391A KR 20187002391 A KR20187002391 A KR 20187002391A KR 102422980 B1 KR102422980 B1 KR 102422980B1
Authority
KR
South Korea
Prior art keywords
insulated wire
wire
die pad
die
pcb
Prior art date
Application number
KR1020187002391A
Other languages
English (en)
Other versions
KR20180021138A (ko
Inventor
공 오우양
범-택 이
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20180021138A publication Critical patent/KR20180021138A/ko
Application granted granted Critical
Publication of KR102422980B1 publication Critical patent/KR102422980B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 명세서의 일부 실시예는 IC 다이 상의 다이 패드와 와이어 본딩된 제 1, 제 2 및 제 3 절연 와이어를 구비하는 집적 회로(IC) 패키지 어셈블리에 관한 것으로, 제 2 절연 와이어의 외부 표면은 제 1 위치에서 제 1 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치하고, 제 2 위치에서 제 3 절연 와이어의 외부 표면으로부터 외부 단면 직경 미만의 거리에 위치한다.

Description

집합형 절연 와이어를 구비하는 패키지 어셈블리
본 명세서의 실시예는 일반적으로 집적 회로(IC) 패키지 어셈블리를 위한 상호접속부 분야에 관한 것으로, 보다 구체적으로, 와이어 본드 구성 및 방법에 관한 것이다.
일부 응용례에서, 플립 칩 패키징보다는 와이어 본딩이 다이 대 PCB 또는 다이 대 패키지 상호접속부로서 사용된다. 그러나, 전형적인 와이어 본딩 기술을 사용하여 형성된 상호접속부는 불연속한 유도성 임피던스 및 와이어들 간의 고 누화로 인한 높은 삽입, 반사 또는 마진 손실 및 채널 공진과 같은 신호 무결성 문제를 가질 수 있다.
실시예는 첨부 도면과 함께 후속하는 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구성 요소를 나타낸다. 실시예는 첨부 도면에서 한정이 아니라 예로서 도시된다.
도 1은 일부 실시예에 따라, 리본 구성의 집합형(gathered) 절연 와이어를 구비하는 예시적인 집적 회로(IC) 패키지 어셈블리의 평면도를 개략적으로 도시한다.
도 2는 일부 실시예에 따라, 리본 구성의 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리의 측면도를 개략적으로 도시한다.
도 3은 일부 실시예에 따라, 엇갈림(staggered) 구성의 다이 패드를 구비하는 IC 패키지 어셈블리의 평면도를 개략적으로 도시한다.
도 4는 일부 실시예에 따라, 리본 구성의 집합형 절연 와이어의 단면도를 개략적으로 도시한다.
도 5는 일부 실시예에 따라, 적층 구성의 집합형 절연 와이어를 구비하는 IC 패키지 어셈블리의 평면도를 개략적으로 도시한다.
도 6은 일부 실시예에 따라, 엇갈림 구성의 다이 패드와 적층 구성의 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리의 평면도를 개략적으로 도시한다.
도 7은 일부 실시예에 따라, 적층 구성의 집합형 절연 와이어의 단면도를 개략적으로 도시한다.
도 8은 일부 실시예에 따라, 패키지 기판과 결합된 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리의 평면도를 개략적으로 도시한다.
도 9는 일부 실시예에 따라, 패키지 기판과 결합된 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리의 측면도를 개략적으로 도시한다.
도 10은 일부 실시예에 따라, IC 패키지 어셈블리를 제조하는 방법에 대한 흐름도를 개략적으로 도시한다.
도 11은 일부 실시예에 따라, 본 명세서에서 설명된 바와 같이 와이어 본드 상호접속 구조를 구비하는 IC 패키지 어셈블리를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다.
본 명세서의 일부 실시예는 집합형 절연 본드 와이어를 구비하는 집적 회로(IC) 패키지 어셈블리 및 관련 기술과 구성을 설명한다. 이하의 설명에서, 예시적인 구현의 다양한 양상은 당업자가 그들의 발명의 내용을 다른 당업자에게 전달하기 위해 공통으로 이용하는 용어를 사용하여 설명될 것이다. 그러나, 본 명세서의 실시예가 설명된 양상 중 일부만으로도 실시될 수 있음은 당업자에게 명백할 것이다. 설명의 목적상, 예시적인 구현의 완전한 이해를 제공하기 위해 특정 개수, 재료 및 구성이 제시된다. 그러나, 본 명세서의 실시예가 특정 세부사항과 달리 실시될 수 있음은 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 예시적인 구현을 모호하게 하지 않기 위해 생략되거나 간략화된다.
후속하는 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면을 참조하고, 전체에 걸쳐 동일한 부호는 동일한 부분을 지칭하며, 본 명세서의 청구 대상이 실시될 수 있는 예시적인 실시예에 의해 도시된다. 본 명세서의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 본 개시의 목적을 위해, "A 및/또는 B"는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명은 상/하, 내/외, 위/아래 등과 같은 원근법 기반 설명을 사용할 수 있다. 이러한 설명은 단순히 논의를 용이하게 하기 위해 사용된 것이며, 본 명세서에 기술된 실시예의 응용을 임의의 특정 방향으로 제한하려는 것이 아니다.
설명은 "실시예에서" 또는 "실시예들에서" 또는 "일부 실시예에서"라는 문구를 사용할 수 있으며, 이들은 각각 동일하거나 상이한 실시예 중 하나 이상을 나타낼 수 있다. 또한, 본 명세서의 실시예와 관련하여 사용된 용어 "포함하는", "구비하는" 등은 동의어이다.
본 명세서에서 "~와 결합된"이라는 용어는 그 파생어와 함께 사용될 수 있다. "결합된"은 다음 중 하나 이상을 의미할 수 있다. "결합된"은 둘 이상의 요소가 직접 물리적 또는 전기적으로 접촉함을 의미할 수 있다. 그러나, "결합된"은 또한 2개 이상의 요소가 간접적으로 서로 접촉하지만, 여전히 서로 협력하거나 상호작용한다는 것을 의미할 수도 있으며, 서로 결합된 것으로 언급되는 요소들 사이에 하나 이상의 다른 요소가 결합되거나 접속됨을 의미할 수 있다.
도 1은 일부 실시예에 따라, 리본 구성의 집합형 절연 와이어를 구비하는 예시적인 집적 회로(IC) 패키지 어셈블리(100)의 평면도를 개략적으로 도시한다. 일부 실시예에서, IC 패키지 어셈블리(100)는 (때때로 "패키지 기판"으로 지칭되는) 패키지와 전기적으로 및/또는 물리적으로 결합될 수 있는 하나 이상의 IC 다이(이하 "다이(102)")를 포함할 수 있다. 일부 실시예에서, 다이(102)는 인쇄 회로 보드(PCB)(104)과 전기적으로 결합될 수 있다.
실시예에서, 다이(102)는 일반적으로 반도체 기판, 하나 이상의 디바이스 층 및 하나 이상의 상호접속 층을 포함할 수 있다. 일부 실시예에서, 반도체 기판은 예를 들어 실리콘과 같은 벌크 반도체 재료로 실질적으로 구성될 수 있다. 디바이스 층은 트랜지스터 디바이스와 같은 능동 디바이스가 반도체 기판 상에 형성되는 영역을 나타낼 수 있다. 디바이스 층은 예를 들어 트랜지스터 디바이스의 채널 바디 및/또는 소스/드레인 영역과 같은 구조를 포함할 수 있다. 상호접속 층은 디바이스 층 내의 능동 디바이스로 또는 디바이스로부터 전기 신호를 라우팅하도록 구성된 상호접속 구조를 포함할 수 있다. 예를 들어, 상호접속 층은 전기적 라우팅 및/또는 접촉을 제공하기 위해 트렌치 및/또는 비아를 포함할 수 있다. 일부 실시 예에서, 다이 레벨 상호접속 구조는 다이(102)와 다른 전기 디바이스 사이에서 전기 신호를 라우팅하도록 구성될 수 있다. 전기 신호는 예를 들어 다이(102)의 동작과 관련하여 사용되는 입출력(I/O) 신호 및/또는 전력/접지 신호를 포함할 수 있다.
회로 보드(104)는 에폭시 라미네이트와 같은 전기적 절연 재료로 구성된 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(104)는 폴리테트라플루오르 에틸렌(polytetrafluoroethylene)과 같은 재료, 난연제 4(Flame Retardant 4: FR-4), FR-1과 같은 페놀계 면지(cotton paper), 면지, 및 CEM-1 또는 CEM-3과 같은 에폭시 재료, 또는 에폭시 수지 프리프레그 재료(epoxy resin prepreg material)를 사용하여 함께 적층된 직조 유리 재료로 구성된 전기적 절연 층을 포함할 수 있다. 회로 보드(104)를 통해 다이(102)의 전기 신호를 라우팅하기 위해 트레이스, 트렌치 또는 비아와 같은 상호접속 구조체(도시 생략)가 전기 절연 층을 통해 형성될 수 있다. 회로 보드(104)는 다른 실시예에서 다른 적합한 재료로 구성될 수 있다. 일부 실시예에서, 회로 보드(104)는 컴퓨팅 디바이스 내의 마더보드 또는 다른 PCB(예를 들어, 도 11의 PCB(1142))일 수 있다.
다이(102)는 CMOS(complementary metal-oxide-semiconductor) 디바이스를 형성하는 것과 관련하여 사용되는 박막 증착, 리소그래피, 에칭 등과 같은 반도체 제조 기술을 사용하여 반도체 재료(예컨대, 실리콘)로 제조된 개별 제품일 수 있다. 일부 실시예에서, 다이(102)는 무선 주파수(RF) 다이일 수도 있고, 무선 주파수(RF) 다이를 포함할 수도 있으며, 또는 그 일부일 수도 있다. 다른 실시예에서, 다이는 프로세서, 메모리, 시스템 온 칩(SoC), 또는 주문형 집적 회로(ASIC)일 수도 있고, 이들을 포함할 수도 있으며, 또는 이들의 일부일 수도 있다. 도시된 바와 같이, 다이(102)는 제 1 다이 패드(108), 제 2 다이 패드(109), 제 3 다이 패드(110), 제 4 다이 패드(111), 제 5 다이 패드(112), 제 6 다이 패드(113) 및 제 7 다이 패드(114)를 포함할 수 있는 복수의 다이 패드(106)를 포함할 수 있다. PCB(104)는 제 1 PCB 패드(118), 제 2 PCB 패드(119), 제 3 PCB 패드(120), 제 4 PCB 패드(121), 제 5 PCB 패드(122), 제 6 PCB 패드(123) 및 제 7 PCB 패드(124)를 포함할 수 있는 복수의 PCB 패드(116)를 포함할 수 있다.
일부 실시예에서, 다이(102)는 복수의 다이 패드(106)를 복수의 PCB 패드(116)에 전기적으로 결합시키는 제 1 복수의 절연 와이어(126) 및 제 2 복수의 절연 와이어(127)로 PCB(104)와 전기적으로 결합될 수 있다. 다양한 실시예에서, 절연 와이어를 사용하면 본드 와이어가 단락(shorting) 없이 접촉할 수 있다. 일부 실시예에서, 제 1 복수의 절연 와이어(126)는 제 1 절연 와이어(128), 제 2 절연 와이어(129), 제 3 절연 와이어(130) 및 제 4 절연 와이어(131)를 포함할 수 있다. 제 2 복수의 절연 와이어(127)는 다양한 실시예에서 제 5 절연 와이어(132), 제 6 절연 와이어(133), 제 7 절연 와이어(134) 및 제 8 절연 와이어(135)를 포함할 수 있다. 일부 실시예에서, 제 1 절연 와이어(128), 제 4 절연 와이어(131), 제 5 절연 와이어(132) 및 제 8 절연 와이어(135)는 접지(Vss) 와이어일 수 있고, 제 2 절연 와이어(129) 및 제 3 절연 와이어(130)는 제 1 차동 신호 와이어 쌍(예를 들어, 각각 Sig+ 및 Sig-)일 수 있으며, 제 6 절연 와이어(133) 및 제 7 절연 와이어(134)는 제 2 차동 신호 와이어 쌍일 수 있다. 일부 실시예에서, 차동 신호 와이어 쌍 대신 또는 차동 신호 와이어 쌍과 함께 단일 종단 시그널링 절연 와이어가 사용될 수 있다. 일부 실시예에서, 제 1 절연 와이어(128), 제 2 절연 와이어(129), 제 3 절연 와이어(130) 또는 제 4 절연 와이어(131)중 적어도 하나는 길이가 700 미크론 이하일 수 있다. 일부 실시예에서, 절연 와이어의 길이는 약 650 미크론일 수 있다. 그러나, 다른 실시예에서, 절연 와이어는 더 길거나 더 짧을 수 있다.
도시된 바와 같이, 일부 실시예에서, 제 1 절연 와이어(128)는 제 1 다이 패드(108)와 결합된 제 1 단부 및 제 1 PCB 패드(118)와 결합된 제 2 단부를 가질 수 있다. 제 2 절연 와이어(129)는 제 2 다이 패드(109)와 결합된 제 1 단부 및 제 2 PCB 패드(119)와 결합된 제 2 단부를 가질 수 있다. 제 3 절연 와이어(130)는 제 3 다이 패드(110)와 결합된 제 1 단부 및 제 3 PCB 패드(120)와 결합된 제 2 단부를 가질 수 있다. 제 4 절연 와이어(131)는 제 4 다이 패드(111)와 결합된 제 1 단부 및 제 4 PCB 패드(121)와 결합된 제 2 단부를 가질 수 있다. 제 5 절연 와이어(132)는 제 4 다이 패드(111)와 결합된 제 1 단부 및 제 4 PCB 패드(121)와 결합된 제 2 단부를 가질 수 있다. 제 6 절연 와이어(133)는 제 5 다이 패드(112)와 결합된 제 1 단부 및 제 5 PCB 패드(122)와 결합된 제 2 단부를 가질 수 있다. 제 7 절연 와이어(134)는 제 6 다이 패드(113)와 결합된 제 1 단부 및 제 6 PCB 패드(123)와 결합된 제 2 단부를 가질 수 있다. 제 8 절연 와이어(135)는 다양한 실시예에서 제 7 다이 패드(114)와 결합된 제 1 단부 및 제 7 PCB 패드(124)와 결합 된 제 2 단부를 가질 수 있다. 일부 실시예에서, 제 4 절연 와이어(131)와 제 5 절연 와이어(132)가 둘 다 제 4 다이 패드(111)와 제 4 PCB 패드(121)와 결합된 것으로 도시된 바와 같이, 둘 이상의 절연 와이어가 동일한 다이 패드 및/또는 PCB 패드와 결합될 수 있다. 다양한 실시예에서, 각각의 다이 패드 및/또는 PCB 패드가 단 하나의 절연 와이어와 결합될 수도 있다.
일부 실시예에서, 상이한 다이 패드 또는 상이한 PCB 패드 상의 절연 와이어의 본딩 위치들 사이의 거리는 대략 200 미크론일 수 있다. 예를 들어, 일부 실시예에서, 제 1 다이 패드(108) 상의 제 1 절연 와이어(128)와 제 2 다이 패드(109) 상의 제 2 절연 와이어(129) 사이의 거리는 대략 200 미크론일 수 있고, 제 2 PCB 패드(119) 상의 제 2 절연 와이어(129)와 제 3 PCB 패드(120) 상의 제 3 절연 와이어(130) 상의 거리는 대략 200 미크론일 수 있다. 본딩 위치에서의 절연 와이어의 간격은 몇몇 실시예에서 200 미크론보다 작거나 클 수 있다. 다양한 실시예에서, 본딩 패드에서의 차동 쌍 대 쌍 피치(differential pair-to-pair pitch)는 대략 600 미크론일 수 있지만, 일부 실시예에서는 이와 다를 수도 있다.
일부 실시예에서, 제 1 복수의 절연 와이어(126) 및 제 2 복수의 절연 와이어(127)는 와이어 본딩에 의해 복수의 다이 패드(106) 및 복수의 PCB 패드(116)와 결합될 수 있다. 다양한 실시예에서, 절연 와이어는 볼 본딩되거나 웨지 본딩될 수 있다. 도시된 바와 같이, 제 1 복수의 절연 와이어(126)는 집합 영역(136)을 따라 평행하게 연장될 수 있고, 제 2 복수의 절연 와이어(127)는 집합 영역(137)을 따라 평행하게 연장될 수 있다. 일부 실시예에서, 집합 영역 내에 절연 와이어들을 배치함으로써 신호-접지 본드 와이어 쌍 또는 차동 신호 와이어 쌍에 의해 형성된 하나 이상의 와이어 루프 영역을 감소시킬 수 있는데, 이는 집합 영역에 함께 위치하지 않는 전형적인 와이어 배치에 비해 임피던스 불연속 및 누화를 감소시킬 수 있다. 일부 실시예에서, 감소한 와이어 루프 영역들 및 개선된 신호 무결성으로 인해 전형적인 와이어 배치보다 더 긴 본드 와이어 길이를 갖는 것이 가능해져서 본드 와이어 구성을 설계함에 있어 추가적인 유연성을 허용할 수 있다. 루프 영역이 감소하면, 신호 와이어의 자기 및 상호 인덕턴스가 감소하고 신호 와이어의 자기 및 상호 캐패시턴스가 증가하여 임피던스 및 누화를 감소시킬 수 있다.
일부 실시예에서, 복수의 절연 와이어(126)는 제 2 절연 와이어(129)의 외부 표면이 제 1 절연 와이어(128)의 외부 표면 및 제 3 절연 와이어(130)의 외부 표면과 접촉하고 제 3 절연 와이어(130)의 외부 표면은 또한 제 4 절연 와이어(131)의 외부 표면과 접촉할 수 있도록 집합 영역(136)에서 리본 구성으로 존재할 수 있다. 일부 실시예에서, 제 1 절연 와이어(128)는 집합 영역(136)의 적어도 일부를 따라 제 2 절연 와이어(129)를 접촉하고, 제 3 절연 와이어(130)는 집합 영역(136)의 적어도 일부를 따라 제 2 절연 와이어(129) 및 제 4 절연 와이어(131) 모두와 접촉한다.
복수의 절연 와이어(126)가 집합 영역(136)에서 접촉하는 것으로 도시되어 있지만, 일부 실시예에서는 절연 와이어(126)가 서로 접촉하지 않으면서 제 2 절연 와이어(129)의 외부 표면이 집합 영역(136) 내의 제 1 위치에서 제 1 절연 와이어(128)의 외부 표면으로부터 제 2 절연 와이어(129)의 외부 단면 직경 미만의 거리에 위치하고, 제 2 절연 와이어(129)의 외부 표면이 집합 영역(136) 내의 제 2 위치에서 제 3 절연 와이어(130)의 외부 표면으로부터 제 2 절연 와이어(129)의 외부 단면 직경 미만의 거리에 위치하도록 배치될 수 있다. 다양한 실시예에서, 에폭시 기반 재료와 같은 접착제는 집합 영역(136) 및/또는 집합 영역(137)의 적어도 일부를 덮을 수 있다. 일부 실시예에서, 제 1 및 제 3 절연 와이어의 외부 표면에 대한 제 2 절연 와이어의 위치에 따른 제 2 절연 와이어(129)의 외부 단면 직경은, 제 2 절연 와이어(129)의 최대 외부 단면 직경일 수 있다. 다양한 실시예에서, 제 1 및 제 3 절연 와이어의 외부 표면에 대한 제 2 절연 와이어의 위치에 따른 제 2 절연 와이어(129)의 외부 단면 직경은, 제 1 절연 와이어까지의 거리를 측정할 때 제 1 절연 와이어의 외부 표면에 가장 가까운 제 2 절연 와이어 상의 위치 및 제 3 절연 와이어까지의 거리를 측정할 때 제 3 절연 와이어의 외부 표면에 가장 가까운 제 2 절연 와이어 상의 위치에서의 제 2 절연 와이어의 외부 단면 직경일 수 있다.
일부 실시예에서, IC 패키지 어셈블리(100)는 실리콘 포토닉스 모듈(silicon photonics module)의 일부로서 포함되거나 실리콘 포토닉스 모듈과 결합될 수 있으며, 실리콘 포토닉스 모듈을 위한 드라이버 IC 모듈 및/또는 수신기일 수 있다. 다른 실시예에서, IC 패키지 어셈블리(100)는 예를 들어 플립 칩 및/또는 와이어 본딩 구성, 인터포저, 시스템 인 패키지(system-in-package: SIP) 및/또는 패키지 온 패키지(package-on-package: PoP) 구성을 포함하는 멀티 칩 패키지 구성의 적절한 조합을 포함하는 매우 다양한 다른 적절한 구성을 포함할 수 있다. 다이(102)와 IC 패키지 어셈블리(100)의 다른 구성요소 사이에서 전기 신호를 라우팅하는 다른 적절한 기술이 일부 실시예에서 사용될 수 있다.
도 2는 일부 실시예에 따라, 리본 구성으로 존재할 수 있는 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리(200)의 측면도를 개략적으로 도시한다. 일부 실시예에서, IC 패키지 어셈블리(200)는 패키지(203)(종종 "패키지 기판"으로 지칭됨)와 전기적으로 및/또는 물리적으로 결합된 하나 이상의 IC 다이(이하 "다이(202)")를 포함할 수 있다. 일부 실시예에서, 다이(202)는 PCB(204)와 전기적으로 결합될 수 있다. 일부 실시예에서는 패키지(203)가 존재하지 않을 수도 있다. 다양한 실시예에서, 패키지(203)는 다이(202)가 칩 온 칩(chip-on-chip: COC) 구성으로 다른 다이를 포함하는 패키지(203)와 함께 PCB(204) 상에 장착되도록 PCB(204) 상의 플립 칩 구성으로 장착된 다른 IC 다이를 포함할 수 있다.
다양한 실시예에서, 다이(202)는 다이 상의 복수의 다이 패드에 와이어 본딩된 제 1 단부 및 PCB(204) 상의 복수의 PCB 패드에 와이어 본딩된 제 2 단부를 구비하는 복수의 집합형 절연 와이어를 사용하여 PCB(204)와 결합될 수 있다. 도시된 바와 같이, 복수의 절연 와이어는 절연 와이어(206)를 포함할 수 있고, 복수의 다이 패드는 다이 패드(208)를 포함할 수 있으며, 복수의 PCB 패드는 PCB 패드(210)를 포함할 수 있다. 일부 실시예에서, IC 패키지 어셈블리(200)는 도 1에 도시된 IC 패키지 어셈블리(100)의 측면도일 수 있으며, 다이(202)는 다이(102)에 대응하고, PCB(204)는 PCB(104)에 대응하며, 절연 와이어(206)는 제 1 절연 와이어(128)에 대응하며, 다이 패드(208)는 제 1 다이 패드(108)에 대응하고, PCB 패드(210)는 제 1 PCB 패드(118)에 대응한다.
패키지(203)는 전기 신호를 다이(202)로 또는 다이(202)로부터 라우팅하도록 구성된 트레이스, 패드, 스루홀, 비아 또는 라인과 같은 전기적 라우팅 피처를 포함할 수 있다. 예를 들어, 패키지(203)는 다이(202)와 패키지 어셈블리 내에 집적되는 무선 통신용 구성요소 사이, 다이(202)와 회로 보드(204) 사이, 또는 다이(202)와 패키지(203)와 결합된 다른 전기 구성요소(예를 들어, 다른 다이, 인터포저, 인터페이스, 무선 통신용 구성요소 등) 사이에서 전기적 신호를 라우팅하도록 구성될 수 있다. 일부 실시예에서, 패키지(203)는 무선 통신을 위한 집적 구성요소를 구비하는 다층 패키지 어셈블리를 포함할 수 있다. 무선 통신은 예를 들어 휴대용 디바이스들 및/또는 무선 디스플레이들 간의 단거리 무선 데이터 전송 또는 피어 디바이스들 간의 고속 무선 통신을 포함할 수 있다.
솔더 볼과 같은 패키지 레벨 상호접속부는 패키지(203) 및/또는 회로 보드(204)와 결합되어 패키지(203)와 회로 보드(204) 사이에서 전기 신호를 더 라우팅하도록 구성되는 대응하는 솔더 조인트를 형성할 수 있다. 패키지(203)를 회로 보드(204)와 물리적으로 및/또는 전기적으로 결합시키는 다른 적합한 기술은 다른 실시예에서 사용될 수 있다.
도 3은 일부 실시예에 따라, 엇갈림 구성의 다이 패드를 구비하는 IC 패키지 어셈블리(300)의 평면도를 개략적으로 도시한다. 다양한 실시예에서, IC 패키지 어셈블리(300)는 PCB(304)와 전기적으로 및/또는 물리적으로 결합될 수 있는 하나 이상의 IC 다이(302)를 포함할 수 있다. 일부 실시예에서, 다이(302)는 도시된 바와 같이 엇갈림 구성으로 배열될 수 있는 제 1 다이 패드(308), 제 2 다이 패드(310), 제 3 다이 패드(312) 및 제 4 다이 패드(314)를 포함할 수 있는 복수의 다이 패드(306)를 포함할 수 있다. 다양한 실시예에서, 복수의 다이 패드(306)는 제 1 방향으로 이격될 수 있고, 다이 패드 중 적어도 하나는 다른 다이 패드 중 적어도 하나에 대해 제 2 방향으로 이격될 수 있다. 일부 실시예에서, 제 1 방향은 복수의 절연 와이어(326)를 가로지르는 방향에 대응할 수 있고, 제 2 방향은 제 1 방향에 수직인 방향 또는 복수의 절연 와이어(326) 중 적어도 하나의 길이를 따르는 종방향에 대응할 수 있다. 도시된 바와 같이, 다양한 실시예에서, 제 1 다이 패드(308)와 제 3 다이 패드(312)는 제 1 방향으로 서로 이격될 수 있고, 제 2 다이 패드(310)와 제 4 다이 패드(314)는 제 1 방향으로 서로 이격될 수 있다. 도시된 바와 같이, 일부 실시예에서, 제 1 다이 패드(308) 및 제 3 다이 패드(312)는 제 2 방향으로 제 2 다이 패드(310) 및 제 4 다이 패드(314)로부터 이격될 수 있다.
PCB(304)는 제 1 PCB 패드(318), 제 2 PCB 패드(320), 제 3 PCB 패드(322) 및 제 4 PCB 패드(324)를 포함할 수 있는 복수의 PCB 패드(316)를 포함할 수 있다. 일부 실시예에서, 복수의 PCB 패드(316)는 엇갈림 구성으로 배열될 수 있다. 다양한 실시예에서, 복수의 PCB 패드(316)는 제 1 방향으로 이격될 수 있고, PCB 패드(316) 중 적어도 하나는 다른 PCB 패드 중 적어도 하나에 대해 제 2 방향으로 이격될 수 있다. 일부 실시예에서, 제 1 방향은 복수의 절연 와이어(326)를 가로지르는 방향에 대응할 수 있고, 제 2 방향은 제 1 방향에 수직인 방향 또는 복수의 절연 와이어(326) 중 적어도 하나의 길이를 따르는 종방향에 대응할 수 있다. 도시된 바와 같이, 다양한 실시예에서, 제 1 PCB 패드(318)와 제 3 PCB 패드(322)는 제 1 방향으로 서로 이격될 수 있고, 제 2 PCB 패드(320)와 제 4 PCB 패드(324)는 제 1 방향으로 서로 이격될 수 있다. 도시된 바와 같이, 일부 실시예에서, 제 1 PCB 패드(318) 및 제 3 PCB 패드(322)는 제 2 방향으로 제 2 PCB 패드(320) 및 제 4 PCB 패드(324)로부터 이격될 수 있다.
일부 실시예에서, 다이(302)는 복수의 다이 패드(306)를 복수의 PCB 패드(316)와 전기적으로 결합시키는 복수의 절연 와이어(326)에 의해 PCB(304)와 전기적으로 결합될 수 있다. 다양한 실시예에서 복수의 다이 패드(306) 및 복수의 PCB 패드(316)가 어디에 배치되는지 보이도록 복수의 절연 와이어(326)는 부분적으로 투명한 엑스레이 뷰로 제공된다. 도시된 바와 같이, 제 1 절연 와이어(328)는 제 1 다이 패드(308)에 와이어 본딩된 제 1 단부 및 제 1 PCB 패드(318)에 와이어 본딩된 제 2 단부를 가질 수 있다. 제 2 절연 와이어(330)는 제 2 다이 패드(310)에 와이어 본딩된 제 1 단부 및 제 2 PCB 패드(320)에 와이어 본딩된 제 2 단부를 포함할 수 있다. 제 3 절연 와이어(332)는 제 3 다이 패드(312)에 와이어 본딩된 제 1 단부 및 제 3 PCB 패드(322)에 와이어 본딩된 제 2 단부를 가질 수 있다. 제 4 절연 와이어(334)는 제 4 다이 패드(314)에 와이어 본딩된 제 1 단부 및 제 4 PCB 패드(324)에 와이어 본딩된 제 2 단부를 가질 수 있다. 다양한 실시예에서, 다이 패드(306) 및 PCB 패드(316)를 엇갈림 구성으로 배치함으로써 집합 영역 내에 위치하는 복수의 절연 와이어(326)의 길이가 더 길어지도록 할 수 있는데, 이는 절연 와이어 사이의 루프 영역을 감소시키고 다양한 전기적 성능 특성을 향상시킬 수 있다.
도 4는 일부 실시예에 따라, 리본 구성의 복수의 집합형 절연 와이어(400)의 단면도를 개략적으로 도시한다. 일부 실시예에서, 복수의 집합형 절연 와이어(400)는 제 1 절연 와이어(402), 제 2 절연 와이어(404), 제 3 절연 와이어(406) 및 제 4 절연 와이어(408)를 포함할 수 있다. 다양한 실시예에서, 절연 와이어(402, 404, 406 및 408) 각각은 예컨대, 구리, 금 또는 다른 전기 도전성 재료로 제조될 수 있는 본드 와이어 코어(410, 412, 414 또는 416)를 각각 포함할 수 있다. 다양한 실시예에서, 절연 와이어(402, 404, 406 및 408) 각각은 예를 들어 에폭시 또는 폴리아미드에 기초한 재료로 형성될 수 있는 절연체 코팅(418, 420, 422 또는 424)을 각각 가질 수 있다. 다양한 실시예에서, 각각의 절연 와이어는 내부 본드 와이어 코어 직경 및 절연체 코팅을 포함하는 외부 직경을 가질 수 있다. 일부 실시예에서, 도시된 바와 같이, 각각의 절연 와이어의 내부 직경 및 외부 직경은 와이어마다 동일할 수 있으며, 내부 직경은 D1, 외부 직경은 D2로 도시된다. 일부 실시예에서 내부 및/또는 외부 직경은 와이어마다 다를 수 있다. 일부 실시예에서, 외부 직경(D2)은 대략 25 미크론일 수 있다. 외부 직경은 다양한 실시예에서 더 작거나 더 클 수 있다. 외부 직경(D2) 및 내부 직경(D1)은 실제 축척대로 도시되지 않는다. 일부 실시예에서, 절연체 코팅은 본드 와이어 코어에 비해 도시된 것보다 더 얇거나 더 두꺼울 수 있다.
일부 실시예에서, 제 1 절연 와이어(402)는 제 1 위치(426)에서 제 2 절연 와이어(402)와 접촉할 수 있고, 제 2 절연 와이어(404)는 제 2 위치(428)에서 제 3 절연 와이어(406)와 접촉 할 수 있으며, 제 3 절연 와이어(406)는 제 3 위치(430)에서 제 4 절연 와이어(408)와 접촉할 수 있다. 다양한 실시예에서, 복수의 절연 와이어(400)는 도 1 또는 도 3과 관련하여 도시되고 설명된 집합 영역(136) 내의 제 1 복수의 절연 와이어(126), 집합 영역(137) 내의 제 2 복수의 절연 와이어(127), 또는 집합 영역(336) 내의 복수의 절연 와이어(326)의 단면에 대응할 수 있다.
도 5는 일부 실시예에 따라, 적층 구성의 집합형 절연 와이어를 구비하는 IC 패키지 어셈블리(500)의 평면도를 개략적으로 도시한다. 다양한 실시예에서, IC 패키지 어셈블리(500)는 PCB(504)와 전기적으로 및/또는 물리적으로 결합될 수 있는 하나 이상의 다이(502)를 포함할 수 있다. 일부 실시예에서, 다이(502)는 제 1 다이 패드(508), 제 2 다이 패드(510) 및 제 3 다이 패드(512)를 포함할 수 있는 복수의 다이 패드(506)를 포함할 수 있다. PCB(504)는 제 1 PCB 패드(518), 제 2 PCB 패드(520) 및 제 3 PCB 패드(522)를 포함할 수 있는 복수의 PCB 패드(516)를 포함할 수 있다.
일부 실시예에서, 다이(502)는 복수의 다이 패드(506)를 복수의 PCB 패드(516)에 전기적으로 결합시키는 복수의 절연 와이어(526)에 의해 PCB(504)와 전기적으로 결합될 수 있다. 도시된 바와 같이, 제 1 절연 와이어(528)는 제 1 다이 패드(508)와 결합된 제 1 단부 및 제 1 PCB 패드(518)와 결합된 제 2 단부를 가질 수 있다. 제 2 절연 와이어(530)는 제 2 다이 패드(510)와 결합된 제 1 단부 및 제 2 PCB 패드(520)와 결합된 제 2 단부를 가질 수 있다. 제 3 절연 와이어(532)는 제 3 다이 패드(512)와 결합된 제 1 단부 및 제 3 PCB 패드(522)와 결합된 제 2 단부를 가질 수 있다.
일부 실시예에서, 복수의 절연 와이어(526)는 와이어 본딩에 의해 복수의 다이 패드(506) 및 복수의 PCB 패드(516)와 결합될 수 있다. 다양한 실시예에서, 절연 와이어(526)는 볼 본딩되거나 웨지 본딩될 수 있다. 도시된 바와 같이, 복수의 절연 와이어(526)는 집합 영역(536)을 따라 평행하게 연장될 수 있다. 일부 실시예에서, 복수의 절연 와이어(526)는 제 1 절연 와이어(528)의 외부 표면이 집합 영역(536)의 적어도 일부를 따라 제 2 절연 와이어(530)의 외부 표면과 제 3 절연 와이어(532)의 외부 표면 모두와 접촉하고, 제 2 절연 와이어(530)의 외부 표면은 또한 집합 영역(536)의 적어도 일부를 따라 제 1 절연 와이어(528)의 외부 표면과 제 3 절연 와이어(532)의 외부 표면 모두와 접촉할 수 있도록 집합 영역(536)에서 적층 구성을 취할 수 있다.
복수의 절연 와이어(526)가 집합 영역(536)에서 접촉하는 것으로 도시되어 있지만, 일부 실시예에서는 절연 와이어(526)가 서로 접촉하지 않으면서 제 2 절연 와이어(530)의 외부 표면이 집합 영역(536) 내의 제 1 위치에서 제 1 절연 와이어(528)의 외부 표면으로부터 제 2 절연 와이어(530)의 외부 단면 직경 미만의 거리에 위치하고, 제 2 절연 와이어(530)의 외부 표면이 집합 영역(536) 내의 제 2 위치에서 제 3 절연 와이어(532)의 외부 표면으로부터 제 2 절연 와이어(530)의 외부 단면 직경 미만의 거리에 위치하며, 제 1 절연 와이어(528)의 외부 표면이 집합 영역(536) 내의 제 3 위치에서 제 3 절연 와이어(532)의 외부 표면으로부터 제 1 절연 와이어(528)의 외부 단면 직경 미만의 거리에 위치하도록 배치될 수 있다. 다양한 실시예에서, 에폭시 기반 재료와 같은 접착제는 집합 영역(536)의 적어도 일부를 덮을 수 있다.
일부 실시예에서, 제 1 절연 와이어(528) 및 제 3 절연 와이어(532)는 차동 신호 와이어 쌍일 수 있고 제 2 절연 와이어(530)는 접지(Vss) 와이어일 수 있다. 다양한 실시예에서 제 2 절연 와이어(530)는 제 1 절연 와이어(528) 및 제 3 절연 와이어(532)보다 짧을 수 있다. 제 2 절연 와이어(530)가 제 1 절연 와이어(528) 및 제 3 절연 와이어(532)의 위로 지나가는 것으로 도시되어 있지만, 일부 실시예에서는 제 2 절연 와이어(530)가 제 1 절연 와이어(528) 및 제 3 절연 와이어(532) 아래로 지나갈 수도 있다. 일부 실시예에서, 추가적인 접지 와이어가 차동 신호 와이어 쌍 주위에 추가되거나 적층될 수 있다.
도 6은 일부 실시예에 따라, 엇갈림 구성의 다이 패드 및 적층 구성의 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리(600)의 평면도를 개략적으로 도시한다. 다양한 실시예에서, IC 패키지 어셈블리(600)는 PCB(604)와 전기적으로 및/또는 물리적으로 결합될 수 있는 하나 이상의 다이(602)를 포함할 수 있다. 일부 실시예에서, 다이(602)는 제 1 다이 패드(608), 제 2 다이 패드(610) 및 제 3 다이 패드(612)를 포함할 수 있는 복수의 다이 패드(606)를 포함할 수 있다. PCB(604)는 제 1 PCB 패드(618), 제 2 PCB 패드(620) 및 제 3 PCB 패드(622)를 포함할 수 있는 복수의 PCB 패드(616)를 포함할 수 있다.
일부 실시예에서, 다이(602)는 복수의 다이 패드(606)를 복수의 PCB 패드(616)에 전기적으로 결합시키는 복수의 절연 와이어(626)에 의해 PCB(604)와 전기적으로 결합될 수 있다. 도시된 바와 같이, 제 1 절연 와이어(628)는 제 1 다이 패드 (608)와 결합된 제 1 단부 및 제 1 PCB 패드(618)와 결합된 제 2 단부를 가질 수 있다. 제 2 절연 와이어(630)는 제 2 다이 패드(610)와 결합된 제 1 단부 및 제 2 PCB 패드(620)와 결합된 제 2 단부를 가질 수 있다. 제 3 절연 와이어(632)는 제 3 다이 패드(612)와 결합된 제 1 단부 및 제 3 PCB 패드(622)와 결합된 제 2 단부를 가질 수 있다.
일부 실시예에서, 복수의 다이 패드(606) 또는 복수의 PCB 패드(616) 중 적어도 하나는, 다이 패드 또는 PCB 패드 중 적어도 하나가 복수의 절연 와이어(626) 중 적어도 하나에 대해 종방향으로 연장되는 방향으로, 다른 다이 패드 또는 PCB 패드 중 적어도 하나로부터 이격되는 구성으로 배열될 수 있다. 도시된 바와 같이, 다양한 실시예에서, 제 1 다이 패드(608), 제 2 다이 패드(610) 및 제 3 다이 패드(612)는 복수의 절연 와이어(626)를 따라 종방향으로 연장되는 방향을 따라 서로 이격될 수 있다. 일부 실시예에서, 제 1 PCB 패드(618), 제 2 PCB 패드(620) 및 제 3 PCB 패드(622)는 도시된 바와 같이 복수의 절연 와이어(626)를 따라 종방향으로 연장되는 방향을 따라 서로로부터 유사하게 이격될 수 있다.
일부 실시예에서, 복수의 절연 와이어(626)는 와이어 본딩에 의해 복수의 다이 패드(606) 및 복수의 PCB 패드(616)와 결합될 수 있다. 다양한 실시예에서, 절연 와이어(626)는 볼 본딩되거나 웨지 본딩될 수 있다. 도시된 바와 같이, 복수의 절연 와이어(626)는 집합 영역(636)을 따라 평행하게 연장될 수 있다. 일부 실시예에서, 복수의 절연 와이어(626)는 제 1 절연 와이어(628)의 외부 표면이 집합 영역(636)의 적어도 일부를 따라 제 2 절연 와이어(630)의 외부 표면과 제 3 절연 와이어(632)의 외부 표면 모두와 접촉하고 제 2 절연 와이어(630)의 외부 표면은 또한 집합 영역(636)의 적어도 일부를 따라 제 1 절연 와이어(628)의 외부 표면과 제 3 절연 와이어(632)의 외부 표면 모두와 접촉할 수 있도록 집합 영역(636)에서 적층 구성으로 될 수 있다.
도 7은 일부 실시예에 따라, 적층 구성의 집합형 절연 와이어(700)의 단면도를 개략적으로 도시한다. 일부 실시예에서, 복수의 집합형 절연 와이어(700)는 제 1 절연 와이어(702), 제 2 절연 와이어(704) 및 제 3 절연 와이어(706)를 포함할 수 있다. 다양한 실시예에서, 절연 와이어(702, 704 및 706) 각각은 예컨대, 구리, 금 또는 다른 전기 도전성 재료로 제조될 수 있는 본드 와이어 코어(708, 710 또는 712)를 각각 포함할 수 있다. 다양한 실시예에서, 절연 와이어(702, 704 및 706) 각각은 예를 들어 에폭시 또는 폴리아미드에 기초한 재료로 형성될 수 있는 절연체 코팅(714, 716 또는 718)을 각각 가질 수 있다. 다양한 실시예에서, 각각의 절연 와이어는 내부 본드 와이어 코어 직경 및 절연체 코팅을 포함하는 외부 직경을 가질 수 있다. 일부 실시예에서, 도시된 바와 같이, 각각의 절연 와이어의 내부 직경 및 외부 직경은 와이어마다 동일할 수 있다. 일부 실시예에서 내부 및/또는 외부 직경은 와이어에 따라 다를 수 있다.
일부 실시예에서, 제 1 절연 와이어(702)는 제 1 위치(720)에서 제 2 절연 와이어(704)와 접촉할 수 있고, 제 1 절연 와이어(702)는 제 2 위치(722)에서 제 3 절연 와이어(706)와 접촉 할 수 있으며, 제 2 절연 와이어(704)는 제 3 위치(724)에서 제 3 절연 와이어(706)와 접촉할 수 있다. 다양한 실시예에서, 복수의 절연 와이어(700)는 도 5에 관하여 도시되고 설명된 집합 영역(536) 내의 복수의 절연 와이어(526) 또는 도 6에 관하여 도시되고 설명된 집합 영역(636) 내의 복수의 절연 와이어(626)의 단면에 대응할 수 있다.
도 8은 일부 실시예에 따라, 패키지 기판과 결합된 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리(800)의 평면도를 개략적으로 도시한다. 다양한 실시예에서, IC 패키지 어셈블리(800)는 패키지(803)(종종 "패키지 기판"으로 지칭 됨)와 전기적으로 및/또는 물리적으로 결합될 수 있는 하나 이상의 다이(802)를 포함할 수 있다. 일부 실시예에서, 다이(802)는 제 1 다이 패드(808), 제 2 다이 패드(810), 제 3 다이 패드(812) 및 제 4 다이 패드(814)를 포함할 수 있는 복수의 다이 패드(806)를 포함할 수 있다. 패키지(803)는 제 1 기판 패드(818), 제 2 기판 패드(820), 제 3 기판 패드(822) 및 제 4 기판 패드(824)를 포함할 수 있는 복수의 기판 패드(816)를 포함할 수 있다.
일부 실시예에서, 다이(802)는 복수의 다이 패드(806)를 복수의 기판 패드(816)에 전기적으로 결합시키는 복수의 절연 와이어(826)로 패키지(803)와 전기적으로 결합될 수 있다. 도시된 바와 같이, 제 1 절연 와이어(828)는 제 1 다이 패드(808)와 결합된 제 1 단부 및 제 1 PCB 패드(818)와 결합된 제 2 단부를 가질 수 있다. 제 2 절연 와이어(830)는 제 2 다이 패드(810)와 결합된 제 1 단부 및 제 2 PCB 패드(820)와 결합된 제 2 단부를 가질 수 있다. 제 3 절연 와이어(832)는 제 3 다이 패드(812)와 결합된 제 1 단부 및 제 3 PCB 패드(822)와 결합된 제 2 단부를 가질 수 있다. 제 4 절연 와이어(834)는 제 4 다이 패드(814)와 결합된 제 1 단부 및 제 4 PCB 패드(824)와 결합된 제 2 단부를 가질 수 있다.
다양한 실시예에서, 복수의 절연 와이어(826)는 와이어 본딩에 의해 복수의 다이 패드(806) 및 복수의 PCB 패드(816)와 결합될 수 있다. 일부 실시예에서, 절연 와이어(826)는 볼 본딩되거나 웨지 본딩될 수 있다. 도시된 바와 같이, 복수의 절연 와이어(826)는 집합 영역(836)을 따라 평행하게 연장될 수 있다. 일부 실시예에서, 복수의 절연 와이어(826)는 제 2 절연 와이어(830)의 외부 표면이 제 1 절연 와이어(828)의 외부 표면 및 제 3 절연 와이어(832)의 외부 표면과 접촉하고 제 3 절연 와이어(832)의 외부 표면은 또한 제 4 절연 와이어(834)의 외부 표면과 접촉할 수 있도록 집합 영역(836)에서 리본 구성으로 존재할 수 있다.
복수의 절연 와이어(826)가 집합 영역(836)에서 접촉하는 것으로 도시되어 있지만, 일부 실시예에서는 절연 와이어(826)가 서로 접촉하지 않으면서 제 2 절연 와이어(830)의 외부 표면이 집합 영역(836) 내의 제 1 위치에서 제 1 절연 와이어(828)의 외부 표면으로부터 제 2 절연 와이어(830)의 외부 단면 직경 미만의 거리에 위치하고, 제 2 절연 와이어(830)의 외부 표면이 집합 영역(836) 내의 제 2 위치에서 제 3 절연 와이어(832)의 외부 표면으로부터 제 2 절연 와이어(830)의 외부 단면 직경 미만의 거리에 위치하도록 배치될 수 있다. 다양한 실시예에서, 에폭시 기반 재료와 같은 접착제는 집합 영역(836)의 적어도 일부를 덮을 수 있다.
도 9는 일부 실시예에 따라, 패키지 기판과 결합된 집합형 절연 와이어를 구비하는 예시적인 IC 패키지 어셈블리(900)의 측면도를 개략적으로 도시한다. 다양한 실시예에서, IC 패키지 어셈블리(900)는 (종종 "패키지 기판"으로 지칭되는) 패키지(903)와 전기적으로 및/또는 물리적으로 결합된 하나 이상의 IC 다이(이하 "다이(902)")를 포함할 수 있다. 일부 실시예에서, 패키지(903)는 PCB(904)와 전기적으로 결합될 수 있다. 다양한 실시예에서, 패키지(903)는 PCB(904) 상에 플립 칩 구성으로 장착된 다른 IC 다이를 포함할 수 있는데, 이로 인해 다이(902)는 상기 다른 다이를 포함하는 패키지(903)와 함께 PCB(904) 상에 칩 온 칩(COC) 구성으로 장착되게 된다. 일부 실시예에서, 패키지(903)는 PCB(904)와 전기적으로 결합된 비아(912)를 포함할 수 있고/있거나 패키지 어셈블리는 패키지 기판 상의 기판 패드(916) 및 PCB(904) 상의 PCB 패드(918)에 와이어 본딩된 절연 와이어(914)를 포함할 수 있는 복수의 와이어로 PCB(904)와 전기적으로 결합될 수 있다.
다양한 실시예에서, 다이(902)는 다이 상의 복수의 다이 패드에 와이어 본딩된 제 1 단부 및 패키지(903) 상의 복수의 기판 패드에 와이어 본딩된 제 2 단부를 구비하는 복수의 집합형 절연 와이어를 사용하여 패키지(903)와 결합될 수 있다. 도시된 바와 같이, 복수의 절연 와이어는 절연 와이어(906)를 포함할 수 있고, 복수의 다이 패드는 다이 패드(908)를 포함할 수 있으며, 복수의 기판 패드는 기판 패드(910)를 포함할 수 있다. 일부 실시예에서, IC 패키지 어셈블리(900)는 도 8에 도시된 IC 패키지 어셈블리(800)의 측면도일 수 있고, 다이(902)는 다이(802)에 대응하고, 패키지(903)는 패키지(803)에 대응하며, PCB(904)는 PCB(804)에 대응하고, 절연 와이어(906)는 제 1 절연 와이어(828)에 대응하며, 다이 패드(908)는 제 1 다이 패드(808)에 대응하고, 기판 패드(910)는 제 1 기판 패드(818)에 대응한다.
도 10은 다양한 실시예에 따라, IC 패키지 어셈블리(예컨대, 도 1, 도 2, 도 3, 도 5, 도 6, 도 8 또는 도 9의 IC 패키지 어셈블리(100, 200, 300, 500, 600, 800 또는 900))를 제조하는 방법(1000)에 대한 흐름도를 개략적으로 도시한다. 방법(1000)은 도 2 내지 도 9와 관련하여 설명된 구성 및 기술에 부합할 수 있으며, 그 역도 성립한다.
블록(1002)에서, IC 다이가 제공될 수 있다. IC 다이는 예컨대 도 1, 도 2, 도 3, 도 5, 도 6, 도 8 또는 도 9와 관련하여 설명된 IC 다이(102), 다이(202), 다이(302), 다이(502), 다이(602), 다이(802) 또는 다이(902)와 같은 다이일 수 있다. 일부 실시예에서, 제공된 IC 다이는 이미 다이 패드를 포함하고 있을 수도 있다. 그러나, 다양한 실시예에서, 프로세스(1000)는 다이 상에 다이 패드를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 다이 패드는 예를 들어 도 3의 다이(302) 또는 도 6의 다이(602)와 관련하여 설명된 것과 같은 엇갈림 구성으로 형성될 수 있다.
블록(1004)에서, 절연 와이어의 제 1 단부는 IC 다이 상의 다이 패드에 와이어 본딩될 수 있다. 결정 블록(1006)에서, 절연 와이어의 추가적인 제 1 단부가 IC 다이에 와이어 본딩될지 여부가 결정될 수 있다. 결정 블록(1006)에서, 절연 와이어의 추가적인 제 1 단부가 IC 다이에 와이어 본딩되기로 결정되면, 프로세스(1000)는 블록(1004)으로 되돌아가고, 다른 절연 와이어의 제 1 단부가 다이 상의 다이 패드에 와이어 본딩될 수 있다. 결정 블록(1006)에서, 절연 와이어의 추가적인 제 1 단부가 IC 다이에 와이어 본딩되지 않기로 결정되면, 프로세스(1000)는 블록(1008)으로 진행하고, IC 다이에 와이어 본딩된 제 1 단부를 구비하는 절연 와이어의 제 2 단부는 인쇄 회로 보드(PCB) 상의 패드에 와이어 본딩될 수 있다. 결정 블록(1010)에서, 절연 와이어의 추가적인 제 2 단부가 PCB에 와이어 본딩될지 여부가 결정될 수 있다.
결정 블록(1010)에서, 절연 와이어의 추가적인 제 2 단부가 PCB에 와이어 본딩되기로 결정되면, 프로세스(1000)는 블록(1008)으로 되돌아가고, 절연 와이어 중 다른 절연 와이어의 제 2 단부가 PCB에 와이어 본딩될 수 있다. 일부 실시예에서, 절연 와이어의 제 2 단부는 PCB가 아니라 패키지 기판에 와이어 본딩될 수 있다. 결정 블록(1010)에서, 절연 와이어의 추가적인 제 2 단부가 와이어 본딩되지 않기로 결정되면, 프로세스(1000)는 블록(1012)으로 진행하고, 절연 와이어가 함께 모일 수 있다. 일부 실시예에서, 절연 와이어는 와이어 본딩 후에 절연 와이어를 함께 모으는 것보다 와이어 본딩 이전 또는 와이어 본딩 동안에 집합형 구성으로 라우팅될 수 있다. 블록(1014)에서, 접착제가 집합형 절연 와이어에 도포될 수 있다.
본 명세서의 실시예는 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하여 원하는 대로 구성된 시스템으로서 구현될 수 있다. 도 11은 일부 실시예에 따라, 본 명세서에 설명된 집합형 절연 와이어를 구비하는 IC 패키지 어셈블리(1101)(예를 들어, 도 1, 도 2, 도 3, 도 5, 도 6, 도 8 또는 도 9의 IC 패키지 어셈블리(100, 200, 300, 500, 600, 800 또는 900))를 포함하는 예시적인 컴퓨팅 디바이스(1100)를 개략적으로 도시한다. IC 패키지 어셈블리(1101)는 유전체 구조체(202)와 같은 이중 층 유전체 구조물을 구비하는 기판(1104)을 포함할 수 있다. 기판(1104)은 예컨대, 도 1, 도 2, 도 3, 도 5, 도 6, 도 8 또는 도 9와 관련하여 설명된 다이(102), 다이(202), 다이(302), 다이(502), 다이(602), 다이(802) 또는 다이(902)와 유사할 수 있는 다이(1102)와 결합될 수 있다. 몇몇 실시예에서, 다이(1102)는 컴퓨팅 디바이스(1100)의 프로세서를 포함할 수 있다. 일부 실시예에서, "프로세서"라는 용어는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 프로세서는 다양한 실시예에서 하나 이상의 프로세싱 코어를 포함할 수 있다.
일부 실시예에서, 적어도 하나의 통신 칩(1106)은 IC 패키지 어셈블리(1101)와 물리적으로 및 전기적으로 결합될 수 있다. 일부 실시예에서, 통신 칩(1106)은 (예컨대, IC 패키지 어셈블리(1101)의 빌드업 층 상에 있거나 내장된 추가 다이로서) IC 패키지 어셈블리(1101)의 일부일 수 있다. 다양한 실시예에서, 컴퓨팅 디바이스(1100)는 일부 실시예에서 하우징(1108) 내에 있을 수 있는 인쇄 회로 보드(PCB)(1142)와 같은 보드를 포함할 수 있다. 일부 실시예에서, 보드는 마더보드일 수 있다. 일부 실시예에서 IC 패키지 어셈블리(1101) 또는 통신 칩(1106)은 PCB(1142) 상에 배치될 수 있다. 다양한 실시예에서, 다이(1102)는 도 1 내지 도 10과 관련하여 설명된 바와 같이 집합형 절연 와이어로 PCB(1142) 또는 기판(1104)에 와이어 본딩될 수 있다. 일부 실시예에서 컴퓨팅 디바이스(1100)의 다양한 구성요소는 PCB(1142)를 사용하지 않고 서로 결합될 수도 있다.
그 응용에 따라, 컴퓨팅 디바이스(1100)는 PCB(1142)와 물리적으로 또는 전기적으로 결합될 수도 또는 결합되지 않을 수도 있는 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는 휘발성 메모리(예를 들어, "DRAM"으로도 지칭되는 동적 랜덤 액세스 메모리(1109)), 플래시 메모리(1112), 입출력 제어기(1114), 디지털 신호 프로세서(도시 생략), 암호화 프로세서(도시 생략), 그래픽 프로세서(1116), 하나 이상의 안테나(1118), 디스플레이(도시 생략), 터치 스크린 디스플레이(1120), 터치 스크린 제어기(1122), 배터리(1124), 오디오 코덱(도시 생략), 비디오 코덱(도시 생략), 칩셋(도시 생략), 전력 증폭기(도시 생략), GPS(global positioning system) 디바이스(1128), 나침반(1140), 가속도계(도시 생략), 자이로스코프(도시 생략), 스피커(1132), 카메라(1134), 또는 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 고체 상태 드라이브, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등)(도시 생략)를 포함할 수 있지만, 이것으로 제한되지 않는다. 일부 실시예에서, 다양한 구성요소는 다른 구성요소와 통합되어 시스템 온칩("SoC")을 형성할 수 있다. 일부 실시예에서, DRAM(1109)과 같은 일부 구성요소는 IC 패키지 어셈블리(1101)에 내장될 수 있다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)로 및 컴퓨팅 디바이스(1100)로부터 데이터를 전송하기 위해 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어는 비 고체 매체(non-solid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 관련 디바이스가 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(1106)은 WiGig, Wi-Fi(IEEE 802.11 패밀리), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정판), 임의의 수정판, 업데이트 및/또는 개정판과 함께 롱 텀 에볼루션(LTE) 프로젝트(예컨대, 어드밴스드 LTE 프로젝트, 울트라 모바일 광대역(UMB) 프로젝트("3GPP2"로도 지칭됨) 등)를 포함하는 IEEE 표준을 포함하지만 이들로 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 광대역 무선 액세스(BWA) 네트워크는 일반적으로 IEEE 802.16 표준에 대한 적합성 및 상호 운용성 테스트를 통과하는 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크로서 지칭된다. 통신 칩(1106)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1106)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1106)은 코드 분할 다중 접속(CDMA), 시분할 다중 접속(TDMA), 디지털 강화 무선 원격통신(DECT), 진화 데이터 최적화(EV-DO), 이들의 파생물뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 기타 무선 프로토콜에 따라서도 동작할 수 있다. 통신 칩(1106)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다.
컴퓨팅 디바이스(1100)는 복수의 통신 칩(1106)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(1106)은 WiGig, Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 제 2 통신 칩(1106)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 원거리 무선 통신에 전용될 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(1100)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 컴퓨팅 디바이스(1100)는 일부 실시예에서 모바일 컴퓨팅 디바이스일 수 있다. 다른 구현에서, 컴퓨팅 디바이스(1100)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
예 1은 IC 다이와, 제 1 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 1 절연 와이어와, 제 2 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하며, 외부 단면 직경(an outer cross-sectional diameter)을 갖는 제 2 절연 와이어와, 제 3 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 3 절연 와이어를 포함하는 집적 회로(IC) 패키지 어셈블리를 포함할 수 있으며, 제 1 다이 패드, 제 2 다이 패드 및 제 3 다이 패드는 IC 다이 상에 서로 이격되어 배치되며, 제 2 절연 와이어의 외부 표면은, 제 1 위치에서 제 1 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치하고, 제 2 절연 와이어의 외부 표면은, 제 2 위치에서 제 3 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치한다.
예 2는 예 1의 청구 대상을 포함할 수 있고, 제 1 절연 와이어, 제 2 절연 와이어 및 제 3 절연 와이어는 집합 영역을 따라 평행하게 연장되고, 제 1 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어 및 제 3 절연 와이어 모두와 접촉하며, 제 2 절연 와이어는 집합 영역의 적어도 일부를 따라 제 1 절연 와이어 및 제 3 절연 와이어 모두와 접촉한다.
예 3은 예 2의 청구 대상을 포함할 수 있고, 제 2 절연 와이어는 제 1 절연 와이어 및 제 3 절연 와이어보다 짧다.
예 4는 예 2의 청구 대상을 포함할 수 있고, 제 1 절연 와이어는 접지 와이어이고, 제 2 절연 와이어 및 제 3 절연 와이어는 차동 신호 와이어 쌍이다.
예 5는 예 1의 청구 대상을 포함할 수 있고, 제 4 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 4 절연 와이어를 더 포함하되, 제 1 절연 와이어, 제 2 절연 와이어, 제 3 절연 와이어 및 제 4 절연 와이어는 집합 영역을 따라 평행하게 연장되고, 제 1 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어와 접촉하며, 제 3 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어 및 제 4 절연 와이어 모두와 접촉한다.
예 6은 예 5의 청구 대상을 포함할 수 있고, 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드는 제 1 방향으로 이격되고, 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드 중 적어도 하나는 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드 중 적어도 다른 하나에 대해 제 2 방향으로 이격된다.
예 7은 예 5의 청구 대상을 포함할 수 있고, 제 1 절연 와이어 및 제 4 절연 와이어는 접지 와이어이고, 제 2 절연 와이어 및 제 3 절연 와이어는 차동 신호 와이어 쌍이다.
예 8는 예 2 내지 예 7 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 절연 와이어, 제 2 절연 와이어 및 제 3 절연 와이어 중 적어도 하나는 길이가 700 미크론 이하이다.
예 9는 예 2 내지 예 7 중 어느 한 예의 청구 대상을 포함할 수 있고, 패키지 기판을 더 포함하되, 제 1 절연 와이어는 제 1 기판 패드에서 패키지 기판과 와이어 본딩된 제 2 단부를 포함하고, 제 2 절연 와이어는 제 2 기판 패드에서 패키지 기판과 와이어 본딩된 제 2 단부를 포함하며, 제 3 절연 와이어는 제 3 기판 패드에서 패키지 기판과 와이어 본딩된 제 2 단부를 포함한다.
예 10은 예 2 내지 예 7 중 어느 한 예의 청구 대상을 포함할 수 있고, 인쇄 회로 보드(PCB)를 더 포함하되, 제 1 절연 와이어는 제 1 PCB 패드에서 PCB와 와이어 본딩된 제 2 단부를 포함하고, 제 2 절연 와이어는 제 2 PCB 패드에서 PCB와 와이어 본딩된 제 2 단부를 포함하며, 제 3 절연 와이어는 제 3 PCB 패드에서 PCB와 와이어 본딩된 제 2 단부를 포함한다.
예 11은 집적 회로(IC) 패키지 어셈블리를 제조하는 방법을 포함할 수 있으며, 방법은 IC 다이를 제공하는 단계와, 제 1 다이 패드에서 IC 다이에 제 1 절연 와이어의 제 1 단부를 와이어 본딩하는 단계와, 외부 단면 직경을 구비하는 제 2 절연 와이어의 제 1 단부를 제 2 다이 패드에서 IC 다이에 와이어 본딩하는 단계와, 제 3 다이 패드에서 IC 다이에 제 3 절연 와이어의 제 1 단부를 와이어 본딩하는 단계와, 집합 영역을 따라 제 1 절연 와이어, 제 2 절연 와이어 및 제 3 절연 와이어를 함께 모으는 단계를 포함하되, 제 1 다이 패드, 제 2 다이 패드 및 제 3 다이 패드는 서로 이격되며, 제 2 절연 와이어의 외부 표면은 집합 영역의 적어도 일부를 따라 제 1 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치하고, 제 2 절연 와이어의 외부 표면은 집합 영역의 적어도 일부를 따라 제 3 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치한다.
예 12는 예 11의 청구 대상을 포함할 수 있고, 제 1 절연 와이어, 제 2 절연 와이어 및 제 3 절연 와이어는 집합 영역을 따라 평행하게 연장되고, 제 1 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어 및 제 3 절연 와이어 모두와 접촉한다.
예 13은 예 12의 청구 대상을 포함할 수 있고, 제 1 절연 와이어는 접지 와이어이고, 제 2 절연 와이어 및 제 3 절연 와이어는 차동 신호 와이어 쌍이다.
예 14는 예 11의 청구 대상을 포함할 수 있고, 제 4 다이 패드에서 IC 다이에 제 4 절연 와이어의 제 1 단부를 와이어 본딩하는 단계를 더 포함하되, 제 1 절연 와이어, 제 2 절연 와이어, 제 3 절연 와이어 및 제 4 절연 와이어는 집합 영역을 따라 평행하게 연장되고, 제 1 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어와 접촉하며, 제 3 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어 및 제 4 절연 와이어 모두와 접촉한다.
예 15는 예 14의 청구 대상을 포함할 수 있고, 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드는 제 1 방향으로 이격되고, 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드 중 적어도 하나는 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드 중 적어도 다른 하나에 대해 제 2 방향으로 이격된다.
예 16은 예 14의 청구 대상을 포함할 수 있고, 제 1 절연 와이어 및 제 4 절연 와이어는 접지 와이어이고, 제 2 절연 와이어 및 제 3 절연 와이어는 차동 신호 와이어 쌍이다.
예 17은 예 12 내지 예 16 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 절연 와이어, 제 2 절연 와이어 및 제 3 절연 와이어 중 적어도 하나는 길이가 700 미크론 이하이다.
예 18은 예 12 내지 예 16 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 기판 패드에서 패키지 기판에 제 1 절연 와이어의 제 2 단부를 와이어 본딩하는 단계와, 제 2 기판 패드에서 패키지 기판에 제 2 절연 와이어의 제 2 단부를 와이어 본딩하는 단계와, 제 3 기판 패드에서 패키지 기판에 제 3 절연 와이어의 제 2 단부를 와이어 본딩하는 단계를 더 포함한다.
예 19는 회로 보드와, 회로 보드와 결합된 집적 회로(IC) 패키지 어셈블리를 포함하는 컴퓨팅 디바이스를 포함할 수 있고, IC 패키지 어셈블리는, IC 다이와, 제 1 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 1 절연 와이어와, 제 2 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하며, 외부 단면 직경을 갖는 제 2 절연 와이어와, 제 3 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 3 절연 와이어를 포함하고, 제 1 다이 패드, 제 2 다이 패드 및 제 3 다이 패드는 IC 다이 상에 배치되고, 제 2 절연 와이어의 외부 표면은 제 1 위치에서 제 1 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치하고, 제 2 절연 와이어의 외부 표면은 제 2 위치에서 제 3 절연 와이어의 외부 표면으로부터 제 2 절연 와이어의 외부 단면 직경 미만의 거리에 위치한다.
예 20은 예 19의 청구 대상을 포함할 수 있고, 제 1 절연 와이어는 회로 보드와 와이어 본딩된 제 2 단부를 포함하고, 제 2 절연 와이어는 회로 보드와 와이어 본딩된 제 2 단부를 포함하며, 제 3 절연 와이어는 회로 보드와 와이어 본딩된 제 2 단부를 포함한다.
예 21은 예 20의 청구 대상을 포함할 수 있고, 제 1 절연 와이어, 제 2 절연 와이어 및 제 3 절연 와이어는 집합 영역을 따라 평행하게 연장되고, 제 1 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어 및 제 3 절연 와이어 모두와 접촉하며, 제 2 절연 와이어는 집합 영역의 적어도 일부를 따라 제 1 절연 와이어 및 제 3 절연 와이어 모두와 접촉한다.
예 22는 예 20의 청구 대상을 포함할 수 있고, IC 패키지 어셈블리는 제 4 다이 패드에서 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 4 절연 와이어를 더 포함하고, 제 1 절연 와이어, 제 2 절연 와이어, 제 3 절연 와이어 및 제 4 절연 와이어는 집합 영역을 따라 평행하게 연장되고, 제 1 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어와 접촉하며, 제 3 절연 와이어는 집합 영역의 적어도 일부를 따라 제 2 절연 와이어 및 제 4 절연 와이어 모두와 접촉한다.
예 23은 예 22의 청구 대상을 포함할 수 있고, 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드는 제 1 방향으로 이격되고, 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드 중 적어도 하나는 제 1 다이 패드, 제 2 다이 패드, 제 3 다이 패드 및 제 4 다이 패드 중 적어도 다른 하나에 대해 제 2 방향으로 이격된다.
예 24는 예 19 내지 예 23 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 절연 와이어는 접지 와이어이고, 제 2 절연 와이어 및 제 3 절연 와이어는 차동 신호 와이어 쌍이다.
예 25는 예 19 내지 예 23 중 어느 한 예의 청구 대상을 포함할 수 있고, 컴퓨팅 디바이스는, 회로 보드와 결합되며 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, GPS(global positioning system) 디바이스, 나침반, 스피커, 또는 카메라를 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예는 위에서 결합 형태(및)로 설명된 실시예 (예컨대, "및"은 "및/또는"일 수 있음)의 대안(또는) 실시예를 포함하는 전술한 실시예들의 임의의 적합한 조합을 포함할 수 있다. 또한, 일부 실시예는 실행될 때 전술한 임의의 실시예의 액션을 초래하는 명령어가 저장된 하나 이상의 제조 물품(예컨대, 비일시적 컴퓨터-판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예는 전술한 실시예의 다양한 동작을 수행하기 위한 임의의 적합한 수단을 구비하는 장치 또는 시스템을 포함할 수 있다.
요약서에 기술된 것들을 포함하여, 예시된 구현에 대한 위 설명은 본 명세서의 실시예를 빠짐없이 다루거나 또는 개시된 정확한 형태로 한정하기 위한 것은 아니다. 구체적인 구현 및 예가 여기에 설명되었지만, 관련 기술 분야의 당업자가 인식하는 바와 같이, 본 개시의 범위 내에서 여러 동등한 수정이 가능하다.

Claims (25)

  1. 집적 회로(IC) 패키지 어셈블리로서,
    IC 다이와,
    인쇄 회로 보드(PCB)와,
    제 1 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부와 제 1 PCB 패드에서 상기 PCB와 와이어 본딩된 제 2 단부를 구비하는 제 1 절연 와이어와,
    제 2 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부와 제 2 PCB 패드에서 상기 PCB와 와이어 본딩된 제 2 단부를 구비하며, 외부 단면 직경(an outer cross-sectional diameter)을 갖는 제 2 절연 와이어와,
    제 3 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부와 제 3 PCB 패드에서 상기 PCB와 와이어 본딩된 제 2 단부를 구비하는 제 3 절연 와이어를 포함하되,
    상기 제 1 다이 패드, 상기 제 2 다이 패드 및 상기 제 3 다이 패드는 상기 IC 다이 상에 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어의 종방향으로 연장되는 방향을 따라 서로 이격되어 배치되며,
    상기 제 1 PCB 패드, 상기 제 2 PCB 패드 및 상기 제 3 PCB 패드는 상기 PCB 상에 배치되고 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어의 종방향으로 연장되는 방향을 따라 서로 이격되어 배치되고,
    상기 제 2 절연 와이어의 외부 표면은, 제 1 위치에서 상기 제 1 절연 와이어의 외부 표면으로부터 상기 제 2 절연 와이어의 상기 외부 단면 직경 미만의 거리에 위치하고,
    상기 제 2 절연 와이어의 외부 표면은, 제 2 위치에서 상기 제 3 절연 와이어의 외부 표면으로부터 상기 제 2 절연 와이어의 상기 외부 단면 직경 미만의 거리에 위치하며,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 집합 영역(gathered region)을 따라 평행하게 연장되고,
    상기 제 1 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어 모두와 접촉하며,
    상기 제 1 절연 와이어와 상기 제 2 절연 와이어는 같은 길이를 갖는
    집적 회로(IC) 패키지 어셈블리.
  2. 제 1 항에 있어서,
    상기 제 2 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 3 절연 와이어와 접촉하는
    집적 회로(IC) 패키지 어셈블리.
  3. 제 2 항에 있어서,
    상기 제 2 절연 와이어는 상기 제 3 절연 와이어보다 짧은
    집적 회로(IC) 패키지 어셈블리.
  4. 제 2 항에 있어서,
    상기 제 1 절연 와이어는 접지 와이어이고, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 차동 신호 와이어 쌍인
    집적 회로(IC) 패키지 어셈블리.
  5. 제 1 항에 있어서,
    제 4 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 4 절연 와이어를 더 포함하되,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어, 상기 제 3 절연 와이어 및 상기 제 4 절연 와이어는 집합 영역을 따라 평행하게 연장되고,
    상기 제 3 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 2 절연 와이어 및 상기 제 4 절연 와이어 모두와 접촉하는
    집적 회로(IC) 패키지 어셈블리.
  6. 제 5 항에 있어서,
    상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드는 제 1 방향으로 이격되고,
    상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드 중 적어도 하나는 상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드 중 적어도 다른 하나에 대해 제 2 방향으로 이격되는
    집적 회로(IC) 패키지 어셈블리.
  7. 제 5 항에 있어서,
    상기 제 1 절연 와이어 및 상기 제 4 절연 와이어는 접지 와이어이고, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 차동 신호 와이어 쌍인
    집적 회로(IC) 패키지 어셈블리.
  8. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어 중 적어도 하나는 길이가 700 미크론 이하인
    집적 회로(IC) 패키지 어셈블리.
  9. 삭제
  10. 삭제
  11. 집적 회로(IC) 패키지 어셈블리를 제조하는 방법으로서,
    인쇄 회로 보드(PCB)를 제공하는 단계와,
    IC 다이를 제공하는 단계와,
    제 1 다이 패드에서 상기 IC 다이에 제 1 절연 와이어의 제 1 단부를 와이어 본딩하고, 제 1 PCB 패드에서 상기 PCB와 상기 제 1 절연 와이어의 제 2 단부를 와이어 본딩하는 단계와,
    외부 단면 직경을 구비하는 제 2 절연 와이어의 제 1 단부를 제 2 다이 패드에서 상기 IC 다이에 와이어 본딩하고, 제 2 PCB 패드에서 상기 PCB와 상기 제 2 절연 와이어의 제 2 단부를 와이어 본딩하는 단계와,
    제 3 다이 패드에서 상기 IC 다이에 제 3 절연 와이어의 제 1 단부를 와이어 본딩하고, 제 3 PCB 패드에서 상기 PCB와 상기 제 3 절연 와이어의 제 2 단부를 와이어 본딩하는 단계와,
    집합 영역을 따라 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어를 함께 모으는(gathering) 단계를 포함하되,
    상기 제 1 다이 패드, 상기 제 2 다이 패드 및 상기 제 3 다이 패드는 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어의 종방향으로 연장되는 방향을 따라 서로 이격되며,
    상기 제 1 PCB 패드, 상기 제 2 PCB 패드 및 상기 제 3 PCB 패드는 상기 PCB 상에 배치되고 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어의 종방향으로 연장되는 방향을 따라 서로 이격되고,
    상기 제 2 절연 와이어의 외부 표면은 상기 집합 영역의 적어도 일부를 따라 상기 제 1 절연 와이어의 외부 표면으로부터 상기 제 2 절연 와이어의 상기 외부 단면 직경 미만의 거리에 위치하고,
    상기 제 2 절연 와이어의 외부 표면은 상기 집합 영역의 적어도 일부를 따라 상기 제 3 절연 와이어의 외부 표면으로부터 상기 제 2 절연 와이어의 상기 외부 단면 직경 미만의 거리에 위치하며,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 상기 집합 영역을 따라 평행하게 연장되고,
    상기 제 1 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어 모두와 접촉하며,
    상기 제 1 절연 와이어와 상기 제 2 절연 와이어는 같은 길이를 갖는
    집적 회로(IC) 패키지 어셈블리 제조 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제 1 절연 와이어는 접지 와이어이고, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 차동 신호 와이어 쌍인
    집적 회로(IC) 패키지 어셈블리 제조 방법.
  14. 제 11 항에 있어서,
    제 4 다이 패드에서 상기 IC 다이에 제 4 절연 와이어의 제 1 단부를 와이어 본딩하는 단계를 더 포함하되,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어, 상기 제 3 절연 와이어 및 상기 제 4 절연 와이어는 집합 영역을 따라 평행하게 연장되고,
    상기 제 3 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 2 절연 와이어 및 상기 제 4 절연 와이어 모두와 접촉하는
    집적 회로(IC) 패키지 어셈블리 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드는 제 1 방향으로 이격되고,
    상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드 중 적어도 하나는 상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드 중 적어도 다른 하나에 대해 제 2 방향으로 이격되는
    집적 회로(IC) 패키지 어셈블리 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 1 절연 와이어 및 상기 제 4 절연 와이어는 접지 와이어이고, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 차동 신호 와이어 쌍인
    집적 회로(IC) 패키지 어셈블리 제조 방법.
  17. 제 11 항, 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어 중 적어도 하나는 길이가 700 미크론 이하인
    집적 회로(IC) 패키지 어셈블리 제조 방법.
  18. 삭제
  19. 컴퓨팅 디바이스로서,
    회로 보드와,
    상기 회로 보드와 결합된 집적 회로(IC) 패키지 어셈블리를 포함하되,
    상기 IC 패키지 어셈블리는,
    IC 다이와,
    인쇄 회로 보드(PCB)와,
    제 1 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부와 제 1 PCB 패드에서 상기 PCB와 와이어 본딩된 제 2 단부를 구비하는 제 1 절연 와이어와,
    제 2 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부와 제 2 PCB 패드에서 상기 PCB와 와이어 본딩된 제 2 단부를 구비하며, 외부 단면 직경을 갖는 제 2 절연 와이어와,
    제 3 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부와 제 3 PCB 패드에서 상기 PCB와 와이어 본딩된 제 2 단부를 구비하는 제 3 절연 와이어를 포함하고,
    상기 제 1 다이 패드, 상기 제 2 다이 패드 및 상기 제 3 다이 패드는 상기 IC 다이 상에 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어의 종방향으로 연장되는 방향을 따라 서로 이격되어 배치되고,
    상기 제 1 PCB 패드, 상기 제 2 PCB 패드 및 상기 제 3 PCB 패드는 상기 PCB 상에 배치되고 상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 제 3 절연 와이어의 종방향으로 연장되는 방향을 따라 서로 이격되어 배치되며,
    상기 제 2 절연 와이어의 외부 표면은, 제 1 위치에서 상기 제 1 절연 와이어의 외부 표면으로부터 상기 제 2 절연 와이어의 상기 외부 단면 직경 미만의 거리에 위치하고,
    상기 제 2 절연 와이어의 외부 표면은, 제 2 위치에서 상기 제 3 절연 와이어의 외부 표면으로부터 상기 제 2 절연 와이어의 상기 외부 단면 직경 미만의 거리에 위치하며,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 집합 영역을 따라 평행하게 연장되고,
    상기 제 1 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 2 절연 와이어 및 상기 제 3 절연 와이어 모두와 접촉하고,
    상기 제 1 절연 와이어와 상기 제 2 절연 와이어는 같은 길이를 갖는,
    컴퓨팅 디바이스.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 제 2 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 1 절연 와이어 및 상기 제 3 절연 와이어 모두와 접촉하는
    컴퓨팅 디바이스.
  22. 제 19 항에 있어서,
    상기 IC 패키지 어셈블리는 제 4 다이 패드에서 상기 IC 다이와 와이어 본딩된 제 1 단부를 구비하는 제 4 절연 와이어를 더 포함하고,
    상기 제 1 절연 와이어, 상기 제 2 절연 와이어, 상기 제 3 절연 와이어 및 상기 제 4 절연 와이어는 집합 영역을 따라 평행하게 연장되고,
    상기 제 3 절연 와이어는 상기 집합 영역의 적어도 일부를 따라 상기 제 2 절연 와이어 및 상기 제 4 절연 와이어 모두와 접촉하는
    컴퓨팅 디바이스.
  23. 제 22 항에 있어서,
    상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드는 제 1 방향으로 이격되고,
    상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드 중 적어도 하나는 상기 제 1 다이 패드, 상기 제 2 다이 패드, 상기 제 3 다이 패드 및 상기 제 4 다이 패드 중 적어도 다른 하나에 대해 제 2 방향으로 이격되는
    컴퓨팅 디바이스.
  24. 제 19 항 및 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 절연 와이어는 접지 와이어이고,
    상기 제 2 절연 와이어 및 상기 제 3 절연 와이어는 차동 신호 와이어 쌍인
    컴퓨팅 디바이스.
  25. 제 19 항 및 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 컴퓨팅 디바이스는, 상기 회로 보드와 결합되며 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, GPS(global positioning system) 디바이스, 나침반, 스피커, 또는 카메라를 포함하는 모바일 컴퓨팅 디바이스인
    컴퓨팅 디바이스.
KR1020187002391A 2015-06-26 2015-06-26 집합형 절연 와이어를 구비하는 패키지 어셈블리 KR102422980B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/038109 WO2016209286A1 (en) 2015-06-26 2015-06-26 Package assembly with gathered insulated wires

Publications (2)

Publication Number Publication Date
KR20180021138A KR20180021138A (ko) 2018-02-28
KR102422980B1 true KR102422980B1 (ko) 2022-07-19

Family

ID=57585304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187002391A KR102422980B1 (ko) 2015-06-26 2015-06-26 집합형 절연 와이어를 구비하는 패키지 어셈블리

Country Status (8)

Country Link
US (1) US9935036B2 (ko)
EP (1) EP3314651B1 (ko)
JP (1) JP2018518828A (ko)
KR (1) KR102422980B1 (ko)
CN (1) CN108064417B (ko)
SG (1) SG11201708367SA (ko)
TW (1) TWI741983B (ko)
WO (1) WO2016209286A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734321B2 (en) 2017-09-28 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing same
WO2020004153A1 (ja) * 2018-06-27 2020-01-02 三菱電機株式会社 パワーモジュール及びその製造方法並びに電力変換装置
JP6971952B2 (ja) 2018-11-07 2021-11-24 三菱電機株式会社 半導体装置
TWI763110B (zh) * 2020-11-04 2022-05-01 瑞昱半導體股份有限公司 球柵陣列封裝及其封裝基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007501537A (ja) * 2003-06-09 2007-01-25 フリースケール セミコンダクター インコーポレイテッド ワイヤ・ボンドの位置付けを最適化した半導体パッケージ
US20100176501A1 (en) 2008-11-12 2010-07-15 White Electronic Designs Corporation Method and Apparatus for Stacked Die Package with Insulated Wire Bonds
US20120228783A1 (en) 2011-03-11 2012-09-13 Siang Ng Kok Mixed wire bonding profile and pad-layout configurations in ic packaging processes for high-speed electronic devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5818949A (ja) * 1981-07-28 1983-02-03 Nec Corp 半導体装置
JP2880734B2 (ja) * 1989-08-31 1999-04-12 株式会社東芝 集積回路及びその接続回路
JP3690342B2 (ja) * 2001-12-10 2005-08-31 凸版印刷株式会社 ボンディングワイヤ及びそれを用いた半導体装置
JP4271435B2 (ja) * 2002-12-09 2009-06-03 シャープ株式会社 半導体装置
US20040119172A1 (en) * 2002-12-18 2004-06-24 Downey Susan H. Packaged IC using insulated wire
US20060175712A1 (en) 2005-02-10 2006-08-10 Microbonds, Inc. High performance IC package and method
US7675168B2 (en) * 2005-02-25 2010-03-09 Agere Systems Inc. Integrated circuit with staggered differential wire bond pairs
US7626123B2 (en) * 2005-12-12 2009-12-01 Raytheon Sarcos, Llc Electrical microfilament to circuit interface
US7538413B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Semiconductor components having through interconnects
US7825527B2 (en) * 2008-06-13 2010-11-02 Altera Corporation Return loss techniques in wirebond packages for high-speed data communications
US8723338B2 (en) * 2012-08-15 2014-05-13 Stats Chippac Ltd. Integrated circuit packaging system with array contacts and method of manufacture thereof
US9078352B2 (en) * 2012-10-29 2015-07-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Low inductance flex bond with low thermal resistance
US9613877B2 (en) 2013-10-10 2017-04-04 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods for forming semiconductor package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007501537A (ja) * 2003-06-09 2007-01-25 フリースケール セミコンダクター インコーポレイテッド ワイヤ・ボンドの位置付けを最適化した半導体パッケージ
US20100176501A1 (en) 2008-11-12 2010-07-15 White Electronic Designs Corporation Method and Apparatus for Stacked Die Package with Insulated Wire Bonds
US20120228783A1 (en) 2011-03-11 2012-09-13 Siang Ng Kok Mixed wire bonding profile and pad-layout configurations in ic packaging processes for high-speed electronic devices

Also Published As

Publication number Publication date
EP3314651A4 (en) 2018-12-12
CN108064417B (zh) 2022-01-18
EP3314651B1 (en) 2023-04-19
TW201711151A (zh) 2017-03-16
SG11201708367SA (en) 2018-01-30
CN108064417A (zh) 2018-05-22
JP2018518828A (ja) 2018-07-12
KR20180021138A (ko) 2018-02-28
WO2016209286A1 (en) 2016-12-29
EP3314651A1 (en) 2018-05-02
US9935036B2 (en) 2018-04-03
TWI741983B (zh) 2021-10-11
US20170207146A1 (en) 2017-07-20

Similar Documents

Publication Publication Date Title
JP6067802B2 (ja) 相互接続ルーティング構成及び関連技術
US10249598B2 (en) Integrated circuit package having wirebonded multi-die stack
US9589866B2 (en) Bridge interconnect with air gap in package assembly
KR102346406B1 (ko) 이중 층 유전체 구조물을 가진 패키지
US9713255B2 (en) Electro-magnetic interference (EMI) shielding techniques and configurations
KR102422980B1 (ko) 집합형 절연 와이어를 구비하는 패키지 어셈블리
CN106797098B (zh) 插口接触部技术和构造
US11545434B2 (en) Vertical die-to-die interconnects bridge
KR20210065835A (ko) 기판 통합형 구성 요소를 포함하는 마이크로일렉트로닉 패키지
KR20150007990A (ko) 복수의 다이를 위한 패키지 어셈블리 구성 및 연관 기법
JP2018518828A5 (ko)
JP2013239511A (ja) 多層基板、プリント回路基板、半導体パッケージ基板、半導体パッケージ、半導体チップ、半導体デバイス、情報処理装置および通信装置
US12057413B2 (en) Package design scheme for enabling high-speed low-loss signaling and mitigation of manufacturing risk and cost
US20190279949A1 (en) Capacitor loop structure
US20220068740A1 (en) Semiconductor system and method of forming semiconductor system

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant