KR102416913B1 - 에피택셜 층을 지닌 반도체 웨이퍼 - Google Patents

Abstract

본 발명은 단결정 실리콘으로 된 기판 웨이퍼와, 이 기판 웨이퍼의 정면측에 놓이는 단결정 실리콘층을 포함하는 단결정 실리콘으로 된 반도체 웨이퍼로서, 상기 기판 웨이퍼는 결정 방위를 갖고, 에피택셜 층(epitaxial layer) 표면이 16개 섹터로 분할되고 에지 배제부가 1 mm인 경우에 반도체 웨이퍼의 평균 정면측 기반 ZDD는 -30 nm/mm² 이상 0 nm/mm² 이하이고, 에지 배제부가 1 mm이고 72개 섹터 각각이 30 mm의 길이를 갖는 경우에 반도체 웨이퍼의 ESFQR_max는 최대 10 nm인 반도체 웨이퍼에 관한 것이다.

Description

에피택셜 층을 지닌 반도체 웨이퍼

본 발명은 단결정 실리콘으로 된 기판 웨이퍼와, 이 기판 웨이퍼 상부에 놓이는 단결정 실리콘층을 포함하는 단결정 실리콘으로 된 반도체 웨이퍼 - 이후 에피택셜 층(epitaxial layer)을 지닌 실리콘 반도체 웨이퍼(실리콘 에피택셜 웨이퍼)라고 함 - 를 제공한다.

에피택셜 층을 지닌 상기한 실리콘 반도체 웨이퍼의 제조는 기상 증착(화학적 기상 증착, CVD)에 의해 기판 웨이퍼 상에 에피택셜 층을 성막하는 하는 것을 포함한다. 특히 적합한 CVD는 표준 압력(대기압) 하에서 단일 반도체 리액터에서 실행되는 것이다.

US5355831는 상기한 프로세스를 위한 전형적인 공정 파라메터 - 예시적인 것으로 간주될 수 있음 - 를 개시한다.

요구가 많은 어플리케이션은 특히 균일한 에지 형상을 갖는, 에피택셜 층을 지닌 실리콘 반도체 웨이퍼를 요구한다. 이를 위한 전제 조건은 에피택셜 층의 두께가 특히 균일해야 한다는 것이다.

US 2007/0227441 A1은 상기한 실리콘 반도체 웨이퍼의 에지 영역에서의 에피택셜 층의 두께에 있어서 주기적인 변화에 주목한다. 그 이유는 에피택셜 층이 상이한 성장률로 성장하기 때문이다. 상이한 성장률은 반도체 웨이퍼의 결정 방위와 관련이 있다. 에지 영역에서의 에피택셜 층의 두께를 균일화하기 위해, US 2007/0227441 A1은 두께 변화 주기에 따라 서셉터의 구조를 변경하는 것을 제안한다.

이 제안은 문제를 완화시킬 수는 있지만, 전자 부품 제조업자의 향후 기대와 관련하여 부적절하다.

본 발명의 목적은 요구사항을 보다 양호하게 만족시키는 제안을 하는 것이다.

상기 목적은, 단결정 실리콘으로 된 기판 웨이퍼와, 이 기판 웨이퍼의 정면측에 놓이는 단결정 실리콘층을 포함하는 단결정 실리콘으로 된 반도체 웨이퍼로서, 상기 기판 웨이퍼는 결정 방위를 갖고, 에피택셜 층 표면이 16개 섹터로 분할되고 에지 배제부가 1 mm인 경우에 반도체 웨이퍼의 정면측 기반 평균 ZDD는 -30 nm/mm² 이상 0 nm/mm² 이하이고, 에지 배제부가 1 mm이고 72개 섹터 각각이 30 mm의 길이를 갖는 경우에 반도체 웨이퍼의 ESFQR_max는 최대 10 nm인 것인 반도체 웨이퍼에 의해 달성된다.

ZDD 및 ESFQR는 반도체 웨이퍼의 에지 형상을 특징으로 하는 파라메터이며, SEMI 표준[ZDD (SEMI M68-1015), ESFQR (SEMI M67-1015)]에 의해서도 또한 규정된다. 정면측 기반 ZDD는 표면의 에지 근처 평균 곡률을 가르킨다. ESFQR_max는 ESFQR가 최대인 해당 섹터의 ESFQR를 가르킨다.

에피택셜 층을 지닌 본 발명의 반도체 웨이퍼는 에피택셜 층의 에지 형상에 있어서 실제적으로 각도 종속 변화를 전혀 나타내지 않는데, 그 이유는 반도체 웨이퍼의 제조가 그러한 변화가 발생하는 것을 방지하는 것을 꾀하기 때문이다. 통상의 절차에서 벗어나, 에피택셜 층은 실제적으로 기판 웨이퍼의 결정 방위를 결정하는 기판층의 정면측의 메인 표면만을 덮고, 실제적으로 상이한 결정 방위를 갖는 정면측의 영역은 전혀 덮지 않는데, 그 이유는 기판층의 에지에 마련되는 산화물층이 대개 에피택셜 층이 상기한 영역에 성막되는 것을 방지하기 때문이다. 정면측 기반 ZDD(중앙 평면에서 에피택셜 층의 표면까지의 수직방향 높이의 2차 도함수)라는 용어로 표현되고 ZDD가 결정되는 섹터의 평균 ZDD로서 표현되는, 에피택셜 층을 지닌 반도체 웨이퍼의 에지 형상은, 이 에피택셜 층의 표면이 16개 섹터로 분할되고 1 mm의 에지 배제부를 관찰한 경우에 -30 nm/mm² 이상 0 nm/mm² 이하이다. 배면 상의 산화물층은 추가로, 에피택셜 층이 정면측 상에 성막되는 동안에 배면 상에 재료가 성막되는 것을 방지하고, 이에 따라 ESFQR를 악화시킨다. 따라서, 반도체 웨이퍼의 ESFQR_max는 에지 배제부가 1 mm이고 72개 섹터 각각이 30 mm의 길이를 갖는 경우에 최대 10 nm이다.

본 발명의 반도체 웨이퍼의 직경은 바람직하게는 300 mm 이상, 보다 바람직하게는 300 mm이다.

본 발명의 반도체 웨이퍼의 제조는 바람직하게는 아래의 단계를 포함한다:

단결정 실리콘으로 된 기판 웨이퍼를 마련하는 단계;

기판 웨이퍼 상에 산화물층을 형성하는 단계;

기판 웨이퍼의 배면측 상 그리고 에지 영역의 표면 상에서 산화물층을 부분적으로 제거하여 그 정도를 제한하는, 기판 웨이퍼를 비대칭 양면 연마하는 단계;

기판 웨이퍼의 정면측을 CMP하는 단계;

기판 웨이퍼의 정면측 상에 단결정 실리콘으로 된 에패틱셜층을 성막하는 단계; 및

기판 웨이퍼에서 산화물층을 제거하는 단계.

본 발명에 따르면, 기판 웨이퍼의 에지 영역과 배면측이 산화물층에 의해 마스킹되고, CMP(화학 기계적 연마) 단계가, 메인 표면 대부분이 균일한 결정 방위를 갖는 기판 웨이퍼의 경면 연마된 정면측을 형성한다. 기판 웨이퍼의 정면측의 메인 표면의 결정 방위는 바람직하게는 {100} 방위 또는 {110} 방위이다. 후속하여 에피택셜 층이 정면측 상에 성막된다. 이제, 에피택셜 층의 두께에서의 각도 종속 변화가 거의 발생하지 않는다. 상기한 변화는 상이한 결정 방위를 갖는 표면 상에 상이한 관련 성막률로 에피택셜 층을 성막하는 데서 비롯된다. 산화물층이 존재함으로써 그 상부에 에피택셜 층이 성막되는 것이 방지된다.

여기에서, 비대칭 양면 연마는, 배면측보다 정면측에서 더 빨리 재료가 제거되고, 종료 시에 정면측에서는 산화물층이 완전히 연마되었고, 배면 상에는 산화물층이 여전히 존재하는 양면 연마를 의미한다. EP 0 857 542 A1는, 예컨대 비대칭 재료 제거를 유발할 수 있는 방법을 설명한다.

산화물층은 이산화규소층이며, 바람직하게는 CVD에 의해, 보다 바람직하게는 AP-CVD(대기압 CVD)에 의해 형성된다. 대안으로서, 산화물층은 또한 LP-CVD(저압 CVD)에 의해 또는 열적으로 형성될 수도 있다. 산화물층은 바람직하게는 5 nm 이상 100 nm 이하의 두께를 갖는다. 기판 웨이퍼는 우선 산화물층으로 완전히 덮인다. 이이서, 기판 웨이퍼는 비대칭 DSP 연마 처리되고, 그 과정에서 기판 웨이퍼의 정면측 상의 산화물층은 제거되지만, 배면측과 에지 영역에서는 산화물이 보존된다. 기판 웨이퍼 정면측의 단면 CMP가 이에 후속한다. 이러한 절차의 결과로, 기판 웨이퍼의 CMP 연마 영역에는 더 이상 산화물층이 존재하지 않는다.

에피택셜 층은 산화물층이 없는 기판 웨이퍼의 정면측 상에 성막된다. 자연 산화물(native oxide)은 에피택셜 층의 성막 이전에 수소를 이용한 정면측의 처리(H₂ 소성)에 의해 제거될 수 있다. 에피택셜 층의 성막 시, 기판 웨이퍼는 정면측이 성막 가스에 노출되도록 CVD 리액터의 서셉터 상에 놓인다. 정면측의 결정 방위가 실제적으로 균일하고 바람직하게는 {100} 결정 방위 또는 {110} 결정 방위이기 때문에, 에피택셜 층은 기판 웨이퍼 정면측 상에서 실제적으로 균일한 성막률로 성장한다. 따라서, 에피택셜 층의 두께는 기본적으로 균일하다. 에지 영역에서 에피택셜 층의 두께에서의 각도 종속 변화는 실제적으로 검출불가한데, 그 이유는 산화물층이 에지 영역에서의 에피택셜 성막에 대한 배리어이기 때문이며, 이것이 검출불가의 원인이다.

실리콘으로 된 에피택셜 층의 두께는 바람직하게는 1 내지 15 μm, 보다 바람직하게는 1 내지 7 μm이다. 성막 온도는 바람직하게는 900 ℃ 내지 1250 ℃ 범위이다. 성막 가스는, 실리콘과 수소의 소스로서 실란, 바람직하게는 트리클로로실란을 함유한다.

에피택셜 층이 성막된 후, 산화물층은, 바람직하게는 불화수소 그리고 선택적으로 염화수소 및/또는 불화암모늄을 함유하는 화학물에 의한 습식 화학적 방법에 의해 제거된다. 불화수소의 농도는 바람직하게는 0.2 중량% 내지 49 중량%이다. 습식 화학적 단계는 클리닝 시퀀스의 일부일 수 있으며, 이 과정에서 반도체 웨이퍼가 다른 화학물로, 예컨대 오존수 및/또는 SC1 용액으로 처리된다. 이와 달리, 산화물층은 또한 건식 환경 하에서, 예컨대 플라즈마 에칭 또는 반응성 이온 에칭(RIE)에 의해 제거될 수도 있다.

예:

직경이 300 mm이고, 정면측이 {100} 방위를 갖는 단결정 실리콘으로 된 기판 웨이퍼가 CVD 리액터 내에서 산화물층으로 완전히 코팅되었다. 그 후, 기판 웨이퍼는 우선 DSP[정면측에 대해서는 경질(더 많은 재료 제거) 연마천을 사용하고 배면에 대해서는 연질(보다 적은 재료 제거) 연마천을 사용함]에 의해 연마 처리된 다음, CMP에 의해 정면측이 연마 처리되고, 클리닝되었다.

Applied Materials Centura^® 단일 웨이퍼 리액터 내에서의 CVD에 의해 기판 웨이퍼의 정면측 상에 단결정 실리콘으로 된 에피택셜 층을 성막하는 것이 이에 후속하였다. 에피택셜 층의 두께는 2.8 μm였다.

후속하여, 불화수소를 포함하는 배스에서 결과적으로 에피택셜 코팅된 반도체 웨이퍼의 에지와 배면으로부터 산화물층이 제거되었다.

반도체 웨이퍼는 클리닝되고 건조되며, 에지 형상이 측정되었다. 에지 배제부가 1 mm이고, 에피택셜 층이 16개 섹터로 분할되는 경우, KLA-Tencor Wafersight 기기로 측정한 정면측 기반 평균 ZDD가 -27 nm/mm²이었고; 에지 배제부가 1 mm이고 72개 섹터 각각이 30 mm의 길이를 갖는 경우에 ESFQR_max는 8 nm였다.

비교예 1:

상기 예로부터의 기판 웨이퍼의 특성을 갖는 단결정 실리콘으로 된 다른 기판 웨이퍼가 예에서와 같이 단결정 실리콘으로 된 에피택셜 층으로 코팅되었다. 그러나, 산화물층의 형성은 생략되었다. 산화물층 형성의 생략은 결과적인 반도체 웨이퍼의 에지 형상에 확실히 불리한 영향을 주었고; 대응하는 정면측 기반 평균 ZDD의 값은 -120 nm/mm²였고 대응하는 ESFQR_max은 23 nm였다.

Claims (4)

1. 단결정 실리콘으로 된 기판 웨이퍼와, 이 기판 웨이퍼의 정면측에 놓이는 단결정 실리콘의 에피택셜 층을 포함하는 단결정 실리콘으로 된 반도체 웨이퍼로서, 상기 기판 웨이퍼는 결정 방위를 갖고, 에피택셜 층(epitaxial layer) 표면이 16개 섹터로 분할되고 에지 배제부가 1 mm인 경우에 반도체 웨이퍼의 정면측 기반 평균 ZDD는 -30 nm/mm² 이상 0 nm/mm² 이하이고, 에지 배제부가 1 mm이고 72개 섹터 각각이 30 mm의 길이를 갖는 경우에 반도체 웨이퍼의 ESFQR_max는 최대 10 nm인 것인 단결정 실리콘으로 된 반도체 웨이퍼.
2. 제1항에 있어서, 결정 방위는 {100} 방위인 것인 단결정 실리콘으로 된 반도체 웨이퍼.
3. 제1항 또는 제2항에 있어서, 결정 방위는 {110} 방위인 것인 단결정 실리콘으로 된 반도체 웨이퍼.
4. 제1항 또는 제2항에 있어서, 반도체 웨이퍼의 직경은 300 mm 이상인 것인 단결정 실리콘으로 된 반도체 웨이퍼.