KR20160062370A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 파티클 발생을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서, 플루오린을 함유하는 세정가스로 챔버 내부를 세정하는 단계; 상기 챔버 내부에 실리콘 질화막과 실리콘 산화막의 적층구조를 가지는 복합 시즈닝층(seasoning layer)을 형성하는 단계; 및 상기 챔버 내부에 배치된 기판 상에 대상막을 형성하는 단계;를 포함하는, 반도체 소자의 제조방법이 제공된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 박막 증착공정을 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 박막은 스퍼터링(sputtering) 방법, 증기 증착(evaporation) 방법, CVD 방법, 원자층증착(atomic layer deposition, 이하 ALD) 방법 등에 의하여 반도체 기판 상에 형성된다. 이러한 방법을 수행하기 위한 박막 증착 장치는 통상적으로, 챔버와, 챔버 내부에 각종 가스를 공급하는 가스 라인과, 챔버 내부로 각종 가스를 분사하는 샤워헤드와, 반도체 기판을 안착시키기 위한 서셉터를 포함한다.
그런데 박막 증착 장치를 이용하여 박막 형성 공정을 진행하는 동안에, 박막 형성 처리시에 생성되는 반응 생성물은 반도체 박막의 표면 뿐만 아니라, 챔버 내부 표면에도 퇴적(부착)되어 버린다. 반도체 양산용 박막 증착 장치는 많은 양의 반도체 기판을 처리하기 때문에 챔버 내부에 반응 생성물이 부착된 상태에서 박막 형성 처리를 계속하면, 반응 생성물이 박리되어 파티클(particle)이 발생된다.
이러한 파티클은 증착 공정의 불량을 야기하고 반도체 기판에 부착되어 반도체 소자의 수율을 저하시킬 수 있다. 이 때문에, 일정 시간 또는 일정 매수의 반도체 기판 증착 공정이 종료된 후에는 챔버 내부를 세정하여야 한다. 근래에는 플루오린(F)을 이용한 인시츄(in-situ) 세정 방법이 사용되고 있다. 그러나, 세정 공정 이후에 잔류하는 플루오린을 효과적으로 제거하지 못하면 기판에 차징(charging)을 유발하고 기판 상에 파티클을 유도하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 파티클 발생을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 반도체 소자의 제조방법이 제공된다. 상기 반도체 소자의 제조방법은 플루오린을 함유하는 세정가스로 챔버 내부를 세정하는 단계; 상기 챔버 내부에 실리콘 질화막과 실리콘 산화막의 적층구조를 가지는 복합 시즈닝층(seasoning layer)을 형성하는 시즈닝 단계; 및 상기 챔버 내부에 배치된 기판 상에 대상막을 형성하는 박막 증착 단계;를 포함한다.
상기 반도체 소자의 제조방법은 상기 복합 시즈닝층을 형성한 후, 상기 대상막을 형성하기 전에, 상기 챔버 내부에 N2O 플라즈마 처리를 수행하는 단계;를 포함할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 복합 시즈닝층을 형성하는 시즈닝 단계는 상기 챔버 내부에 실리콘 질화막을 형성하는 단계; 및 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계;를 포함할 수 있다.
상기 반도체 소자의 제조방법은 상기 복합 시즈닝층을 형성한 후, 상기 대상막을 형성하기 전에, 상기 챔버 내부에 N2O 플라즈마 처리를 수행하는 단계;를 포함할 수 있고, 상기 복합 시즈닝층을 형성하는 단계는, 상기 챔버 내부에 실리콘 질화막을 형성하는 단계; 및 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계;를 포함할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 실리콘 질화막은 SixNy의 화학식을 가지되 상기 x와 상기 y의 비는 3/4보다 큰, 실리콘 리치(Si-rich)한 실리콘 질화막일 수 있다.
상기 반도체 소자의 제조방법에서, 상기 실리콘 질화막을 형성하는 단계는 상기 챔버 내부에 350sccm 내지 450sccm의 실레인(SiH4) 가스를 제공하는 단계; 상기 챔버 내부에 3000sccm 내지 5000sccm의 질소(N2) 가스를 제공하는 단계; 상기 챔버 내부에 2.0Torr 내지 3.0Torr의 압력, 150W 내지 250W의 RF 파워의 조건 하에서 플라즈마를 형성하는 단계;를 포함할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 대상막은 실레인(SiH4) 계열 가스를 이용하여 형성된 SiON막 또는 SiO2막을 포함할 수 있다. 이 경우, 상기 대상막을 형성하는 박막 증착 단계는 350℃ 내지 450℃의 온도범위에서 수행될 수 있다.
상기 반도체 소자의 제조방법에서, 상기 대상막은 테오스(Si(C2H5O)4) 가스를 이용하여 형성된 SiO2막을 포함할 수 있다. 이 경우, 상기 대상막을 형성하는 박막 증착 단계는 500℃ 내지 600℃의 온도범위에서 수행될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, 인시츄 세정 공정 후에 잔류하는 플루오린을 충분히 제거하고 시즈닝층 전체의 커패시턴스값을 충분히 낮추어 챔버 내의 기판 상에 대상막을 형성함에 있어서 파티클 발생을 감소시킬 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 도해하는 순서도이다.
도 2는 본 발명의 일 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 내벽, 서셉터 및 시즈닝층에서의 플루오린 이온 농도를 분석한 결과를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 시즈닝층을 구성하는 실리콘 질화물의 커패시턴스값을 비교한 그래프이다.
도 4는 본 발명의 다른 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, N2O 플라즈마 처리 적용 유무에 따른 시즈닝층의 러프니스를 비교한 그래프이다.
도 5는 본 발명의 또 다른 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 대상막을 형성한 이후에 검출된 파티클 개수를 비교한 그래프이다.
도 2는 본 발명의 일 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 내벽, 서셉터 및 시즈닝층에서의 플루오린 이온 농도를 분석한 결과를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 시즈닝층을 구성하는 실리콘 질화물의 커패시턴스값을 비교한 그래프이다.
도 4는 본 발명의 다른 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, N2O 플라즈마 처리 적용 유무에 따른 시즈닝층의 러프니스를 비교한 그래프이다.
도 5는 본 발명의 또 다른 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 대상막을 형성한 이후에 검출된 파티클 개수를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 예시적으로 설명하기로 한다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.
본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법에서 다양한 박막의 제조방법은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD; Atomic Layer Deposition)으로 구현될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 도해하는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 제조방법은 플루오린을 함유하는 세정가스로 챔버 내부를 세정하는 단계(S100), 상기 챔버 내부에 실리콘 질화막과 실리콘 산화막의 적층구조를 가지는 복합 시즈닝층(seasoning layer)을 형성하는 단계(S200) 및 상기 챔버 내부에 배치된 기판 상에 대상막을 형성하는 단계(S400)를 포함한다.
상기 챔버 내부를 세정하는 단계(S100)는 박막 증착 장치를 이용하여 박막 형성 공정을 진행하는 동안에 챔버 내부 표면에 부착된 반응 생성물을 제거하기 위하여 수행되며, 플루오린(F)을 이용한 인시츄(in-situ) 세정 방법을 포함할 수 있다. 즉, 챔버 내에 플루오린을 함유하는 세정가스를 주입하여 챔버 내벽, 서셉터 등을 세정할 수 있다. 상기 플루오린을 함유하는 세정가스는 NF3, C3F8, CF4, C2F6, C3F8, SiF4 및 F2 중 어느 하나의 세정가스를 포함할 수 있다.
챔버 내부를 세정한 이후에, 후속의 증착될 물질과 동일한 물질, 후속 공정 진행 시에도 떨어지지 않는 접착성이 강한 물질 또는 파티클이 발생된다 하더라도 후속의 증착될 박막에 영향을 크게 미치치 않는 물질로 챔버 내부를 시즈닝 처리함으로써, 챔버 세정 이후 챔버의 분위기를 최적의 조건으로 조성하여 안정적인 반도체 장치의 생산을 도모할 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법에서, 상기 복합 시즈닝층을 형성하는 단계(S200)는 상기 챔버 내부에 실리콘 질화막을 형성하는 제 1 단계(S210) 및 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 제 2 단계(S220)를 순차적으로 포함할 수 있다. 따라서, 상기 복합 시즈닝층은 실리콘 질화막으로 구성된 제 1 시즈닝층 및 실리콘 산화막으로 구성된 제 2 시즈닝층이 적층된 구조체로 이해될 수 있다.
본 발명자는, 실리콘 질화막으로만 이루어진 단일 시즈닝층 또는 실리콘 산화막으로만 이루어진 단일 시즈닝층에 비하여, 본 발명의 기술적 사상에 의하여 제안된 실리콘 질화막과 실리콘 산화막의 적층구조를 가지는 복합 시즈닝층을 형성할 경우, 인시츄 세정 이후에 챔버 내부에 잔류하는 플루오린을 더욱 효과적으로 제거할 수 있음을 확인하였다.
| 실리콘 질화막 시즈닝층 | 실리콘 산화막 시즈닝층 | 계면 플로오린 강도 | |
| 실시예 | 적용 | 적용 | 464 |
| 비교예1 | 적용 | 미적용 | 671 |
| 비교예2 | 미적용 | 적용 | 605 |
| 비교예3 | 미적용 | 미적용 | 3056 |
구체적으로 표 1을 참조하면, 시즈닝층을 적용하지 않은 경우 인시츄 세정 이후에 챔버 내부에 잔류하는 플루오린의 농도가 가장 높으며(비교예3), 실리콘 산화막으로만 구성된 시즈닝층을 적용한 경우(비교예2)나 실리콘 질화막으로만 구성된 시즈닝층을 적용한 경우(비교예1)보다 실리콘 질화막과 실리콘 산화막의 적층구조를 가지는 복합 시즈닝층을 적용한 경우(실시예)에서, 인시츄 세정 이후에 챔버 내부에 잔류하는 플루오린의 농도가 가장 낮음을 확인할 수 있었다.
표 1의 비교예들에 따르면 잔류하는 플루오린을 효과적으로 제거하지 못해 기판에 차징(charging)을 유발하고 기판 상에 파티클을 유도하는 문제점이 발생할 수 있음에 반하여, 본 발명의 실시예들에 따르면 잔류하는 플루오린을 효과적으로 제거하여 이러한 문제점을 최소화할 수 있다.
상기 챔버 내부에 배치된 기판 상에 대상막을 형성하는 단계(S400)에서, 상기 대상막은 시즈닝 처리 이후에 기판에 실제로 형성하고자 하는 막을 의미하며, 예를 들어, 플라즈마를 이용하여 형성된 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 대상막은 실레인(SiH4) 계열 가스를 이용하여 형성되는 SiON막 또는 SiO2막일 수 있다.
구체적으로, 본 발명의 제 1 실시예에 의하면, SiH4, N2O 및 NH3로 구성되는 소스가스와 N2 반응가스의 화학반응에 의하여 대상막인 SiON막이 형성된다. 이 경우, SiH4는 SiON막을 구성하는 Si의 소스이며, N2O는 SiON막을 구성하는 O의 소스이며, NH3는 SiON막을 구성하는 N의 소스이다.
본 발명의 제 2 실시예에 의하면, SiH4 및 N2O로 구성되는 소스가스와 N2 반응가스의 화학반응에 의하여 대상막인 SiON막이 형성된다. 이 경우, SiH4는 SiON막을 구성하는 Si의 소스이며, N2O는 SiON막을 구성하는 O와 N의 소스이다.
본 발명의 제 3 실시예에 의하면, SiH4 및 N2O로 구성되는 소스가스와 N2 반응가스의 화학반응에 의하여 대상막인 SiO2막이 형성된다. 이 경우, SiH4는 SiO2막을 구성하는 Si의 소스이며, N2O는 SiO2막을 구성하는 O의 소스이다.
상기 제 2 실시예와 상기 제 3 실시예에서 사용되는 소스는 동일하나, 박막 증착 시 공급되는 N2O의 유량이 상대적으로 많으면 대상막인 SiO2막이 형성되고, 박막 증착 시 공급되는 N2O의 유량이 상대적으로 적으면 대상막인 SiON막이 형성된다.
상기 제 1 실시예 내지 상기 제 3 실시예에서 대상막을 증착하는 공정 온도는 350℃ 내지 450℃이다.
한편, 본 발명의 다른 실시예들에 따르면, 상기 대상막은 테오스(TEOS; Si(C2H5O)4)와 산소(O2)를 이용하여 형성되는 SiO2막일 수 있다. 이 경우, 대상막을 증착하는 공정 온도는 500℃ 내지 600℃이다.
한편, 본 발명자는 상술한 복합 시즈닝층을 구성하는 실리콘 질화막이 통상적인 실리콘 질화막(Si3N4)이 아니라 실리콘 리치(Si-rich)한 실리콘 질화막인 경우, 인시츄 세정 이후에 챔버 내부에 잔류하는 플루오린을 더욱 효과적으로 제거할 수 있음을 발견하였다. 인시츄 세정 이후에 챔버 내부에 잔류하는 플루오린 가스는 시즈닝 단계에서 실리콘 질화막을 형성하기 위해 챔버로 유입된 실레인(SiH4) 가스와 하기의 화학식1과 같이 반응할 수 있는바, 실리콘 리치(Si-rich)한 실리콘 질화막을 형성하기 위하여 챔버로 유입된 다량의 실레인(SiH4) 가스는 잔류 플루오린을 감소시키는데 더욱 효과적인 것으로 이해된다.
<화학식1>
SiH4 + 5/2F2 → SiF + 4HF
한편, 실리콘 리치(Si-rich)한 실리콘 질화막이라 함은, 예를 들어, SixNy의 화학식을 가지면서 상기 x와 상기 y의 비가 3/4보다 큰 실리콘 질화막을 포함할 수 있다. 실리콘 리치(Si-rich)한 실리콘 질화막을 형성하는 단계(S210)에서의 공정조건은 상기 챔버 내부에 350sccm 내지 450sccm의 실레인(SiH4) 가스를 제공하는 단계; 상기 챔버 내부에 3000sccm 내지 5000sccm의 질소(N2) 가스를 제공하는 단계; 상기 챔버 내부에 2.0Torr 내지 3.0Torr의 압력, 150W 내지 250W의 RF 파워의 조건 하에서 플라즈마를 형성하는 단계;를 포함하며, 상기 공정조건 하에서 10초 내지 30초 동안 실리콘 질화막을 증착하였다.
이 경우, 실리콘 산화막을 형성하는 단계(S220)에서의 공정조건은 상기 챔버 내부에 100sccm 내지 200sccm의 실레인(SiH4) 가스를 제공하는 단계; 상기 챔버 내부에 2000sccm 내지 10000sccm의 질소(N2) 가스를 제공하는 단계; 상기 챔버 내부에 2000sccm 내지 4000sccm의 아산화질소(N2O) 가스를 제공하는 단계; 상기 챔버 내부에 2.0Torr 내지 3.0Torr의 압력, 300W 내지 500W의 RF 파워의 조건 하에서 플라즈마를 형성하는 단계;를 포함하며, 상기 공정조건 하에서 10초 내지 20초 동안 실리콘 산화막을 증착하였다.
도 2는 본 발명의 일 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 내벽, 서셉터 및 시즈닝층에서의 플루오린 이온 농도를 분석한 결과를 나타낸 그래프이다.
도 2를 참조하면, 통상적인 실리콘 질화막(Si3N4)을 포함하는 시즈닝층을 적용한 경우(비교예) 보다 실리콘 리치(Si-rich)한 실리콘 질화막을 포함하는 시즈닝층을 적용한 경우(실시예)에 있어서, 내벽, 서셉터 및 시즈닝층에서의 플루오린 이온 농도가 더 낮음을 확인할 수 있다. 즉, 통상적인 실리콘 질화막(Si3N4)을 포함하는 시즈닝층을 적용한 경우(비교예) 보다 실리콘 리치(Si-rich)한 실리콘 질화막을 포함하는 시즈닝층을 적용한 경우(실시예)에 있어서, 인시츄 세정 이후에 챔버 내부에 잔류하는 플루오린을 더욱 효과적으로 제거할 수 있음을 알 수 있다.
도 3은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 시즈닝층을 구성하는 실리콘 질화물의 커패시턴스값을 비교한 그래프이다.
도 3을 참조하면, 통상적인 실리콘 질화막(Si3N4)을 적용한 경우(비교예) 보다 실리콘 리치(Si-rich)한 실리콘 질화막을 적용한 경우(실시예)에 있어서, 질화막의 커패시턴스값이 더 낮아짐을 확인할 수 있다. 이러한 결과를 반영하면, 통상적인 실리콘 질화막(Si3N4)을 포함하는 시즈닝층을 적용한 경우 보다 실리콘 리치(Si-rich)한 실리콘 질화막을 포함하는 시즈닝층을 적용한 경우에 있어서, 복합 시즈닝층 전체의 커패시턴스값을 더 낮추어 웨이퍼 기판에 유도되는 차징에 의한 파티클을 최소화할 수 있다.
한편, 도 1을 다시 참조하면, 본 발명의 일부 다른 실시예들에 따른 반도체 소자의 제조방법은 상기 복합 시즈닝층(seasoning layer)을 형성하는 단계(S200)와 상기 대상막을 형성하는 단계(S400) 사이에 상기 챔버 내부에 N2O 플라즈마 처리를 수행하는 단계(S300)를 더 포함할 수 있다.
실리콘 산화막으로 시즈닝층을 형성한 후 챔버 내부 및 시즈닝층 상부에 잔류하는 미반응 실리콘 원자들은 후속 공정에 의하여 박막이 형성될 때 불안정한 계면을 유도하여 낙성 파티클을 발생시킬 수 있다. 본 발명자는 상기 복합 시즈닝층을 형성한 후에 챔버 내부에 구현된 N2O 플라즈마가 챔버 내부 및 시즈닝층 상부에 잔류하는 미반응 실리콘 원자들과 반응함으로써 밀도가 높고 거칠기가 낮은 시즈닝층을 구현할 수 있음을 확인하였다.
도 4는 본 발명의 다른 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, N2O 플라즈마 처리 적용 유무에 따른 시즈닝층의 러프니스를 비교한 그래프이다.
도 4를 참조하면, N2O 플라즈마 처리를 적용하지 않은 경우(비교예) 보다 N2O 플라즈마 처리를 적용한 경우(실시예)에 있어서, 표면 러프니스를 개선시킬 수 있음을 확인할 수 있다. 표면 러프니스가 개선되면 후속 공정에서 증착되는 박막과의 접착력이 강화되어 낙성으로 발생되는 파티클 발생을 저감시킬 수 있다.
도 5는 본 발명의 또 다른 실시예 및 비교예에 따른 반도체 소자 제조방법에 있어서, 대상막을 형성한 이후에 검출된 파티클 개수를 비교한 그래프이다.
도 5를 참조하면, 통상적인 실리콘 질화막(Si3N4)을 포함하는 시즈닝층을 적용한 경우(■) 보다 실리콘 리치(Si-rich)한 실리콘 질화막을 포함하는 시즈닝층을 적용한 경우(▲)에서 파티클 감소 효과가 효과적으로 나타남을 확인할 수 있었다. 나아가, 실리콘 리치(Si-rich)한 실리콘 질화막을 포함하는 시즈닝층을 적용하고, N2O 플라즈마 처리를 적용한 경우(●)에서 그 어느 것도 적용하지 않는 경우(■)와 대비되어 파티클 감소 효과가 가장 현저하게 나타남을 확인할 수 있었다.
지금까지 상술한 바와 같이, 인시츄 세정 후에 실리콘 리치한 실리콘 질화막을 증착함으로써 잔류 플로오린을 충분히 제거해 주고 시즈닝층 전체의 커패시턴스값을 충분히 낮추어 기판 파티클 발생을 감소시킬 수 있다.
한편, 이와는 별개로, 500℃ 이상의 고온에서 TEOS 소스를 이용하여 PECVD 방식으로 기판 상에 산화막을 형성하는 공정에서도 기판의 후면(back-side)에 발생하는 파티클이 실리콘 리치한 실리콘 질화막으로 구성된 시즈닝층을 도입함으로써 감소될 수 있다. 고온에서의 TEOS 산화막을 증착시킴에 있어서 고온으로 인하여 웨이퍼 기판의 들뜸 현상이 발생하여 기판의 후면에서 파티클이 종종 발생되고 있다. 고온에서의 TEOS 소스의 경우, 다른 SiH4 계열의 소스와 달리 열 반응이 활발하여 웨이퍼 기판에 직접적인 영향을 크게 주어 웨이퍼 에지 부분의 들뜸 현상이 문제가 된다. 본 발명의 일부 실시예에서는, 고온에서의 TEOS 산화막의 증착 시 웨이퍼 들뜸 현상을 막기 위하여 열전도도가 낮은 실리콘 리치한 실리콘 질화막을 포함하는 시즈닝층을 도입하였다. 이에 의하여, 웨이퍼의 열전도가 낮아져 웨이퍼 들뜸 현상을 방지함으로써 후면의 파티클 발생을 감소시킬 수 있음을 확인하였다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (10)
- 플루오린을 함유하는 세정가스로 챔버 내부를 세정하는 단계;
상기 챔버 내부에 실리콘 질화막과 실리콘 산화막의 적층구조를 가지는 복합 시즈닝층(seasoning layer)을 형성하는 시즈닝 단계; 및
상기 챔버 내부에 배치된 기판 상에 대상막을 형성하는 박막 증착 단계;
를 포함하는, 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 복합 시즈닝층을 형성한 후, 상기 대상막을 형성하기 전에,
상기 챔버 내부에 N2O 플라즈마 처리를 수행하는 단계;
를 포함하는, 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 복합 시즈닝층을 형성하는 시즈닝 단계는
상기 챔버 내부에 실리콘 질화막을 형성하는 단계; 및
상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계;
를 포함하는, 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 복합 시즈닝층을 형성한 후, 상기 대상막을 형성하기 전에,
상기 챔버 내부에 N2O 플라즈마 처리를 수행하는 단계;를 포함하고,
상기 복합 시즈닝층을 형성하는 시즈닝 단계는, 상기 챔버 내부에 실리콘 질화막을 형성하는 단계; 및 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계;를 포함하는,
반도체 소자의 제조방법. - 제 3 항 또는 제 4 항에 있어서,
상기 실리콘 질화막은 SixNy의 화학식을 가지되 상기 x와 상기 y의 비는 3/4보다 큰, 실리콘 리치(Si-rich)한 실리콘 질화막인, 반도체 소자의 제조방법. - 제 3 항 또는 제 4 항에 있어서,
상기 실리콘 질화막을 형성하는 단계는
상기 챔버 내부에 350sccm 내지 450sccm의 실레인(SiH4) 가스를 제공하는 단계;
상기 챔버 내부에 3000sccm 내지 5000sccm의 질소(N2) 가스를 제공하는 단계; 및
상기 챔버 내부에 2.0Torr 내지 3.0Torr의 압력, 150W 내지 250W의 RF 파워의 조건 하에서 플라즈마를 형성하는 단계;
를 포함하는, 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 대상막은 실레인(SiH4) 계열 가스를 이용하여 형성된 SiON막 또는 SiO2막을 포함하는, 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 대상막을 형성하는 박막 증착 단계는 350℃ 내지 450℃의 온도범위에서 수행되는, 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 대상막은 테오스(Si(C2H5O)4) 가스를 이용하여 형성된 SiO2막을 포함하는, 반도체 소자의 제조방법. - 제 9 항에 있어서,
상기 대상막을 형성하는 박막 증착 단계는 500℃ 내지 600℃의 온도범위에서 수행되는, 반도체 소자의 제조방법.
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