KR102416864B1 - 트랜지스터의 채널 영역을 형성하는 방법 및 메모리 어레이를 형성하는데 사용되는 방법 - Google Patents

트랜지스터의 채널 영역을 형성하는 방법 및 메모리 어레이를 형성하는데 사용되는 방법 Download PDF

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Abstract

트랜지스터는 제 1 및 제 2 대향 측면을 갖는 채널 재료를 포함한다. 게이트는 채널 재료의 제 1 측면 상에 위치하고, 게이트 절연체는 게이트와 채널 재료 사이에 있다. 제 1 절연 재료는 제 1 및 제 2 대향 측면을 가지며, 제 1 측면은 채널 재료의 제 2 측면에 인접하여 위치한다. 제 1 절연 재료와 상이한 조성의 제 2 절연 재료는 제 1 절연 재료의 제 2 측면에 인접하여 위치한다. 제 2 절연 재료는 (a),(b) 및 (c) 중 적어도 하나를 가지며, 여기서, (a): 제 1 재료보다 낮은 산소 확산도, (b): 순 양전하 및 (c): 제 1 재료보다 적어도 2배 큰 전단 강도이다. 일부 실시예에서, 메모리 셀들의 고도 연장 스트링들의 어레이는 이러한 트랜지스터들을 포함한다. 방법을 포함한, 다른 실시예들이 개시된다.

Description

트랜지스터의 채널 영역을 형성하는 방법 및 메모리 어레이를 형성하는데 사용되는 방법
본 명세서에 개시된 실시예는 트랜지스터, 메모리 셀의 높이 방향 연장된 스트링의 어레이, 트랜지스터의 채널 영역을 형성하는 방법, 및 메모리 어레이를 형성하는데 사용되는 방법에 관한 것이다.
메모리는 집적 회로의 한 유형이며, 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 하나 이상의 개별 메모리 셀 어레이로 제조될 수 있다. 메모리 셀은 디지트 라인(비트 라인, 데이터 라인 또는 감지 라인으로도 지칭될 수 있음) 및 액세스 라인(워드 라인으로도 지칭될 수 있음)을 사용하여 기록되거나 판독될 수 있다. 감지 라인은 어레이의 열을 따라 메모리 셀을 전도성으로 상호 연결할 수 있고, 액세스 라인은 어레이의 행을 따라 메모리 셀을 전도성으로 상호 연결할 수 있다. 각각의 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀은 휘발성, 반-휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 전력이 없는 상태에서 장시간 데이터를 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10 년 이상의 보유 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소실되므로 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리의 보존 시간은 밀리 초 이하일 수 있다. 여하튼, 메모리 셀은 적어도 2 개의 상이한 선택 가능 상태에서 메모리를 유지 또는 저장하도록 구성된다. 이진 시스템에서 상태는 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀은 2 개보다 많은 레벨 또는 정보 상태를 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 한 유형의 전자 부품이다. 이들 트랜지스터는 그들 사이에 반도체 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 그로부터 분리된다. 게이트에 적절한 전압을 인가하면 전류가 소스/드레인 영역 중 일 영역으로부터 채널 영역을 통해 다른 일 영역으로 흐르게한다. 게이트로부터 전압이 제거되면, 전류가 채널 영역을 통해 흐르는 것이 대체로 방지된다. 전계 효과 트랜지스터는 추가 구조, 예를 들어 게이트 절연체와 전도성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그램 가능한 전하 저장 영역을 포함할 수 있다.
플래시 메모리는 메모리 유형 중 하나이며 최신 컴퓨터 및 장치에서 많이 사용된다. 예를 들어, 최신 개인용 컴퓨터에는 BIOS가 플래시 메모리 칩에 저장되어있을 수 있다. 다른 예로서, 컴퓨터 및 다른 장치가 종래의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브에서 플래시 메모리를 이용하는 것이 점점 일반화되고있다. 또 다른 예로서, 플래시 메모리는 제조업체가 표준화될 때 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 장치를 원격으로 업그레이드할 수 있는 기능을 제공할 수 있게하므로 무선 전자 장치에서 널리 사용된다.
NAND는 통합 플래시 메모리의 기본 아키텍처 일 수 있다. NAND 셀 유닛은 메모리 셀의 직렬 조합에 직렬로 연결된 적어도 하나의 선택 장치를 포함한다(직렬 조합은 일반적으로 NAND 스트링으로 지칭됨). NAND 아키텍처는 가역적으로 프로그램 가능한 수직 트랜지스터를 개별적으로 포함하는 수직 적층 메모리 셀을 포함하는 3 차원 배열로 구성될 수 있다.
트랜지스터는 메모리 회로 이외의 회로에 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀의 고도로 연장된 스트링 어레이의 일부의 개략적인 단면도이다.
도 2는 도 1의 2-2 선을 따라 취한 단면도이다.
도 3은 도 1의 3-3 선을 따라 취한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀의 고도로 연장된 스트링의 어레이의 일부의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 트랜지스터의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 트랜지스터의 개략적인 단면도이다.
도 7은 본 발명의 실시예에 따른 프로세스에서 기판 구성의 개략적인 단면도이다.
도 8은 도 7에 도시된 단계에 후속하는 처리 단계에서의 도 7 구성의 도면이다.
도 9는 도 8에 도시된 단계에 후속하는 처리 단계에서의 도 8 구성의 도면이다.
본 발명의 실시예는 비휘발성 트랜지스터, 반-휘발성 트랜지스터 및 휘발성 트랜지스터(예를 들어, 임의의 전하 저장 재료가 없는 휘발성 트랜지스터)를 포함한다. 본 발명의 실시예는 또한 고도로 연장되는 메모리 셀 스트링, 예를 들어 NAND 메모리 셀 스트링의 어레이를 포함한다. 본 발명의 실시예는 또한 트랜지스터의 채널 영역을 형성하는 방법 및 메모리 어레이를 형성하는데 사용되는 방법을 포함한다.
도 1 내지 도 3을 참조하여, 메모리 셀의 고도로 연장된 메모리 셀의 어레이의 제 1 실시예가 설명된다. 구조물(10)은 전도성/전도체/전도성의(즉, 본 명세서에서 전기적으로), 반도성/반도체/반도성의, 또는 절연성/절연체/절연성의(즉, 전기적으로) 재료 중 하나 이상을 포함할 수 있는 베가스 기판(11)을 포함한다. 다양한 재료가 베이스 기판(11) 위에 고도로(elevationally) 형성되어있다. 재료는 도 1 내지 도 3에 도시되는 재료의 옆으로, 입면 안쪽으로 또는 입면 바깥쪽으로 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성 요소는 베이스 기판(11) 위, 주변, 또는 아래의 어딘가에 제공될 수 있다. 트랜지스터 어레이 내에서 구성 요소를 동작시키기 위한 제어 및/또는 다른 주변 회로도 제조될 수 있고, 트랜지스터 어레이 또는 서브어레이 내에 완전히 또는 부분적으로 존재할 수 있고, 그렇지 않을 수도 있다. 또한, 다수의 서브어레이가 독립적으로, 탠덤으로(in tandem), 또는 서로에 대해 상대적으로 제조 및 동작될 수도 있다. 이 문서에서 "서브어레이"가 어레이로 간주될 수도 있다.
구조물(10)은 메모리 셀(30)의 고도로 연장되는 스트링(14)의 어레이(12)를 포함한다. 단일 스트링(14)만이 도시되어 있으며, 수백, 수천, 수만의 유사한 이러한 스트링이 어레이(12)에 포함된다. 어레이(12)는 교대하는 절연성 계층(18) 및 워드 라인 계층(20)의 수직 스택(16)을 포함한다. 예시적인 계층(20)은 전도성 재료(22)를 포함한다. 예는 원소 금속(예를 들어, 텅스텐, 티타늄, 구리 등), 금속 재료(예를 들어, 금속 질화물, 금속 실리사이드, 금속 카바이드, 등), 전도성으로 도핑된 반도체 재료(예를 들어, 실리콘, 갈륨 등)을, 이들의 혼합물과 함께, 포함한다. 예시적인 계층(18)은 절연 재료(24)(예를 들어, 도핑되거나 도핑되지 않은 이산화 규소)를 포함한다. 어레이(12)는 도 1에서 7 개의 수직 교대 계층(18, 20)을 갖는 것으로 도시되어 있지만, 더 적거나 더 많은(예를 들어, 수십, 수백 등) 계층이 형성될 수 있다. 따라서, 더 많은 계층들(18 및 20)이 도시된 계층들 위 및/또는 아래에 있을 수 있다. 계층들(18 및 20)은 임의의 적합한 수직 두께(들)의 것일 수 있고, 서로 동일하거나 상이한 수직 두께(들)를 가질 수 있다. 예로서, 계층(18 및 20)은 각각 약 10 나노미터(nm) 내지 300 nm의 두께를 가질 수 있다.
워드 라인 계층(20)은 개별 메모리 셀(30)의 제어-게이트 영역(28)에 대응하는 도시된 도 1의 단면에서 단자 단부(26)를 갖는다. 메모리 셀(30)의 대략적인 위치는 도 1에서 괄호로 표시되고 도 3에서 점선으로 표시되며, 메모리 셀(30)은 도시된 예에서 본질적으로 고리형 또는 환형이다. 제어 게이트 영역(28)은 개별 워드 라인 계층(20) 내에서 복수의 스트링(14)의 복수의 메모리 셀(30)을 행 방향으로 상호 연결하는 개별 제어 게이트 라인(29)(일부만도 도 3에 도시되고 수치적으로 지정됨)의 일부일 수 있다. 유전체 재료(27)(도 3; 예를 들어, 이산화 규소 및/또는 질화규소)는 제어-게이트 라인(29) 사이에 측면으로 있다. 대안적인 기존 또는 아직 개발되지 않은 구조가 사용될 수 있다. 예를 들어, 다수의 메모리 셀(도시되지 않음)은 개별 워드 라인 계층(20)에서 단일 스트링(14) 주위에 형성될 수 있으며, 이는, 예를 들어, 도 3에 도시된 제어 게이트 라인(29)을 그 중간(도시되지 않음)의 길이 방향으로 아래로 분기함으로써 구현되어, 이러한 분기된 제어 게이트 라인이 개별적으로 제어 가능한 경우 개별적으로 제어될 수 있는 2 개의 메모리 셀(도시되지 않음)을 생성한다.
개별 메모리 셀(30)은 개별 제어-게이트 영역(28)을 따라 고도로 연장되는 전하 차단 영역(31)과, 개별 전하-차단 영역(31)을 따라 고도로 연장되는 전하 저장 재료(34)을 갖는다. 전하 블록은 메모리 셀에서 다음의 기능을 가질 수 있다.: 프로그램 모드에서, 전하 블록은 전하 캐리어가 전하 저장 재료(예를 들어, 플로팅 게이트 재료, 전하 트래핑 재료 등)로부터 제어 게이트를 향해 빠져나가는 것을 방지할 수 있고, 소거 모드에서 전하 블록은 전하 캐리어가 제어 게이트로부터 전하 저장 재료로 유입되는 것을 방지할 수 있다. 따라서, 전하 블록은 개별 메모리 셀의 전하 저장 재료과 제어 게이트 영역 사이의 전하 이동을 차단하는 기능을 할 수 있다. 도시된 바와 같은 예시적인 전하-차단 영역은 절연체 재료(32)(예를 들어, 예시적인 두께가 25 내지 80 옹스트롬인 이산화 규소 및/또는 하나 이상의 높은 k 재료)를 포함한다. 추가의 예로서, 전하-차단 영역은 전하-저장 재료(예를 들어, 재료(34))의 측면(예를 들어, 방사상) 외부 부분을 포함할 수 있으며, 이러한 전하-저장 재료는 절연성(예를 들어, 절연-전하-저장 재료(34)와 전도성 재료(22) 사이의 임의의 상이한 조성의 재료의 부재시)이다. 그럼에도 불구하고, 추가의 예로서, 전하-저장 재료 및 제어 게이트의 전도성 재료의 계면은 별도의 조성-절연체 재료(32)가 없는 경우 전하-차단 영역으로서 기능하기에 충분할 수 있다. 절연체 재료(32)와 조합되어 재료(32)와 전도성 재료(22)의 계면은 전하-차단 영역으로서 함께 기능할 수 있고, 대안적으로 또는 추가로 절연성 전하 저장 재료의 횡 방향 외부 영역(예를 들어, 실리콘 질화물 재료 34)일 수 있다.
그럼에도 불구하고, 일 실시예에서, 전하-차단 영역(31)은 스택(16)을 따라 그리고 튜브(23)의 형태로 고도로 연장되는 절연체 재료(32)로 형성된다. 일 실시예에서, 전하 저장 재료(34)는 스택(16)을 따라 그리고 튜브(25) 형태로 고도로 연장된다. 전하 저장 재료(34)은 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 플로팅 게이트 재료(예를 들어, 도핑되거나 도핑되지 않은 실리콘) 또는 전하 포착 재료(예를 들어, 실리콘 질화물, 금속 도트, 등)을 포함할 수 있다. 일부 실시예에서, 전하 저장 재료(34)은 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 구성되거나, 또는 실리콘 질화물로 이루어질 수 있다. 예시적인 두께는 50 내지 80 옹스트롬이다.
개별 메모리 셀(30)은 또한 스택(16)을 따라 고도로 연장되는 채널 재료(36)(이상적으로 결정질)를 포함한다. 일 실시예에서, 채널 재료(36)는 튜브(25)의 형태로 연장된다. 채널 재료(36)는 측방 내측면(37)(가령, 반경 방향 내측면) 및 측방 외측면(38)(예컨대, 반경 방향 외측면)을 포함한다. 일부 실시예에서, 측면(38 및 37)은 각각 제 1 및 제 2 대향 측면(38 및 37)으로 지칭된다. 예시적인 채널 재료(36)는 실리콘, 게르마늄 및 소위 III/V족 반도체 재료(예를 들어, GaAs, InP, GaP 및 GaN) 중 하나 이상과 같은 도핑되지 않거나 적절하게 도핑된 결정질 반도체 재료를 포함한다.
전하 통과 재료(40)(예를 들어, 게이트 절연체)는 채널 재료(36)와 전하 저장 재료(34) 사이에 측방으로(예를 들어, 방사상으로) 위치한다. 일 실시예에서, 전하 통과 재료(40)는 스택(16)을 따라 튜브(33) 형태로 높이 방향으로 연장된다. 전하-통과 재료(40)는 예로서, 2 개의 절연체 산화물(예를 들어, 이산화 규소) 사이에 질소-함유 재료(예를 들어, 질화규소)를 갖는 밴드 갭-엔지니어링 구조일 수 있다. 예시적인 두께는 25 내지 80 옹스트롬이다.
구조물(10)은 각각 제 1 및 제 2 대향 측면(43, 44)을 갖는 제 1 절연 재료(42)를 포함한다. 일 실시예에서, 제 1 절연 재료(42)는 스택(16)을 따라 그리고 튜브(39)의 형태로 고도로 연장된다. 제 1 측면(43)은 채널 재료(36)의 측방 내측면(37)에 인접하여 위치한다(즉, 제 2 측면(44)보다 더). 구조물(10)은 제 1 절연 재료(42)의 조성과는 상이한 조성을 갖는 제 2 절연 재료(46)를 포함하며, 제 1 및 제 2 대향 측면(47, 48)을 가진다. 일 실시예에서, 제 2 절연 재료(46)는 스택(16)을 따라 그리고 튜브(41)의 형태로 고도로 연장된다. 제 2 절연 재료(46)는 제 1 절연 재료(42)의 제 2 측면(44)에 인접하여 위치한다. 예시적인 메모리 셀 스트링(14)은 방사상 중심의 고체 유전체 재료(50)(예를 들어, 스핀-온-유전체, 이산화 규소 및/또는 질화규소)를 포함하는 것으로 도시된다. 대안적으로, 그리고 단지 예로서, 메모리 셀 스트링(14)의 방사상 중심 부분은 공극 공간(들)(도시되지 않음)을 포함할 수 있고, 또는, 고형 재료가 없을 수 있다(도시되지 않음).
일 실시예에서, 제 1 절연 재료(42)는 SixOy(각각 0보다 큰 x 및 y), SixOyNz(각각 0보다 큰 x, y, z), Al3O4, ZrO2, HfO2, Pr2O3, 및 Ta2O5 중 적어도 하나를 포함하거나 본질적으로 구성되거나, 구성되고, 제 2 절연 재료(46)는 Si3N4, Al2O3, HfN, HfOxNy(x 및 y는 각각 0보다 큼), HfYxOy(x 및 y는 각각 0보다 큼), BN, AlN, SiC, 다이아몬드, 다이아몬드 형 탄소, SixNyHz(x, y 및 z는 각각 0보다 큼), HfxNyHz(x, y 및 z는 각각 0보다 큼), HfOxNyHz(x, y, 및 z는 각각 0보다 큼), HfYxOyHz(x, y 및 z는 각각 0보다 큼), BNxHy(x 및 y는 각각 0보다 큼) 및 AlNxHy(x 및 y는 각각 0보다 큼) 중 적어도 하나를 포함하거나, 본질적으로 구성되거나, 구성된다. 일 실시예에서, 도시된 바와 같이, 제 1 절연 재료(42)의 제 1 측면(43)은 채널 재료(36)의 측방 내측면(37)에 대해 직접 마주하고, SixOy, SixOyNz, Al3O4, ZrO2, HfO2, Pr2O3 및 Ta2O5 중 적어도 하나는 채널 재료(36)의 측방 내측면(37)과 직접 마주한다. 일 실시예에서, 도시된 바와 같이, 제 2 절연 재료(46)는 제 1 절연 재료(42)의 제 2 측면(44)과 직접 마주하고, Si3N4, Al2O3, HfN, HfOxNy, HfYxOy, BN, AlN, SiC, 다이아몬드, 다이아몬드형 카본, SixNyHz, HfxNyHz, HfOxNyHz, HfYxOyHz, BNxHy, 및 AlNxHy 중 적어도 하나는 제 1 재료(42)의 SixOy, SixOyNz, Al3O4, ZrO2, HfO2, Pr2O3 및 Ta2O5 중 적어도 하나에 직접 마주한다. 일 실시예에서, 제 1 절연 재료(42)는 SixOy, SixOyNz, Al3O4, ZrO2, HfO2, Pr2O3 및 Ta2O5 중 하나보다 많이를 포함한다. 일 실시예에서, 제 2 절연 재료(46)는 Si3N4, Al2O3, HfN, HfOxNy, HfYxOy, BN, AlN, SiC, 다이아몬드, 다이아몬드형 탄소, SixNyHz, HfxNyHz, HfOxNyHz, HfYxOyHz, BNxHy 및 AlNxHy 중 하나보다 많이를 포함한다. 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
재료/영역(28, 31, 34, 40, 36, 42 및 46)은 이러한 실시예에서 전하 저장 재료를 포함하는 비휘발성 프로그램 가능 트랜지스터인, 본 발명의 실시예에 따른 트랜지스터(55)의 예시적인 실시예를 구성한다.
일 실시예에서, 재료(42 및 46)를 위한 상기 구체적으로 언급된 조성물 재료 중 어느 것을 포함하는지에 관계없이, 제 2 절연 재료(46)는 (a),(b) 및(c) 중 적어도 하나를 가지며, 여기서 (a)는 제 1 재료(42)보다 산소 확산도가 낮고, (b)는 순 양전하(즉, 음전하가 존재할 수도 있지만 양의 값인, 그리고, 고정된 양전하 밀도라고도하는, 총 또는 전체 전하)이고, (c) 제 1 재료(42)보다 적어도 2배 큰 전단 강도이다. 일 실시 형태에서, 제 2 절연 재료(46)는 (a): 제 1 재료(42)보다 낮은 산소 확산도, 하나의 이러한 실시 형태에서 600℃에서 5 x 10-11/cm2 이하의 산소 확산도, 하나의 이러한 실시예에서 제 1 재료(42)보다 적어도 2 배 더 낮은 산소 확산도, 및 하나의 이러한 실시예에서 제 1 재료(42)보다 적어도 10 배 더 낮은 산소 확산도를 가진다. 일 실시예에서, 제 2 절연 재료(46)는 (b): 순 양전하를 가지며, 이러한 일 실시예에서 적어도 5.0　x　1012/cm2의 순 양전하를 가진다. 일 실시예에서, 제 2 절연 재료(46)는 (c): 제 1 재료(42)보다 적어도 2배 큰 전단 강도, 이러한 일 실시예에서 적어도 200 GPA의 전단 강도, 및 이러한 일 실시예에서 제 1 재료(42)보다 적어도 4 배 더 큰 전단 강도를 갖는다. 예로서, 일부 가능한 제 2 절연체 재료(46)의 전단 강도는 Si3N4: 250 내지 310 GPa, Al2O3: 400 GPa, BN: 440 GPa, AlN: 350 GPa, SiC: 480 GPa, 다이아몬드: 1050 GPa, 및 다이아몬드형 카본: 200 GPa이다. 예시적인 SiO2 제 1 재료의 전형적인 전단 강도가 50 내지 80 GPa이다.
일 실시예에서, 제 2 절연 재료(46)는 (a), (b) 및 (c) 중 하나만을 갖는다. 일 실시예에서, 제 2 절연 재료(46)는 (a), (b) 및 (c) 중 2개만을 갖는다. 일 실시예에서, 제 2 절연 재료(46)는 (a), (b) 및 (c) 중 3 가지를 모두 갖는다. 일 실시예에서, 채널 재료(36)는 결정질 실리콘을 포함하고, 제 1 절연 재료(42)는 SixOy(각각 0보다 큰 x 및 y)를 포함하고, 제 2 절연 재료(46)는 Si3N4를 포함한다. 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
도 4는 다른 예시적인 실시예의 메모리 어레이(12a)를 나타내는 구성(10a)을 도시한다. 상술된 실시예들로부터의 유사한 숫자들이 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "a"로 표시된다. 예시적인 메모리 셀(30a)은 트랜지스터(55a)를 개별적으로 포함한다. 예시적인 전하 차단 재료(32a), 전하 저장 재료(34a) 및 게이트 절연체 재료(40a)은 구조(10a)에서 수직 스택(16)을 따라 모두 연장되지는 않는다. 전하 차단 재료(32a)은 전하 저장 재료(34a)을 부분적으로 둘러싼다. 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
트랜지스터(55 및 55a)는 예를 들어 고로로 연장된 트랜지스터이고, 일 실시예에서 수직이거나 10 °이내로 수직인 것으로 도시되어있다. 대안적인 예로서, 트랜지스터는 예를 들어도 5에 도시된 바와 같이 구조(10b)의 수평 트랜지스터(55b)와 같이, 고도로 연장되는 것 이외의 것일 수 있다. 상술된 실시예와 유사한 숫자는 적절한 경우에 사용되었으며, 일부 구조적 차이는 접미사 "b" 또는 다른 숫자로 표시된다. 트랜지스터(55b)는 제어 게이트(28b), 전하 차단 영역(32b), 전하 저장 재료(34b) 및 절연성 전하 통로 재료(40b)를 포함한다. 한 쌍의 소스/드레인 영역(70 및 72)은 반도체 베이스 재료(71) 내에 있다. 채널 영역(36b)은 반도체베이스 재료(71) 내에 그리고 소스/드레인 영역(70 및 72) 사이에 있으며, 채널 영역(36b)은 전하 통로 재료(40b) 아래에 있다. 도시된 바와 같이, 제 1 및 제 2 절연 재료(42b 및 46b)가 제공된다. 반도체 재료(71)는 벌크 재료로 도시되어 있지만, 대안적인 구성이 사용될 수 있다(예를 들어, 반도체-온 절연체). 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
도시되고 설명된 바와 같은 각각의 예시적인 트랜지스터(55, 55a 및 55b)는 예를 들어 제어 게이트, 제어 게이트에 인접한 전하 차단 영역, 전하 차단 영역에 인접한 전하 저장 재료; 및 채널 재료와 전하 저장 재료 사이의 게이트 절연체를 포함하는, 비휘발성 프로그래머블 트랜지스터를 개별적으로 포함한다. 본 발명의 실시예는 또한 휘발성 트랜지스터를 포함하며, 예를 들어 임의의 전하 저장 재료가 종류를 포함하며, 그러한 트랜지스터의 어레이를 포함한다. 예로서, 도 6은 구성(10c)의 대안적인 실시예 수평 트랜지스터(55c)를 도시한다. 상술한 실시예와 동일한 번호가 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "c"로 표시되어있다. 트랜지스터(55c)는 게이트(28c)(예를 들어, 행 방향(도시되지 않음)으로 다수의 트랜지스터(도시되지 않음)를 상호 접속하는 액세스 라인(도시되지 않음)의 일부로서)를 포함하고, 도 1-5 구조의 임의의 전하 저장 재료가 없는 것으로 도시되어있다. 트랜지스터(55c)는 물론 수평 방향(도시되지 않음) 이외의 것일 수 있다. 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
본 발명의 실시예는 메모리 어레이, 예를 들어 도 1-4 중 어느 하나의 실시예에 도시된 메모리 어레이를 형성하는데 사용되는 방법을 포함한다. 이러한 방법의 예는 도 1-3의 완성된 구성으로 나타나도록, 도 7-9를 참조하여 기술된다. 전술한 실시예와 동일한 번호가 선행 구조물(들), 영역 및 그의 유사/전임자 재료에 사용되었다. 구조 실시예와 관련하여 본 명세서에 도시 및/또는 기술된 바와 같은 임의의 속성(들) 또는 양태(들)가 방법 실시예에서 사용될 수 있다. 마찬가지로, 방법 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 속성(들) 또는 양태(들)가 구조 실시예에서 사용될 수 있다.
도 7을 참조하면, 상이한 구성 재료의 교대 층(18 및 20)을 포함하는 수직 스택(16)을 포함하는 조립체 또는 구조물(10)을 포함하는 도 1의 구조물에 대한 선행 구조물이 도시되어있다. 상이한 조성 재료 중 하나(즉, 적어도 하나) 및 교대하는 층(예를 들어, 18)에 상응하는 것은 절연성이며, 예를 들어 절연 재료(24)을 포함한다. 예를 들어, 공정은 소위 "게이트-우선" 방식 또는 "게이트-최종" 방식에 의해 수행될 수 있다. 여하튼, 조립체/구성(10)은 적어도 스택(16)을 통해 고도로 연장되는 비정질 채널 재료(36)의 중공 튜브(35) 및 전도성 제어 게이트 재료(22)를 적어도 포함한다. 예시적인 채널 재료는 앞서 기술된 것들을 포함하며, 이러한 채널 재료는 앞서 묘사 및 기술된 공정에 따라 이 시점에서 비정질이다.
도 8을 참조하면, 절연체 재료(42)의 중공 튜브(39)가 비정질 채널 재료(36)의 중공 튜브(35)의 반경 방향 내측(예를 들어, 측면 37)에 인접하여 비정질 채널의 결정질화 온도 이하의 온도에서 형성되어 있고, 이 결정질화 온도 이상에서, 비정질 채널 재료(36)가 결정질이 된다. 이 문헌에서, "비정질"은 적어도 90 부피%의 비정질 상을 필요로하고, "결정질"은 적어도 90 부피%의 결정질 상을 필요로 한다(즉, 하나 또는 다수의 결정상에 상관없이 90 부피% 이상의 총 부피 결정성을 의미함). 상이한 반도체 채널 재료는 상이한 결정질화 온도를 가지며, 이 온도 이상에서 상기 전이/변형은 비정질에서 결정질로 변한다. 이는 부분적으로, 채널 재료 내의 전도성 수정 도펀트의 유형 및/또는 양에 의존할 수 있다. 예를 들어, 그리고 단지 예로서, 비정질 원소 실리콘은 약 570℃의 결정질화 온도를 가지며, 그 안에 제공된 도펀트의 유형 및 양에 따라 결정질화 온도가 약 530℃까지 떨어질 수 있다. 절연체 재료(42)는 임의의 적합한 기존 또는 아직 개발되지 않은 방식으로 증착될 수 있다. 하나의 예는 5mTorr 내지 10mTorr의 압력, 175℃ 이상의 척 온도, 및 40 내지 3000 sccm의 적합한 전구체(들)의 유량에서 유도 결합 플라즈마 반응기에서의 PECVD이다.
여하튼, 인접하는 절연체 재료(42)를 갖는 비정질 채널 재료(36)는 비정질 채널 재료를 결정질 채널 재료로 변형시키기 위해 결정질화 온도 이상의 온도에 노출된다. 방법 실시예들에 따르면, 이러한 것은 제 2 절연 재료(46)(도 8에 도시되지 않음) 중 임의의 존재 또는 부재에서 발생할 수 있거나 존재하지 않을 수 있다. 그러나, 일 실시예에서, 절연 재료(예를 들어, 제 2 절연 재료(46))는 비정질 채널 재료(36)의 측면(37)에 바로 마주하여 형성된다. 이에 관계없이, 일 실시예에서, 비정질 채널 재료는 원소 형태 실리콘을 포함하고, 제 1 절연 재료는 SiO2를 포함하며, 원소 형태 실리콘과 SiO2의 계면은 eV 당 109 내지 1013 트랩/cm2의 계면 트랩 밀도를 가지며, 일 실시예에서 결정질화 전후에 eV 당 109 내지 1011 트랩/cm2의 밀도를 갖는다.
도 9를 참조하면, 일 실시예에서, 제 2 절연 재료(46)의 중공 튜브(41)는 절연체/제 1 절연 재료(42)의 중공 튜브(39)의 반경 방향 내측(44)에 인접하여 형성되어있다. 일 실시예에서, 모든 제 2 절연 재료(46)는 비정질 채널 재료(36)를 결정질 채널 재료(36)로 변태시키기 전에 형성된다. 다른 실시예에서, 모든 제 2 절연 재료(46)는 비정질 채널 재료(36)를 결정질 채널 재료(36)로 변형시킨 후에 형성된다. 다른 대안적인 실시예에서, 제 2 절연 재료(46)의 적어도 일부는 비정질 채널 재료(36)를 결정질 채널 재료(36)로 변형시키는 동안 형성된다. 후속 처리는, 예를 들어 도 1에 도시된 바와 같이 고체 유전체 재료(50)로 구조의 중심을 채우기 위해, 일어날 수 있다.
본 발명에 따른 방법은, 수평 구조를 포함하지만 이에 제한되지 않는, 도 1-3에 도시된 것과 다른 구조를 형성하는데 사용될 수 있다. 예를 들어, 방금 설명된 방법들은 트랜지스터가 고도로 연장되는지 수평인지 또는 다른 방향인지에 상관없이 트랜지스터의 채널 영역을 형성하는데 사용될 수 있다.
일 실시예에서, 비정질 채널 재료는 기판 위에 형성되고, 비정질 채널 재료는 제 1 및 제 2 대향 측면을 갖는다. 비정질 채널 재료의 결정질화 온도 아래에서, 비정질 채널 재료의 제 2 측면에 인접하여 절연체 재료가 형성되고(예를 들어, 제 2 측면이 노출되지 않으면 이온 주입을 포함하고 제 2 측면이 노출되면 증착에 의함), 그 결정질화 온도 이상에서 비정질 채널 재료가 결정질이 될 것이다. 인접하는 절연체 재료를 갖는 비정질 채널 재료는 결정질화 온도 이상의 온도에 노출되어 비정질 채널 재료를 결정질 채널 재료로 변형시킨다. 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
일 실시예에서, 제 1 절연 재료는 비정질 채널 재료의 결정질화 온도 아래에서 비정질 채널 재료의 제 2 측면에 인접하여 형성되며, 이 결정질화 온도 이상에서 비정질 채널 재료가 결정질이 된다. 제 1 절연 재료는 제 1 및 제 2 대향 측면을 갖는다. 제 1 절연 재료의 제 1 측면은 비정질 채널 재료의 제 2 측면에 인접하여 위치한다. 제 1 채널 재료와 상이한 조성의 제 2 채널 재료가 제 1 절연 재료의 제 2 측면에 인접하여 형성된다. 인접하는 제 1 절연 재료를 갖는 비정질 채널 재료는 결정질화 온도 이상의 온도에 노출되어, 비정질 채널 재료를 결정질 채널 재료로 변형시킨다. 다른 실시예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
본 발명의 방법 실시예는 메모리 셀의 고도 연장 스트링에서 개선된 스트링 전류, 프로그램 가능 전하 저장 트랜지스터에서의 개선된 채널 터널링, 결정질화 전 비정질 채널 재료의 후면 패시베이션, 및 절연체 재료와 직접 마주하면서 채널 후면의 계면 트랩의 밀도 감소를 유도할 수 있다.
본 문서에서 달리 명시되지 않는 한 "상승", "상위", "상단", "하단", "상부", "상부의", "하부", "위", "아래", "밑에", "하위" "상향" 및 "하향"은 일반적으로 수직 방향을 기준으로 한다. "수평"은 주 기판 표면을 따르는 일반적인 방향(즉, 10도 이내)을 말하며, 제조 동안 기판이 처리되는 것에 대해 상대적일 수 있고, 수직은 일반적으로 그에 직교하는 방향이다. "정확하게 수평"은 주 기판 표면을 따르는 방향(즉, 그로부터의 각도가 없음)이며, 제조 동안 기판이 처리되는 것과 관련될 수 있다. 또한, 본원에 사용된 "수직" 및 "수평"은 일반적으로 서로에 대해 수직한 방향이며 3 차원 공간에서 기판의 배향과 무관하다. 또한, "고도 연장" 및 "고도로 연장"(extend(ing) elevationally)은 정확히 수평으로부터 45 ° 이상 각도를 이루는 방향을 지칭한다. 또한, 전계 효과 트랜지스터에 대한 "고도 연장"및 "고도로 연장"은 전류가 소스/드레인 영역 사이에서 동작하는 트랜지스터 채널 길이의 배향을 참조한다. 바이폴라 접합 트랜지스터의 경우, "고도 연장" 및 "고도로 연장"은 이미터와 컬렉터 사이에서 전류가 흐르는 베이스 길이의 방향을 기준으로 한다.
또한, "바로 위에" 및 "바로 아래에"는 서로에 대해 언급된 2 개의 영역/재료/성분의 적어도 일부 측면 중첩(즉, 수평)을 필요로 한다. 또한, "바로" 앞에 있지 않은 "위"의 사용은 다른 것보다 위에 놓인 언급된 영역/재료/구성 요소의 일부가 다른 것보다 높이 방향으로 바깥쪽으로 위치함을 필요로 한다(예를 들어, 명시된 두 지역/재료/구성요소의 어떤 측방 중첩 여부에 관계없음). 유사하게, "바로" 앞에 있지 않은 "밑에"의 사용은 다른 것 아래에 있는 언급된 영역/재료/구성 요소의 일부가 다른 것의 고도로 안쪽을 향할 필요가 있을 뿐이다(즉, 명시된 두 지역/재료/구성 요소의 어떤 측방 중첩 여부에 관계없음).
본 명세서에 기술된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 그와 무관하게 임의의 재료에 대해 연속적이거나 불연속적일 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 임의의 적절한 또는 아직 개발되지 않은 기술을 사용하여 형성될 수 있고, 원자 층 증착, 화학 기상 증착, 물리적 기상 증착, 에피 택셜 성장, 확산 도핑 및 이온 주입이 그 예시이다.
또한, "두께" 그 자체(선행 방향성 형용사 없음)는 상이한 조성의 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통한 평균 직선 거리로 정의된다. 또한, 본 명세서에 기술된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께 일 수 있다. 두께가 가변적인 경우, 두께는 달리 지시되지 않는 한, 평균 두께를 지칭하고, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 최소 두께 및 최대 두께를 가질 것이다. 본 명세서에 사용된 바와 같이, "상이한 조성"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접 맞닿을 수 있는 2 개의 언급된 재료 또는 영역의 부분만이 화학적 및/또는 물리적으로 상이할 것을 요구한다. 언급된 두 재료 또는 영역이 서로 직접적으로 맞닿지 않는 경우, 이러한 재료 또는 영역들이 균질이지 않을 때, "상이한 조성"은 서로 가장 근접한 두 언급된 재료 또는 영역의 부분이 그러한 재료 또는 영역이 아닌 경우 화학적 및/또는 물리적으로 상이할 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 물리적으로 접촉할 때 다른 것에 대해 "바로 마주한다". 대조적으로, "바로" 앞에 있지 않은 "위에", "상에", "인접한", "~를 따라" 및 "~에 대한"과, "바로 마주함"을 포괄할 뿐 아니라, 개재된 재료, 영역, 또는 구조에 의해 언급된 재료, 영역 또는 구조가 서로에 대해 물리적으로 접촉하지 않는 결과를 나타내는 구조물 포함한다.
여기에서, 영역-재료-구성요소는 정상 동작에서 전류가 서로간에 지속적으로 흐를 수 있는 경우, 그리고, 충분히 생성될 때 아원자 양 및/또는 음전하의 이동에 의해 우세하게 수행될 때, 서로에 대해 "전기적으로 결합"되어 있다. 다른 전자 구성 요소는 영역-재료-구성 요소 사이에 있고 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-구성 요소가 "직접 전기적으로 결합 된"것으로 언급될 때, 직접 전기적으로 결합된 영역-재료-구성요소 사이에 개입 전자 부품(예를 들어, 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등)이 없다.
추가로, "금속 재료"는 원소 금속, 둘 이상의 원소 금속의 혼합물 또는 합금 및 임의의 전도성 금속 화합물 중 임의의 하나 또는 조합이다.
결론
일부 실시예에서, 트랜지스터는 제 1 및 제 2 대향 측면을 갖는 채널 재료를 포함한다. 게이트는 채널 재료의 제 1 측면에 위치하고, 게이트 절연체는 게이트와 채널 재료 사이에 위치한다. 제 1 절연 재료는 제 1 및 제 2 대향 측면을 가지며, 제 1 측면은 채널 재료의 제 2 측면에 인접하여 위치한다. 제 1 절연 재료와 상이한 조성의 제 2 절연 재료는 제 1 절연 재료의 제 2 측면에 인접하여 위치한다. 제 2 절연 재료는 (a), (b) 및 (c) 중 적어도 하나를 가지며, 여기서, (a): 제 1 재료보다 낮은 산소 확산도, (b): 순 양전하 및 (c): 제 1 재료보다 적어도 2 배 큰 전단 강도이다. 일부 실시예들에서, 메모리 셀들의 고도-연장 스트링들의 어레이는 이러한 트랜지스터들을 포함한다.
일부 실시예에서, 트랜지스터는 제 1 및 제 2 대향 측면을 갖는 채널 재료를 포함한다. 게이트는 채널 재료의 제 1 측면에 있고 게이트 절연체는 게이트와 채널 재료 사이에 있다. 제 1 절연 재료는 제 1 및 제 2 대향 측면을 가지며, 제 1 측면은 채널 재료의 제 2 측면에 인접하여 위치한다. 제 1 절연 재료는 SixOy(각각 0보다 큰 x 및 y), SixOyNz(각각 0보다 큰 x, y 및 z), Al3O4, ZrO2, HfO2, Pr2O3 및 Ta2O5 중 적어도 하나를 포함한다. 제 1 절연 재료와 상이한 조성의 제 2 절연 재료는 제 1 절연 재료의 제 2 측면에 인접하여 위치한다. 제 2 절연 재료는 Si3N4, Al2O3, HfN, HfOxNy(x 및 y가 각각 0보다 큼), HfYxOy(x 및 y가 각각 0보다 큼), BN, AlN, SiC, 다이아몬드, 다이아몬드형 탄소, SixNyHz(x, y 및 z는 각각 0보다 큼), HfxNyHz(x, y 및 z는 각각 0보다 큼), HfOxNyHz(x, y 및 z는 각각 0보다 큼), HfYxOyHz(x, y 및 z) 각각 0보다 큼), BNxHy(x 및 y는 각각 0보다 큼) 및 AlNxHy(x 및 y는 각각 0보다 큼) 중 적어도 하나를 포함한다. 일부 실시예들에서, 메모리 셀들의 고도 연장 스트링들의 어레이는 이러한 트랜지스터들을 포함한다.
일부 실시예에서, 트랜지스터의 채널 영역을 형성하는 방법은 기판 위에 비정질 채널 재료를 형성하는 단계를 포함한다. 비정질 채널 재료는 제 1 및 제 2 대향 측면을 갖는다. 결정질화 온도의 아래에서 비정질 채널 재료의 제 2 측면에 인접하여 절연체 재료가 형성되며, 이 결정질화 온도 이상에서, 비정질 채널 재료가 결정질화될 수 있다. 절연체 재료에 인접해있는 비정질 채널 재료는 결정질화 온도 이상의 온도에 노출되어, 비정질 채널 재료를 결정질 채널 재료로 변형시킨다.
일부 실시예에서, 트랜지스터의 채널 영역을 형성하는 방법은 기판 위에 비정질 채널 재료를 형성하는 단계를 포함한다. 비정질 채널 재료는 제 1 및 제 2 대향 측면을 갖는다. 결정질화 온도의 아래에서 비정질 채널 재료의 제 2 측면에 인접하여 제 1 절연 재료가 형성되며, 이 결정질화 온도 이상에서, 비정질 채널 재료가 결정질화된다. 제 1 절연 재료는 제 1 및 제 2 대향 측면을 갖는다. 제 1 절연 재료의 제 1 측면은 비정질 채널 재료의 제 2 측면에 인접하여 위치한다. 제 1 절연 재료와 상이한 조성의 제 2 절연 재료가 제 1 절연 재료의 제 2 측면에 인접하여 형성된다. 인접한 위치에 제 1 절연 재료를 갖는 비정질 채널 재료는 결정질화 온도 이상의 온도에 노출되어 비정질 채널 재료를 결정질 채널 재료로 변형시킨다.
일부 실시예에서, 메모리 어레이를 형성하는데 사용되는 방법은 상이한 조성 재료의 교대 계층을 포함하는 수직 스택을 포함하는 조립체를 형성하는 단계를 포함한다. 상이한 조성 재료 중 하나 및 교대하는 층에 상응하는 하나는 절연성이다. 조립체는 스택을 통해 고도로 연장되는 비정질 채널 재료의 중공 튜브를 포함한다. 절연체 재료의 중공 튜브는 결정질화 온도의 아래에서 비정질 채널 재료의 중공 튜브의 반경 방향 내측에 인접하여 형성되며, 이 결정질화 온도 이상에서, 비정질 채널 재료가 결정질화된다. 인접하는 절연체 재료를 갖는 비정질 채널 재료는 결정질화 온도 이상의 온도에 노출되어, 비정질 채널 재료를 결정질 채널 재료로 변형시킨다.
일부 실시예에서, 메모리 어레이를 형성하는데 사용되는 방법은 상이한 조성 재료의 교대 계층을 포함하는 수직 스택을 포함하는 조립체를 형성하는 단계를 포함한다. 상이한 조성 재료로서 교대하는 층 중 상응하는 하나는 절연성이다. 조립체는 스택을 통해 고도로 연장되는 비정질 채널 재료의 중공 튜브를 포함한다. 제 1 절연 재료의 중공 튜브는 결정질화 온도의 아래에서 비정질 채널 재료의 중공 튜브의 반경 방향 내측에 인접하여 형성되며, 이 결정질화 온도 이상에서, 비정질 채널 재료가 결정질화된다. 제 2 절연 재료의 중공 튜브는 제 1 절연 재료의 중공 튜브의 반경 방향 내측에 인접하여 형성된다. 인접한 위치에 제 1 절연 재료를 갖는 비정질 채널 재료는 결정질화 온도 이상의 온도에 노출되어, 비정질 채널 재료를 결정질 채널 재료로 변형시킨다.

Claims (22)

  1. 트랜지스터의 채널 영역을 형성하는 방법으로서,
    제 1 및 제 2 대향 측면을 갖는 비정질 채널 재료를 기판 위에 형성하는 단계;
    결정질화 온도의 아래에서 상기 비정질 채널 재료의 제 2 측면에 인접하여 제 1 절연 재료를 형성하는 단계 - 상기 결정질화 온도 이상에서, 상기 비정질 채널 재료는 결정질화될 수 있으며, 상기 제 1 절연 재료는 상기 제 1 및 제 2 대향 측면을 가지며, 상기 제 1 절연 재료의 제 1 측면은 상기 비정질 채널 재료의 제 2 측면에 인접하여 위치함;
    상기 제 1 절연 재료의 제 2 측면에 인접한 상기 제 1 절연 재료의 조성과는 상이한 조성의 제 2 절연 재료를 형성하는 단계;
    인접한 위치에 상기 제 1 절연 재료를 갖는 상기 비정질 채널 재료를 상기 결정질화 온도 이상의 온도에 노출시켜, 상기 비정질 채널 재료를 결정질 채널 재료로 변형시키는 단계; 및
    상기 비정질 채널 재료를 상기 결정질 채널 재료로 변형시키는 동안 상기 제 2 절연 재료의 적어도 일부를 형성하는 단계를 포함하는, 방법.
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  4. 제 1 항에 있어서, 상기 제 1 절연 재료는 상기 비정질 채널 재료의 제 2 측면에 바로 마주하도록 형성되는, 방법.
  5. 제 1 항에 있어서, 상기 비정질 채널 재료는 중공 튜브로서 형성되는, 방법.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 절연 재료는 상기 비정질 채널 재료의 중공 튜브 내부에 중공 튜브들로서 형성되는, 방법.
  7. 제 5 항에 있어서, 상기 중공 튜브들 모두가 고도로(elevationally) 연장되는, 방법.
  8. 제 7 항에 있어서, 중공 튜브들 모두가 수직이거나 수직의 10 ° 이내 인, 방법.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서, 상기 제 2 절연 재료는 (a), (b) 및 (c) 중 하나 이상을 갖는, 방법.
    (a): 제 1 재료보다 낮은 산소 확산도;
    (b): 순 양전하;
    (c): 제 1 재료보다 적어도 2 배 큰 전단 강도.
  12. 제 1 항에 있어서, 상기 제 1 절연 재료는 SixOy(x 및 y는 각각 0보다 큼), SixOyNz(x, y 및 z는 각각 0보다 큼), Al3O4, ZrO2, HfO2, Pr2O3, 및 Ta2O5 중 적어도 하나를 포함하는, 방법.
  13. 제 1 항에 있어서, 상기 제 2 절연 재료는 Si3N4, Al2O3, HfN, HfOxNy(x 및 y는 각각 0보다 큼), HfYxOy(x 및 y는 각각 0보다 큼), BN, AlN, SiC, 다이아몬드, 다이아몬드 형 탄소, SixNyHz(x, y 및 z는 각각 0보다 큼), HfxNyHz(x, y 및 z는 각각 0보다 큼), HfOxNyHz(x, y 및 z는 각각 0보다 큼), HfYxOyHz(x, y 및 z는 각각 0보다 큼), BNxHy(x 및 y는 각각 0보다 큼) 및 AlNxHy(x 및 y는 각각 0보다 큼) 중 적어도 하나를 포함하는, 방법.
  14. 제 1 항에 있어서, 상기 비정질 채널 재료를 상기 결정질 채널 재료로 변형시키는 동안 상기 제 2 절연 재료의 적어도 일부를 형성하는 것은 상기 제 2 절연 재료의 일부만인, 방법.
  15. 제 1 항에 있어서, 상기 비정질 채널 재료를 상기 결정질 채널 재료로 변형시키는 동안 상기 제 2 절연 재료의 적어도 일부를 형성하는 것은 상기 제 2 절연 재료의 전부인, 방법.
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