JP7113923B2 - トランジスタのチャネル領域を形成する方法、及びメモリアレイを形成する際に使用される方法 - Google Patents

トランジスタのチャネル領域を形成する方法、及びメモリアレイを形成する際に使用される方法 Download PDF

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Description

本明細書に開示される実施形態は、トランジスタ、メモリセルの高さ方向に延びるストリングのアレイ、トランジスタのチャネル領域を形成する方法、及びメモリアレイを形成する際に使用される方法に関する。
メモリは、集積回路の一種であり、データを記憶するためのコンピュータシステムに使用される。メモリは、個々のメモリセルの１つ以上のアレイに作られ得る。メモリセルは、ディジットライン（ビットライン、データライン、又はセンスラインとも呼ばれ得る）及びアクセスライン（ワードラインとも呼ばれ得る）を使用して、書き込まれ得るか、又は読み出され得る。センスラインは、アレイの列に沿ってメモリセルを導電的に相互接続し得る。アクセスラインは、アレイの行に沿ってメモリセルを導電的に相互接続し得る。各メモリセルは、センスラインとアクセスラインとの組み合わせを通じて、一意にアドレス指定され得る。
メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力が無い中で長期間データを記憶することができる。不揮発性メモリは、従来、少なくとも約１０年の保持時間を有するメモリであるとされる。揮発性メモリは、消費し、それゆえにデータ記憶を維持するためにリフレッシュ／再書き込みが行われる。揮発性メモリは、ミリ秒以下の保持時間を有し得る。いずれにせよ、メモリセルは、メモリを少なくとも２つの異なる選択可能な状態に保持又は記憶するように構成される。バイナリーシステムでは、状態が「０」又は「１」のいずれかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、情報についての２つよりも多くのレベル又は状態を記憶するように構成され得る。
電界効果トランジスタは、メモリセルに使用され得る電子コンポーネントの一種である。これらのトランジスタは、一対の導電性のソース／ドレイン領域を含み、そこの間に半導電性チャネル領域を有する。導電性ゲートは、チャネル領域に隣接し、そこから薄いゲート絶縁体によって分離される。ゲートへの適切な電圧の印加は、電流がソース／ドレイン領域の一方からチャネル領域を介して他方に流れることを可能にする。電圧がゲートから取り除かれると、電流がチャネル領域を介して流れることが大きく防止される。電界効果トランジスタは、追加の構造、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構造の一部として、可逆的にプログラム可能な電荷蓄積領域をも含み得る。
フラッシュメモリは、メモリの一種であり、現代のコンピュータ及びデバイスにおいて多く使用されている。例えば、現代のパーソナルコンピュータは、フラッシュメモリチップ上に記憶されたＢＩＯＳを有し得る。別の例として、従来のハードドライブを置き換えるために、フラッシュメモリをソリッドステートドライブに利用することが、コンピュータ及び他のデバイスにとってますます一般的になりつつある。さらに別の例として、フラッシュメモリは、ワイヤレス電子デバイスにおいて普及している。なぜなら、それは、製造業者が、新しい通信プロトコルを、それが標準化されるにつれて、サポートすることを可能とし、また、拡張機能のために遠隔的にデバイスをアップグレードする能力を提供することを可能とするからである。
ＮＡＮＤは、集積フラッシュメモリの基本的アーキテクチャであり得る。ＮＡＮＤセルユニットは、メモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含む（直列の組み合わせは、一般にＮＡＮＤストリングと呼ばれる）。ＮＡＮＤアーキテクチャは、可逆的にプログラム可能な縦型トランジスタを個々に含む垂直に積み重ねられたメモリセルを含む三次元配列で構成され得る。
本発明の一実施形態に係る、メモリセルの高さ方向に延びるストリングのアレイの一部の概略断面図である。 図１の２－２ラインを通る断面図である。 図１の３－３ラインを通る断面図である。 本発明の一実施形態に係る、メモリセルの高さ方向に延びるストリングのアレイの一部の概略断面図である。 本発明の一実施形態に係るトランジスタの概略断面図である。 本発明の一実施形態に係るトランジスタの概略断面図である。 本発明の一実施形態に係るプロセスにおける基板構造の概略断面図である。 図７により示されるものに続く処理ステップでの図７の構造の図である。 図８により示されるものに続く処理ステップでの図８の構造の図である。
本発明の実施形態は、不揮発性トランジスタ、半揮発性トランジスタ、及び揮発性トランジスタ（例えば、任意の電荷蓄積材料を欠いた揮発性トランジスタ）を包含する。本発明の実施形態は、例えばＮＡＮＤメモリセルのストリングといった、メモリセルの高さ方向に延びるストリングのアレイをも包含する。また、本発明の実施形態は、トランジスタのチャネル領域を形成する方法、及びメモリアレイを形成する際に使用される方法をも包含する。
メモリセルの高さ方向に延びるストリングのアレイの、また個々のトランジスタの、第１の例の実施形態は、図１－３を参照して説明される。構造１０は、導電性の（ｃｏｎｄｕｃｔｉｖｅ）／導体（ｃｏｎｄｕｃｔｏｒ）／導電する（ｃｏｎｄｕｃｔｉｎｇ）（すなわち、本明細書では電気的に）材料、半導電性の（ｓｅｍｉｃｏｎｄｕｃｔｉｖｅ）／半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）／半導電する（ｓｅｍｉｃｏｎｄｕｃｔｉｎｇ）材料、又は絶縁性の（ｉｎｓｕｌａｔｉｖｅ）／絶縁体（ｉｎｓｕｌａｔｏｒ）／絶縁する（ｉｎｓｕｌａｔｉｎｇ）（すなわち、本明細書では電気的に）材料、の１つ以上を含み得るベース基板１１を含む。様々な材料が、ベース基板１１上の高さ方向に形成されている。材料は、図１－３に示された材料の脇、高さ方向の内側、又は高さ方向の外側にあり得る。例えば、他の部分的又は全体的に製造された、集積回路のコンポーネントは、ベース基板１１の上方、周囲、又は内部のどこかに設けられ得る。トランジスタのアレイ内のコンポーネントを動作させるための制御回路及び／又は他の周辺回路も製造され得、トランジスタのアレイ又はサブアレイ内に全体的又は部分的に含まれ得、又は、含まれ得ない。さらに、複数のサブアレイも製造され得、独立して、タンデムで、又は他の方法で互いに相対的に動作され得る。本文書において、「サブアレイ（ｓｕｂ－ａｒｒａｙ）」は、アレイとみなされ得る。
構造１０は、メモリセル３０の高さ方向に延びるストリング１４のアレイ１２を含む。単一のストリング１４のみが示され、そのようなストリングのおそらく数百、数千、数万等がアレイ１２に含まれている。アレイ１２は、絶縁性層１８とワードライン層２０とが交互になる垂直スタック１６を含む。例示の層２０は、導電性材料を含む。例示は、元素金属（例えば、タングステン、チタン、銅等）、金属材料（例えば、金属窒化物、金属ケイ化物、金属炭化物等）、導電的にドープされた半導電性材料（例えば、シリコン、ガリウム等）を含み、それらの混合物を含む。例示の層１８は、絶縁性材料２４（例えば、ドープされた又はドープされていない二酸化ケイ素）を含む。アレイ１２は、７つの垂直交互層１８、２０を有するものとして図１に示されているが、より少なく、又はおそらくより多く（例えば、数十、数百等）形成され得る。従って、より多くの層１８及び２０が、図示された層の上方及び／又は下方にあり得る。層１８及び２０は、任意の適切な垂直厚さであり得、互いに同一又は異なる垂直厚さを有し得る。一例として、層１８及び２０は、それぞれ約１０ｎｍ（ナノメートル）から３００ｎｍの厚さを有し得る。
ワードライン層２０は、示された図１の断面において、個々のメモリセル３０の制御ゲート領域２８に対応する末端２６を有する。メモリセル３０のおおよその位置は、図１では括弧で示され、図３では破線で示され、メモリセル３０は、図示の例では、本質的にリング状又は環状である。制御ゲート領域２８は、行方向の個々のワードライン層２０内の複数のストリング１４の複数のメモリセル３０を相互接続する個々の制御ゲートライン２９（図３では１つだけ示され、数値的に指定されている）の一部であり得る。誘電性材料２７（図３；例えば、二酸化ケイ素及び／又は窒化ケイ素）は、制御ゲートライン２９間に横方向にある。代替の既存の又は未開発の構造が使用され得る。例えば、複数のメモリセル（不図示）は、個々のワードライン層２０内の単一ストリング１４の周辺に形成され得、例えば、図３に示された制御ゲートライン２９をその中央（不図示）で縦方向下に分岐させることにより、そのような分岐制御ゲートラインが別々に制御可能である場合に別々に制御され得る２つのメモリセル（不図示）を生成する。
個々のメモリセル３０は、個々の制御ゲート領域２８に沿って高さ方向に延びる電荷遮断領域３１と、個々の電荷遮断領域３１に沿って高さ方向に延びる電荷蓄積材料３４とを有する。電荷遮断は、メモリセルにおいて以下の機能を有し得る。プログラムモードでは、電荷遮断は、電荷キャリアが電荷蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料等）から制御ゲートに向かうのを防止し得、消去モードでは、電荷遮断は、電荷キャリアが制御ゲートから電荷蓄積材料に流れ込むのを防止し得る。従って、電荷遮断は、個々のメモリセルの制御ゲート領域と電荷蓄積材料との間の電荷移動を遮断するように機能し得る。例示の電荷遮断領域は、絶縁体材料３２（例えば、二酸化ケイ素及び／又は１つ以上の高ｋ材料、２５から８０オングストロームの例示の厚さを有する）を含む。更なる例として、電荷遮断領域は、電荷蓄積材料（例えば、材料３４）の横方向（例えば、半径方向）外側部分を含み得、そのような電荷蓄積材料は絶縁性である（例えば、絶縁性電荷蓄積材料３４と導電性材料２２との間に任意の異なる組成の材料がない場合）。いずれにせよ、追加の例として、電荷蓄積材料と制御ゲートの導電性材料との界面は、任意の別組成絶縁体材料３２がない場合に電荷遮断領域として機能するのに十分であり得る。さらに、絶縁体材料３２を組み合わせた、導電性材料２２と材料３２（存在する場合）との界面は、一緒に電荷遮断領域として機能し得、代替的又は追加的に、絶縁性電荷蓄積材料（例えば、窒化ケイ素材料３４）の横方向外側領域とされ得る。
いずれにせよ、一実施形態では、電荷遮断領域３１は、管２３の形態でスタック１６に沿って高さ方向に延びる絶縁体材料３２から形成される。一実施形態では、電荷蓄積材料３４は、管２５の形態でスタック１６に沿って高さ方向に延びる。電荷蓄積材料３４は、任意の適切な（複数の）組成を含み得、幾つかの実施形態では、フローティングゲート材料（例えば、ドープされた又は非ドープのシリコン）又は電荷トラップ材料（例えば、窒化ケイ素、金属ドット等）を含み得る。幾つかの実施形態では、電荷蓄積材料３４は、窒化ケイ素を含むもの、本質的に窒化ケイ素からなるもの、又は、窒化ケイ素からなるものであり得る。例示の厚さは、５０から８０オングストロームである。
個々のメモリセル３０は、スタック１６に沿って高さ方向にも延びるチャネル材料３６（理想的には結晶）を含む。一実施形態では、チャネル材料３６は、管２５の形態でそのように延びる。チャネル材料３６は、横方向内側面３７（例えば、半径方向内側面）及び横方向外側面３８（例えば、半径方向外側面）を有する。幾つかの実施形態では、側面３８及び３７は、それぞれ、第１及び第２の対向する側面３８及び３７と呼ばれる。例示のチャネル材料３６は、シリコン、ゲルマニウム、及び所謂ＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＧａＮ）のうちの１つ以上のような、非ドープの又は適切にドープされた結晶半導体材料を含む。
電荷通過材料４０（例えば、ゲート絶縁体）は、チャネル材料３６と電荷蓄積材料３４との間に横方向（例えば、半径方向）にある。一実施形態では、電荷通過材料４０は、管３３の形態でスタック１６に沿って高さ方向に延びる。電荷通過材料４０は、例として、２つの絶縁体酸化物（例えば、二酸化ケイ素）の間にサンドイッチされた窒素含有材料（例えば、窒化ケイ素）を有するバンドギャップ設計された構造であり得る。例示の厚さは、２５から８０オングストロームである。
構造１０は、第１及び第２の対向する側面４３及び４４をそれぞれ有する第１の絶縁材料４２を含む。一実施形態では、第１の絶縁材料４２は、スタック１６に沿って高さ方向に管３９の形態で延びる。第１の側面４３は、チャネル材料３６の横方向内側面３７に（即ち、第２の側面４４よりもより）隣接する。構造１０は、第１の絶縁材料４２とは異なる組成の第２の絶縁材料４６を含み、第１及び第２の対向する側面４７及び４８をそれぞれ有する。一実施形態では、第２の絶縁材料４６は、スタック１６に沿って高さ方向に管４１の形態で延びる。第２の絶縁材料４６は、第１の絶縁材料４２の第２の側面４４に隣接する。例示のメモリセルストリング１４は、半径方向中央の固体誘電性材料５０（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）を含むとして示される。代わりに、単なる例として、メモリセルストリング１４の半径方向中央部分は、（複数の）ボイドスペース（不図示）を含み得、又は固体材料（不図示）を欠き得る。
一実施形態では、第１の絶縁材料４２は、ＳｉｘＯｙ（ｘ及びｙは、それぞれ０より大きい）、ＳｉｘＯｙＮｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、Ａｌ３Ｏ４、ＺｒＯ２、ＨｆＯ２、Ｐｒ２Ｏ３、及びＴａ２Ｏ５の少なくとも１つを含むものか、その少なくとも１つから本質的になるもの、又は、その少なくとも１つからなるものであり、第２の絶縁材料４６は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＮ、ＨｆＯｘＮｙ（ｘ及びｙは、それぞれ０より大きい）、ＨｆＹｘＯｙ（ｘ及びｙは、それぞれ０より大きい）、ＢＮ、ＡｌＮ、ＳｉＣ、ダイヤモンド、ダイヤモンドライクカーボン、ＳｉｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆＯｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆＹｘＯｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＢＮｘＨｙ（ｘ及びｙは、それぞれ０より大きい）、及びＡｌＮｘＨｙ（ｘ及びｙは、それぞれ０より大きい）の少なくとも１つを含むものか、その少なくとも１つから本質的になるもの、又は、その少なくとも１つからなるものである。一実施形態では、示されるように、第１の絶縁材料４２の第１の側面４３は、チャネル材料３６の横方向内側面３７に直接接触し、ＳｉｘＯｙ、ＳｉｘＯｙＮｚ、Ａｌ３Ｏ４、ＺｒＯ２、ＨｆＯ２、Ｐｒ２Ｏ３、及びＴａ２Ｏ５の少なくとも１つは、チャネル材料３６の横方向内側面３７に直接接触する。一実施形態では、示されるように、第２の絶縁材料４６は、第１の絶縁材料４２の第２の側面４４に直接接触し、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＮ、ＨｆＯｘＮｙ、ＨｆＹｘＯｙ、ＢＮ、ＡｌＮ、ＳｉＣ、ダイヤモンド、ダイヤモンドライクカーボン、ＳｉｘＮｙＨｚ、ＨｆｘＮｙＨｚ、ＨｆＯｘＮｙＨｚ、ＨｆＹｘＯｙＨｚ、ＢＮｘＨｙ、及びＡｌＮｘＨｙの少なくとも１つは、第１の材料４２のＳｉｘＯｙ、ＳｉｘＯｙＮｚ、Ａｌ３Ｏ４、ＺｒＯ２、ＨｆＯ２、Ｐｒ２Ｏ３、及びＴａ２Ｏ５の少なくとも１つに直接接触する。一実施形態では、第１の絶縁材料４２は、ＳｉｘＯｙ、ＳｉｘＯｙＮｚ、Ａｌ３Ｏ４、ＺｒＯ２、ＨｆＯ２、Ｐｒ２Ｏ３、及びＴａ２Ｏ５の２つ以上を含む。一実施形態では、第２の絶縁材料４６は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＮ、ＨｆＯｘＮｙ、ＨｆＹｘＯｙ、ＢＮ、ＡｌＮ、ＳｉＣ、ダイヤモンド、ダイヤモンドライクカーボン、ＳｉｘＮｙＨｚ、ＨｆｘＮｙＨｚ、ＨｆＯｘＮｙＨｚ、ＨｆＹｘＯｙＨｚ、ＢＮｘＨｙ、及びＡｌＮｘＨｙの２つ以上を含む。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
材料／領域２８、３１、３４、４０、３６、４２、及び４６は、本発明の実施形態に係るトランジスタ５５の例示の実施形態を構成し、そのような実施形態でそれは、電荷蓄積材料を含む不揮発性のプログラム可能なトランジスタである。
一実施形態では、材料４２及び４６のための上記の具体的に述べた組成材料のいずれかを含むかに関係なく、第２の絶縁材料４６は、（ａ）、（ｂ）、及び（ｃ）の少なくとも１つを有し、ここで、（ａ）は第１の材料４２よりも低い酸素拡散率、（ｂ）は正味の正電荷（即ち、負電荷も存在し得るがトータル又は全体の正の電荷、固定正電荷密度としても知られる）、及び（ｃ）は第１の材料４２よりも少なくとも２倍大きい剪断強度、である。一実施形態では、第２の絶縁材料４６は、（ａ）：第１の材料４２よりも低い酸素拡散率を有し、そのような一実施形態では、６００℃で５×１０－１１／ｃｍ２以下の酸素拡散率であり、そのような一実施形態では、第１の材料４２よりも少なくとも２倍低い酸素拡散率であり、そのような一実施形態では、第１の材料４２よりも少なくとも１０倍低い酸素拡散率である。一実施形態では、第２の絶縁材料４６は、（ｂ）：正味の正電荷を有し、そのような一実施形態では、少なくとも５．０×１０１２／ｃｍ２の正味の正電荷を有する。一実施形態では、第２の絶縁材料４６は、（ｃ）：第１の材料４２よりも少なくとも２倍大きい剪断強度を有し、そのような一実施形態では、少なくとも２００ＧＰＡの剪断強度を有し、そのような一実施形態では、第１の材料４２よりも少なくとも４倍大きい剪断強度を有する。例として、幾つかの可能な第２の絶縁体材料４６の剪断強度は、Ｓｉ３Ｎ４：２５０から３１０ＧＰａ、Ａｌ２Ｏ３：４００ＧＰａ、ＢＮ：４４０ＧＰａ、ＡｌＮ：３５０ＧＰａ、ＳｉＣ：４８０ＧＰａ、ダイヤモンド：１０５０ＧＰａ、及びダイヤモンドライクカーボン：２００ＧＰａである。例示のＳｉＯ２の第１の材料は、５０から８０ＧＰａの典型的な剪断強度を有する。
一実施形態では、第２の絶縁材料４６は、（ａ）、（ｂ）、及び（ｃ）のうちの１つだけを有する。一実施形態では、第２の絶縁材料４６は、（ａ）、（ｂ）、及び（ｃ）のうちの２つだけを有する。一実施形態では、第２の絶縁材料４６は、（ａ）、（ｂ）、及び（ｃ）の３つ全てを有する。一実施形態では、チャネル材料３６は、結晶シリコンを含み、第１の絶縁材料４２は、ＳｉｘＯｙ（ｘ及びｙは、それぞれ０より大きい）を含み、第２の絶縁材料４６は、Ｓｉ３Ｎ４を含む。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
図４は、別の例示の実施形態のメモリアレイ１２ａを示す構造１０ａを示す。上述の実施形態からの同様の数字が適切な箇所に使用されており、幾つかの構造上の違いが接尾辞「ａ」で示されている。例示のメモリセル３０ａは、個々にトランジスタ５５ａを含む。例示の電荷遮断材料３２ａ、電荷蓄積材料３４ａ、及びゲート絶縁体材料４０ａは、構造１０ａ内の垂直スタック１６に沿って完全に延びていない。電荷遮断材料３２ａは、電荷蓄積材料３４ａを部分的に取り囲む。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
トランジスタ５５及び５５ａは、高さ方向に延びるトランジスタの例であり、一実施形態では、垂直又は垂直から１０°以内に示される。代替の例として、トランジスタは、高さ方向に延びる以外でもあり得、例えば、図５に示される構造１０ｂの水平トランジスタ５５ｂである。上述の実施形態からの同様の数字が適切な箇所に使用されており、幾つかの構造上の違いが接尾辞「ｂ」又は異なる数字で示されている。トランジスタ５５ｂは、制御ゲート２８ｂ、電荷遮断領域３２ｂ、電荷蓄積材料３４ｂ、及び絶縁性電荷通過材料４０ｂを含む。一対のソース／ドレイン領域７０及び７２は、半導体ベース材料７１内にある。チャネル領域３６ｂは、半導体ベース材料７１内で、ソース／ドレイン領域７０と７２との間にあり、電荷通過材料４０ｂの下にある。第１及び第２の絶縁材料４２ｂ及び４６ｂは、示されるように設けられる。半導体材料７１は、バルク材料として示されるが、代替構造（例えば、半導体オンインシュレータ）が使用され得る。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
示され及び説明されたように各例示のトランジスタ５５、５５ａ、及び５５ｂは、個々に不揮発性のプログラム可能なトランジスタを含み、例えば、制御ゲート、制御ゲートに隣接する電荷遮断領域、電荷遮断領域に隣接する電荷蓄積材料、及びチャネル材料と電荷蓄積材料との間のゲート絶縁体を含む。本発明の実施形態は、揮発性トランジスタ、例えば、任意の電荷蓄積材料を欠いたもの、及びそのようなトランジスタのアレイを含むことをも包含する。一例として、図６は、代替の実施形態の、構造１０ｃの水平トランジスタ５５ｃを示す。上述の実施形態からの同様の数字は適切な箇所に使用されており、幾つかの構造上の違いは接尾辞「ｃ」で示されている。トランジスタ５５ｃは、ゲート２８ｃ（例えば、行方向（不図示）に複数のトランジスタ（不図示）を相互接続するアクセス線（不図示）の一部として）を含み、図１－５の構造の任意の電荷蓄積材料を欠いているとして示される。トランジスタ５５ｃは、もちろん、水平方向に向けられたもの以外のものであり得る（不図示）。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
本発明の実施形態は、メモリアレイ、例えば、図１－４のいずれかの実施形態に示されるようなメモリアレイ、を形成する際に使用される方法を含む。そのような方法の例は、図７－９を参照して説明され、図１－３の例示の完成した構造をもたらす。上記の実施形態からの同様の数字が、先行する（複数の）構造、領域、及びそれらの同様の／先行する材料に使用されている。構造の実施形態に関して本明細書で示され及び／又は説明されたような任意の（複数の）属性又は（複数の）態様は、方法の実施形態で使用され得る。同様に、方法の実施形態に関して本明細書に示され及び／又は説明されたような任意の（複数の）属性又は（複数の）態様は、構造の実施形態で使用され得る。
図７を参照すると、それは、異なる組成の材料の交互の層１８及び２０を含む垂直スタック１６を含むアセンブリ又は構造１０を含む図１のものに先行する構造を示す。異なる組成の材料の１つ（即ち、少なくとも１つ）であって交互の層の対応する１つ（例えば、１８）は、絶縁性であり、例えば、絶縁性材料２４を含む。処理は、例として、いわゆる「ゲートファースト（ｇａｔｅ－ｆｉｒｓｔ）」又は「ゲートラスト（ｇａｔｅ－ｌａｓｔ）」処理により実行され得る。いずれにせよ、アセンブリ／構造１０は、少なくとも、導電性制御ゲート材料２２と、スタック１６を通って高さ方向に延びるアモルファスチャネル材料３６の中空管３５とを含む。例示のチャネル材料は、上述のいずれかを含み、そのようなチャネル材料は、示され及び説明されたプロセスの中で、この時点でアモルファスである。
図８を参照すると、絶縁体材料４２の中空管３９は、それ以上でアモルファスチャネル材料３６が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料３６の中空管３５の半径方向内側面（例えば、側面３７）に隣接して形成されている。本文書において、「アモルファス（ａｍｏｒｐｈｏｕｓ）」は、少なくとも９０体積％のアモルファス相が必要であり、「結晶（ｃｒｙｓｔａｌｌｉｎｅ）」は、少なくとも９０体積％の結晶相が必要である（つまり、１つ又は複数の結晶相に関係なく、少なくとも９０体積％の総結晶化度を意味する）。異なる半導体チャネル材料は、異なる結晶化温度を有し、結晶化温度以上では、アモルファスから結晶に遷移／変換する。そのようなものは、部分的には、チャネル材料内の導電性変更ドーパントの種類及び／又は量に依存し得る。例えば、単なる例として、アモルファス元素シリコンは、約５７０℃の結晶化温度を有し、その中に設けられるドーパントの種類及び量に応じて、それは５３０℃付近まで低下し得る。絶縁体材料４２は、任意の適切な既存の又は未開発の方法で堆積され得る。一例は、５ｍＴｏｒｒから１０ｍＴｏｒｒの圧力、少なくとも１７５℃のチャック温度、及び４０から３０００ｓｃｃｍの適切な（複数の）前駆体の流量での誘導結合プラズマ反応器におけるＰＥＣＶＤである。
いずれにせよ、隣接する絶縁体材料４２を有するアモルファスチャネル材料３６は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。方法の実施形態によれば、そのようなことは、第２の絶縁材料４６（図８には不図示）のいずれかの存在下又は不存在下で生じ得、又は生じ得ない。しかしながら、一実施形態では、絶縁材料（例えば、第２の絶縁材料４６）は、アモルファスチャネル材料３６の側面３７に直接接触して形成される。いずれにせよ、一実施形態では、アモルファスチャネル材料は、元素形態のシリコンを含み、第１の絶縁材料はＳｉＯ２を含み、元素形態のシリコンとＳｉＯ２の界面は、結晶化の前後で、１ｅＶあたり１０９から１０１３トラップ／ｃｍ２の界面トラップの密度を有し、一実施形態では、１ｅＶあたり１０９から１０１１トラップ／ｃｍ２を有する。
図９を参照すると、一実施形態では、第２の絶縁材料４６の中空管４１は、絶縁体／第１の絶縁材料４２の中空管３９の半径方向内側面４４に隣接して形成されている。一実施形態では、第２の絶縁材料４６の全てが、アモルファスチャネル材料３６を結晶チャネル材料３６に変換する前に形成される。代替の一実施形態では、第２の絶縁材料４６の全てが、アモルファスチャネル材料３６を結晶チャネル材料３６に変換した後に形成される。別の代替の一実施形態では、第２の絶縁材料４６の少なくとも一部が、アモルファスチャネル材料３６を結晶チャネル材料３６に変換する間に形成される。例えば、図１に示すように、構造の中心を固体誘電性材料５０で満たすために、後続の処理が行われ得る。
本発明による方法は、図１－３に示されるもの以外の構造を形成するために使用され得、水平構造を含むがこれに限定されない。例えば、今説明した方法は、トランジスタが高さ方向に伸びているか、水平であるか、又は他の向きであるかにかかわらず、トランジスタのチャネル領域を形成する際に使用され得る。
一実施形態では、アモルファスチャネル材料は基板上に形成され、アモルファスチャネル材料は第１及び第２の対向する側面を有する。絶縁体材料は、それ以上でアモルファスチャネル材料が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料の第２の側面に隣接して形成される（例えば、第２の側面が露出されていない場合はイオン注入を含み、第２の側面が露出されている場合は堆積によって）。隣接する絶縁体材料を有するアモルファスチャネル材料は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
一実施形態では、第１の絶縁材料は、それ以上でアモルファスチャネル材料が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料の第２の側面に隣接して形成される。第１の絶縁材料は、第１及び第２の対向する側面を有する。第１の絶縁材料の第１の側面は、アモルファスチャネル材料の第２の側面に隣接する。第１のチャネル材料とは異なる組成の第２のチャネル材料は、第１の絶縁材料の第２の側面に隣接して形成される。隣接する第１の絶縁材料を有するアモルファスチャネル材料は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。他の実施形態に関して本明細書に示され及び／又は説明されたような任意の他の（複数の）属性又は（複数の）態様が使用され得る。
本発明の方法の実施形態は、メモリセルの高さ方向に延びるストリングにおける改善されたストリング電流、プログラム可能な電荷蓄積トランジスタにおける改善されたチャネルトンネリング、結晶化前のアモルファスチャネル材料のバックサイドのパッシベーション、及び直接接触する絶縁体材料とのチャネルのバックサイドの界面トラップ密度低下、の１つ以上をもたらし得る。
本文書では、特に断りのない限り、「高さ方向（ｅｌｅｖａｔｉｏｎａｌ）」、「より高い（ｈｉｇｈｅｒ）」、「上部（ｕｐｐｅｒ）」、「下部（ｌｏｗｅｒ）」、「頂部（ｔｏｐ）」、「の上（ａｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「上方（ａｂｏｖｅ）」、「下方（ｂｅｌｏｗ）」、「の下（ｕｎｄｅｒ）」、「下に（ｂｅｎｅａｔｈ）」、「上（ｕｐ）」、及び「下（ｄｏｗｎ）」は、一般に垂直方向を基準にする。「水平（ｈｏｒｉｚｏｎｔａｌ）」は、主基板表面に沿った一般的な方向（即ち、１０度以内）を指し、製造中に基板が処理される基準になり得、垂直は、一般的にそれに垂直な方向である。「正確に水平（ｅｘａｃｔｌｙ ｈｏｒｉｚｏｎｔａｌ）」への言及は、主基板表面に沿った方向（即ち、そこから角度がない）であり、製造中に基板が処理される基準になり得る。さらに、本明細書で使用される「垂直（ｖｅｒｔｉｃａｌ）」及び「水平（ｈｏｒｉｚｏｎｔａｌ）」は、一般に、互いに対して垂直な方向であり、三次元空間における基板の向きとは無関係である。加えて、「高さ方向に延びる（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）」及び「高さ方向に延びる（ｅｘｔｅｎｄ（ｉｎｇ）ｅｌｅｖａｔｉｏｎａｌｌｙ）」は、正確に水平から少なくとも４５°離れた角度の方向をさす。さらに、電界効果トランジスタに関する「高さ方向に延びる（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）」及び「高さ方向に延びる（ｅｘｔｅｎｄ（ｉｎｇ）ｅｌｅｖａｔｉｏｎａｌｌｙ）」は、動作時においてソース／ドレイン領域間を電流が流れるトランジスタのチャネル長の向きを基準にする。バイポーラ接合トランジスタの場合、「高さ方向に延びる（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）」及び「高さ方向に延びる（ｅｘｔｅｎｄ（ｉｎｇ）ｅｌｅｖａｔｉｏｎａｌｌｙ）」は、動作時においてエミッタとコレクタの間を電流が流れるベース長の向きを基準にする。
さらに、「真上（ｄｉｒｅｃｔｌｙ ａｂｏｖｅ）」及び「真下（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」は、２つの指定された領域／材料／コンポーネントの互いに対する少なくともいくらかの横方向の重なり（即ち、水平に）を必要とする。また、「真（ｄｉｒｅｃｔｌｙ）」が前にない「上（ａｂｏｖｅ）」の使用は、他の上方にある、指定された領域／材料／コンポーネントの一部が、他の高さ方向外側になることだけを必要とする（即ち、２つの指定された領域／材料／コンポーネントの任意の横方向の重なりがあるかどうかに関係なく）。同様に、「真（ｄｉｒｅｃｔｌｙ）」が前にない「下（ｕｎｄｅｒ）」の使用は、他の下方にある、指定された領域／材料／コンポーネントの一部が、他の高さ方向内側にあることだけを必要とする（即ち、２つの指定された領域／材料／コンポーネントの任意の横方向の重なりがあるかどうかに関係なく）。
本明細書に説明される材料、領域、及び構造のいずれかは、均質又は不均質であり得、いずれにせよ、それが上にある任意の材料にわたって連続的又は不連続的であり得る。さらに、特に明記しない限り、各材料は、原子層堆積、化学気相堆積、物理気相堆積、エピタキシャル成長、拡散ドーピング、及びイオン注入が例である、任意の適切な又は未開発の技術を使用して形成され得る。
加えて、「厚さ（ｔｈｉｃｋｎｅｓｓ）」自体（先行する形容詞がない）は、異なる組成の直接隣接する材料又は直接隣接する領域の最も近い表面から垂直に、所定の材料又は領域を通る平均直線距離として定義される。加えて、本明細書に説明される様々な材料又は領域は、実質的に一定の厚さ又は可変の厚さであり得る。厚さが変化する場合、特に断りのない限り、厚さは平均厚さを指し、そのような材料又は領域は、厚さが変化するために、幾つかの最小厚さ及び幾つかの最大厚さを有する。本明細書で使用されるように、「異なる組成（ｄｉｆｆｅｒｅｎｔ ｃｏｍｐｏｓｉｔｉｏｎ）」は、互いに直接接触し得る２つの指定された材料又は領域のそれらの部分が、例えばそのような材料又は領域が均質でない場合に、化学的及び／又は物理的に異なることのみを必要とする。２つの指定された材料又は領域が互いに直接接触しない場合、「異なる組成（ｄｉｆｆｅｒｅｎｔ ｃｏｍｐｏｓｉｔｉｏｎ）」は、互いに最も近い２つの指定された材料又は領域のそれらの部分が、そのような材料又は領域が均質でない場合に、化学的及び／又は物理的に異なることのみを必要とする。本文書では、指定された材料、領域、又は構造が互いに相対的に少なくとも幾らか物理的に触れ合う接触がある場合に、材料、領域、又は構造が、別の材料、領域、又は構造に「直接接触（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）」する。対照的に、「直接（ｄｉｒｅｃｔｌｙ）」が前にない「上（ｏｖｅｒ）」、「上（ｏｎ）」、「隣接（ａｄｊａｃｅｎｔ）」、「沿って（ａｌｏｎｇ）」、及び「接触（ａｇａｉｎｓｔ）」は、介在する（複数の）材料、（複数の）領域、又は（複数の）構造によって、互いに相対的に、指定された材料、領域、又は構造が物理的に触れ合う接触がない構造と同様に、「直接接触（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）」を包含する。
ここで、領域－材料－コンポーネントは、通常の動作で電流が一方から他方へ連続的に流れることができるならば、互いに相対的に「電気的に結合（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｕｐｌｅｄ）」され、亜原子の正電荷及び／又は負電荷が十分に生成された場合に、その移動によって主にそうなる。別の電子コンポーネントは、領域－材料－コンポーネントの間に電気的に結合され得る。対照的に、領域－材料－コンポーネントが「直接電気的に結合（ｄｉｒｅｃｔｌｙ ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｕｐｌｅｄ）」されると呼ばれる場合、直接電気的に結合された領域－材料－コンポーネントの間に介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、トランスデューサ、スイッチ、ヒューズ等）はない。
加えて、「金属材料（ｍｅｔａｌ ｍａｔｅｒｉａｌ）」は、元素金属、２つ以上の元素金属の混合物又は合金、及び任意の導電性金属化合物の任意の１つ又は組み合わせである。
＜結論＞
幾つかの実施形態では、トランジスタは、第１及び第２の対向する側面を有するチャネル材料を含む。ゲートはチャネル材料の第１の側面上にあり、ゲート絶縁体はゲートとチャネル材料の間にある。第１の絶縁材料は、第１及び第２の対向する側面を有し、第１の側面は、チャネル材料の第２の側面に隣接している。第１の絶縁材料とは異なる組成の第２の絶縁材料は、第１の絶縁材料の第２の側面に隣接する。第２の絶縁材料は、（ａ）、（ｂ）、及び（ｃ）の少なくとも１つを有し、ここで、（ａ）：第１の材料よりも低い酸素拡散率、（ｂ）：正味の正電荷、及び（ｃ）：第１の材料の少なくとも２倍以上の剪断強度、である。幾つかの実施形態では、メモリセルの高さ方向に延びるストリングのアレイは、そのようなトランジスタを含む。
幾つかの実施形態では、トランジスタは、第１及び第２の対向する側面を有するチャネル材料を含む。ゲートはチャネル材料の第１の側面上にあり、ゲート絶縁体はゲートとチャネル材料との間にある。第１の絶縁材料は、第１及び第２の対向する側面を有し、第１の側面は、チャネル材料の第２の側面に隣接している。第１の絶縁材料は、ＳｉｘＯｙ（ｘ及びｙは、それぞれ０より大きい）、ＳｉｘＯｙＮｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、Ａｌ３Ｏ４、ＺｒＯ２、ＨｆＯ２、Ｐｒ２Ｏ３、及びＴａ２Ｏ５の少なくとも１つを含む。第１の絶縁材料とは異なる組成の第２の絶縁材料は、第１の絶縁材料の第２の側面に隣接する。第２の絶縁材料は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＮ、ＨｆＯｘＮｙ（ｘ及びｙは、それぞれ０より大きい）、ＨｆＹｘＯｙ（ｘ及びｙは、それぞれ０より大きい）、ＢＮ、ＡｌＮ、ＳｉＣ、ダイヤモンド、ダイヤモンドライクカーボン、ＳｉｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆＯｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆＹｘＯｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＢＮｘＨｙ（ｘ及びｙは、それぞれ０より大きい）、及びＡｌＮｘＨｙ（ｘ及びｙは、それぞれ０より大きい）の少なくとも１つを含む。幾つかの実施形態では、メモリセルの高さ方向に延びるストリングのアレイは、そのようなトランジスタを含む。
幾つかの実施形態では、トランジスタのチャネル領域を形成する方法は、基板上にアモルファスチャネル材料を形成することを含む。アモルファスチャネル材料は、第１及び第２の対向する側面を有する。絶縁体材料は、それ以上でアモルファスチャネル材料が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料の第２の側面に隣接して形成される。隣接する絶縁体材料を有するアモルファスチャネル材料は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。
幾つかの実施形態では、トランジスタのチャネル領域を形成する方法は、基板上にアモルファスチャネル材料を形成することを含む。アモルファスチャネル材料は、第１及び第２の対向する側面を有する。第１の絶縁材料は、それ以上でアモルファスチャネル材料が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料の第２の側面に隣接して形成される。第１の絶縁材料は、第１及び第２の対向する側面を有する。第１の絶縁材料の第１の側面は、アモルファスチャネル材料の第２の側面に隣接する。第１の絶縁材料とは異なる組成の第２の絶縁材料が、第１の絶縁材料の第２の側面に隣接して形成される。隣接する第１の絶縁材料を有するアモルファスチャネル材料は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。
幾つかの実施形態では、メモリアレイを形成する際に使用される方法は、異なる組成の材料の交互の層を含む垂直スタックを含むアセンブリを形成することを含む。異なる組成の材料の１つであって交互の層の対応する１つは、絶縁性である。アセンブリは、スタックを通って高さ方向に延びるアモルファスチャネル材料の中空管を含む。絶縁体材料の中空管は、それ以上でアモルファスチャネル材料が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料の中空管の半径方向内側面に隣接して形成される。隣接する絶縁体材料を有するアモルファスチャネル材料は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。
幾つかの実施形態では、メモリアレイを形成する際に使用される方法は、異なる組成の材料の交互の層を含む垂直スタックを含むアセンブリを形成することを含む。異なる組成の材料の１つであって交互の層の対応する１つは、絶縁性である。アセンブリは、スタックを通って高さ方向に延びるアモルファスチャネル材料の中空管を含む。第１の絶縁材料の中空管が、それ以上でアモルファスチャネル材料が結晶になる結晶化温度よりも低い温度で、アモルファスチャネル材料の中空管の半径方向内側面に隣接して形成される。第２の絶縁材料の中空管は、第１の絶縁材料の中空管の半径方向内側面に隣接して形成される。隣接する第１の絶縁材料を有するアモルファスチャネル材料は、アモルファスチャネル材料を結晶チャネル材料に変換するために、結晶化温度以上の温度にさらされる。

Claims (10)

  1. トランジスタのチャネル領域を形成する方法であって、
    対向する第１及び第２の側面を有するアモルファスチャネル材料を基板上に形成することと、
    結晶化温度未満で、前記アモルファスチャネル材料の前記第２の側面に隣接して第１の絶縁材料を形成することであって、前記結晶化温度以上で前記アモルファスチャネル材料が結晶になり、前記第１の絶縁材料は、対向する第１及び第２の側面を有し、前記第１の絶縁材料の前記第１の側面が、前記アモルファスチャネル材料の前記第２の側面に隣接する、ことと、
    前記第１の絶縁材料とは異なる組成の第２の絶縁材料を、前記第１の絶縁材料の前記第２の側面に隣接して形成することと、
    前記第１の絶縁材料を隣接させた前記アモルファスチャネル材料を前記結晶化温度以上の温度にさらして、前記アモルファスチャネル材料を結晶チャネル材料に変換することと、
    前記アモルファスチャネル材料の前記結晶チャネル材料への変換中に、前記第２の絶縁材料の少なくとも一部分を形成することと、
    を含む方法。
  2. 前記第１の絶縁材料は、Ａｌ３Ｏ４、ＺｒＯ２、ＨｆＯ２、Ｐｒ２Ｏ３、及びＴａ２Ｏ５のうちの少なくとも一種を含む、請求項１に記載の方法。
  3. 前記アモルファスチャネル材料は、中空管として形成される、請求項１に記載の方法。
  4. 前記第１の絶縁材料は、前記アモルファスチャネル材料の前記中空管の内側に、中空管として形成される、請求項３に記載の方法。
  5. 前記中空管は、高さ方向に延びる、請求項３に記載の方法。
  6. 前記中空管は、垂直又は垂直から１０°以内である、請求項５に記載の方法。
  7. 前記第２の絶縁材料は、下記（ａ）、（ｂ）、及び（ｃ）のうちの少なくとも１つを有し、ここで、
    （ａ）：前記第１の絶縁材料よりも低い酸素拡散率、
    （ｂ）：正味の正電荷、
    （ｃ）：前記第１の絶縁材料の少なくとも２倍以上の剪断強度、
    である、請求項１に記載の方法。
  8. 前記第２の絶縁材料は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＮ、ＨｆＯｘＮｙ（ｘ及びｙは、それぞれ０より大きい）、ＨｆＹｘＯｙ（ｘ及びｙは、それぞれ０より大きい）、ＢＮ、ＡｌＮ、ＳｉＣ、ダイヤモンド、ダイヤモンドライクカーボン、ＳｉｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆＯｘＮｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＨｆＹｘＯｙＨｚ（ｘ、ｙ、及びｚは、それぞれ０より大きい）、ＢＮｘＨｙ（ｘ及びｙは、それぞれ０より大きい）、及びＡｌＮｘＨｙ（ｘ及びｙは、それぞれ０より大きい）のうちの少なくとも一種を含む、請求項１に記載の方法。
  9. 前記アモルファスチャネル材料の前記結晶チャネル材料への変換中に前記第２の絶縁材料の少なくとも一部分を形成することは、前記第２の絶縁材料の一部分のみを形成する、請求項１に記載の方法。
  10. 前記アモルファスチャネル材料の前記結晶チャネル材料への変換中に前記第２の絶縁材料の少なくとも一部分を形成することは、前記第２の絶縁材料の全部を形成する、請求項１に記載の方法。
JP2020573573A 2017-12-27 2018-12-13 トランジスタのチャネル領域を形成する方法、及びメモリアレイを形成する際に使用される方法 Active JP7113923B2 (ja)

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