KR102409301B1 - electronic device - Google Patents

electronic device Download PDF

Info

Publication number
KR102409301B1
KR102409301B1 KR1020217006568A KR20217006568A KR102409301B1 KR 102409301 B1 KR102409301 B1 KR 102409301B1 KR 1020217006568 A KR1020217006568 A KR 1020217006568A KR 20217006568 A KR20217006568 A KR 20217006568A KR 102409301 B1 KR102409301 B1 KR 102409301B1
Authority
KR
South Korea
Prior art keywords
line
vertical
shielding
signal line
substrate
Prior art date
Application number
KR1020217006568A
Other languages
Korean (ko)
Other versions
KR20210038670A (en
Inventor
유에훙 충
민체 리
솅옌 쳉
핑웬 첸
지아홍 왕
티퀘이 유
얄링 수
첸시엔 리아오
Original Assignee
에이유 오프트로닉스 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이유 오프트로닉스 코퍼레이션 filed Critical 에이유 오프트로닉스 코퍼레이션
Publication of KR20210038670A publication Critical patent/KR20210038670A/en
Application granted granted Critical
Publication of KR102409301B1 publication Critical patent/KR102409301B1/en

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09FDISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0404Matrix technologies
    • G09G2300/0408Integration of the drivers onto the display substrate
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0421Structural details of the set of electrodes
    • G09G2300/0426Layout of electrodes and connections
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0439Pixel structures
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0281Arrangement of scan or data electrode driver circuits at the periphery of a panel not inherent to a split matrix structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 기판, 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 세로 라인 및 제 1 차폐 세로 라인을 포함한다. 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 세로 라인 및 제 1 차폐 세로 라인은 모두 기판 상에 배치된다. 제 1 세로방향 신호 라인과 제 2 세로방향 신호 라인은 가로방향 신호 라인과 서로 교차한다. 제 2 세로방향 신호 라인은 가로방향 신호 라인 중의 하나에 연결된다. 기판에서의 제 1 차폐 세로 라인의 수직 투영은 기판에서의 제 1 세로방향 신호 라인의 수직 투영과 기판에서의 제 2 세로방향 신호 라인의 수직 투영 사이에 위치한다.The present invention comprises a substrate, a transverse signal line, a first longitudinal signal line, a second longitudinal longitudinal line, and a first shielding longitudinal line. The transverse signal line, the first longitudinal signal line, the second longitudinal longitudinal line, and the first shielding longitudinal line are all disposed on the substrate. The first longitudinal signal line and the second longitudinal signal line cross each other with the transverse signal line. A second longitudinal signal line is connected to one of the transverse signal lines. The vertical projection of the first shielding longitudinal line on the substrate is located between the vertical projection of the first longitudinal signal line on the substrate and the vertical projection of the second longitudinal signal line on the substrate.

Figure R1020217006568
Figure R1020217006568

Description

전자 장치electronic device

본 발명은 전자 장치에 관한 것이다.The present invention relates to an electronic device.

전자 제품이 보급화됨에 따라 각종 전자 장치에서의 라인 레이아웃이 갈수록 복잡해지고 있다. 따라서 서로 인접하는 많은 라인은 서로 다른 유형의 신호를 전송하는데 사용될 수 있다. 그러나 서로 서로 인접하는 라인 사이의 체결 작용은 종종 신호 전송 품질에 영향을 미치므로 최종적으로 나타내는 기능이 기대를 충족하지 못하게 된다. 따라서 라인 레이아웃 계획은 종종 전자 제품 설계에서 중요한 포인트 중의 하나이다.As electronic products become popular, line layouts in various electronic devices are becoming increasingly complex. Thus, many lines adjacent to each other can be used to transmit different types of signals. However, the fastening action between lines adjacent to each other often affects the signal transmission quality, so that the final function does not meet expectations. Therefore, line layout planning is often one of the important points in electronic product design.

본 발명은 라인 간의 결합을 감소시켜 개선된 품질을 제공할 수 있도록 설계된 전자 장치를 제공한다.SUMMARY OF THE INVENTION The present invention provides an electronic device designed to provide improved quality by reducing coupling between lines.

본 발명의 전자 장치는, 기판, 복수의 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 신호 라인 및 제 1 차폐 세로 라인을 포함한다. 복수의 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 신호 라인 및 제 1 차폐 세로 라인은 모두 기판 상에 배치된다. 제 1 세로방향 신호 라인은 가로방향 신호 라인과 서로 교차한다. 제 2 세로방향 신호 라인은 가로방향 신호 라인과 서로 교차하고, 제 2 세로방향 신호 라인은 복수의 가로방향 신호 라인 중의 하나에 연결된다. 기판에서의 제 1 차폐 세로 라인의 수직 투영은 기판에서의 제 1 세로방향 신호 라인의 수직 투영과 기판에서의 제 2 세로방향 신호 라인의 수직 투영 사이에 위치한다.An electronic device of the present invention includes a substrate, a plurality of transverse signal lines, a first longitudinal signal line, a second longitudinal signal line, and a first shielding longitudinal line. The plurality of transverse signal lines, the first longitudinal signal line, the second longitudinal signal line and the first shielding longitudinal line are all disposed on the substrate. The first longitudinal signal line crosses each other with the transverse signal line. The second longitudinal signal line crosses each other with the transverse signal line, and the second longitudinal signal line is connected to one of the plurality of transverse signal lines. The vertical projection of the first shielding longitudinal line on the substrate is located between the vertical projection of the first longitudinal signal line on the substrate and the vertical projection of the second longitudinal signal line on the substrate.

본 발명의 일 실시예에서, 상술한 전자 장치는, 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 복수의 픽셀 구조 중의 하나는 서로 인접하는 2개의 가로방향 신호 라인과 제 2 세로방향 신호 라인에 의해 둘러싸여 있고 픽셀 전극을 포함한다. 픽셀 전극은 기판에 수직하는 방향으로 제 1 세로방향 신호 라인 또는 제 2 세로방향 신호 라인과 중첩된다.In an embodiment of the present invention, the above-described electronic device further includes a plurality of pixel structures disposed on a substrate. One of the plurality of pixel structures is surrounded by two lateral signal lines and a second longitudinal signal line adjacent to each other and includes a pixel electrode. The pixel electrode overlaps the first longitudinal signal line or the second longitudinal signal line in a direction perpendicular to the substrate.

본 발명의 일 실시예에서, 상술한 픽셀 전극은 제 1 차폐 세로 라인과 중첩된다.In one embodiment of the present invention, the pixel electrode described above overlaps the first shielding vertical line.

본 발명의 일 실시예에서, 상술한 픽셀 전극은 제 2 세로방향 신호 라인을 가로지르고, 픽셀 전극은 중앙 트렁크부를 가지며, 제 2 세로방향 신호 라인은 중앙 트렁크부와 중첩된다.In one embodiment of the present invention, the above-described pixel electrode crosses the second longitudinal signal line, the pixel electrode has a central trunk portion, and the second longitudinal signal line overlaps the central trunk portion.

본 발명의 일 실시예에서, 상술한 제 1 차폐 세로 라인은 투명 배선이다.In one embodiment of the present invention, the first shielding vertical line described above is a transparent wiring.

본 발명의 일 실시예에서, 상술한 전자 장치는 공통 전극 라인을 더 포함한다. 공통 전극 라인은 기판 상에 배치된다. 공통 전극 라인은 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치한다.In one embodiment of the present invention, the above-described electronic device further includes a common electrode line. The common electrode line is disposed on the substrate. The common electrode line is positioned between adjacent two of the plurality of transverse signal lines.

본 발명의 일 실시예에서, 상술한 공통 전극 라인은 제 1 세로방향 신호 라인 및 제 2 세로방향 신호 라인과 서로 교차한다.In one embodiment of the present invention, the above-described common electrode line crosses each other with the first vertical signal line and the second vertical signal line.

본 발명의 일 실시예에서, 상술한 제 1 차폐 세로 라인과 공통 전극 라인은 서로 직접 적층된다.In an embodiment of the present invention, the first shielding vertical line and the common electrode line are directly stacked on each other.

본 발명의 일 실시예에서, 상술한 전자 장치는 적어도 하나의 절연층 및 절연층을 관통하는 전도성 구조를 더 포함한다. 절연층은 제 1 차폐 세로 라인과 공통 전극 라인 사이에 배치되고, 전도성 구조는 제 1 차폐 세로 라인과 공통 전극 라인을 전기적으로 연결한다.In one embodiment of the present invention, the above-described electronic device further includes at least one insulating layer and a conductive structure penetrating the insulating layer. The insulating layer is disposed between the first shielding vertical line and the common electrode line, and the conductive structure electrically connects the first shielding vertical line and the common electrode line.

본 발명의 일 실시예에서, 상술한 전자 장치는 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 픽셀 구조 중의 하나는 복수의 가로방향 신호 라인 중 서로 인접하는 2개 사이에 위치하며 픽셀 전극을 포함한다. 제 1 차폐 세로 라인의 필름층은 공통 전극 라인의 필름층과 픽셀 전극의 필름층 사이에 위치한다.In one embodiment of the present invention, the above-described electronic device further includes a plurality of pixel structures disposed on the substrate. One of the pixel structures is positioned between adjacent two of the plurality of transverse signal lines and includes a pixel electrode. The film layer of the first shielding vertical line is positioned between the film layer of the common electrode line and the film layer of the pixel electrode.

본 발명의 일 실시예에서, 상술한 전자 장치는 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 픽셀 구조 중의 하나는 복수의 가로방향 신호 라인 중 서로 인접하는 2개 사이에 위치하며 픽셀 전극을 포함한다. 공통 전극 라인의 필름층은 제 1 차폐 세로 라인의 필름층과 픽셀 전극의 필름층 사이에 위치한다.In one embodiment of the present invention, the above-described electronic device further includes a plurality of pixel structures disposed on the substrate. One of the pixel structures is positioned between adjacent two of the plurality of transverse signal lines and includes a pixel electrode. The film layer of the common electrode line is positioned between the film layer of the first shielding vertical line and the film layer of the pixel electrode.

본 발명의 일 실시예에서, 상술한 공통 전극 라인은 제 1 라인과 제 2 라인을 포함한다. 제 1 차폐 세로 라인은 제 1 라인, 제 2 라인 또는 이 두 라인과 중첩된다.In one embodiment of the present invention, the above-described common electrode line includes a first line and a second line. The first shielding vertical line overlaps the first line, the second line, or both.

본 발명의 일 실시예에서, 상술한 전자 장치는 제 2 차폐 세로 라인을 더 포함한다. 제 1 세로방향 신호 라인은 제 1 차폐 세로 라인과 제 2 차폐 세로 라인에 위치하며 픽셀 전극 사이에 위치한다.In an embodiment of the present invention, the above-described electronic device further includes a second shielding vertical line. The first longitudinal signal line is positioned on the first shielding vertical line and the second shielding vertical line and positioned between the pixel electrodes.

본 발명의 일 실시예에서, 상술한 전자 장치는 제 3 차폐 세로 라인을 더 포함한다. 제 3 차폐 세로 라인은 제 1 세로방향 신호 라인과 제 2 차폐 세로 라인 사이에 위치한다.In an embodiment of the present invention, the above-described electronic device further includes a third shielding vertical line. The third shielding vertical line is located between the first vertical signal line and the second shielding vertical line.

본 발명의 일 실시예에서, 상술한 전자 장치는 제 4 세로방향 신호 라인을 더 포함한다. 기판에서의 제 1 세로방향 신호 라인과 제 3 세로방향 신호 라인의 수직 투영은 기판에서의 제 2 세로방향 신호 라인의 수직 투영과 기판에서의 제 4 세로방향 신호 라인의 수직 투영 사이에 위치한다.In an embodiment of the present invention, the above-described electronic device further includes a fourth vertical signal line. The vertical projection of the first longitudinal signal line and the third longitudinal signal line on the substrate is located between the vertical projection of the second longitudinal signal line on the substrate and the vertical projection of the fourth longitudinal signal line on the substrate.

본 발명의 일 실시예에서, 상술한 전자 장치는 차폐 전극을 더 포함한다. 차폐 전극은 제 1 차폐 세로 라인에 연결된다.In an embodiment of the present invention, the above-described electronic device further includes a shielding electrode. The shielding electrode is connected to the first shielding longitudinal line.

본 발명의 일 실시예에서, 상술한 제 1 차폐 세로 라인은 복수의 가로방향 신호 라인 중 서로 인접하는 두 신호 라인 사이에 완전히 위치한다.In one embodiment of the present invention, the above-described first shielding vertical line is completely positioned between two adjacent signal lines among a plurality of horizontal signal lines.

본 발명의 일 실시예에서, 상술한 전자 장치는 상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 픽셀 구조 중의 하나는 픽셀 전극을 포함한다. 기판에서의 제 1 차폐 세로 라인의 수직 투영은 기판에서의 픽셀 전극의 수직 투영 밖에 위치한다.In an embodiment of the present invention, the above-described electronic device further includes a plurality of pixel structures disposed on the substrate. One of the pixel structures includes a pixel electrode. The vertical projection of the first shielding vertical line on the substrate is outside the vertical projection of the pixel electrode on the substrate.

본 발명의 일 실시예에서, 상술한 전자 장치는 복수의 픽셀 구조 및 제 3 세로방향 신호 라인을 더 포함한다. 복수의 픽셀 구조 어레이는 기판 상에 배치된다. 제 2 세로방향 신호 라인은 제 3 세로방향 신호 라인과 제 1 세로방향 신호 라인 사이에 위치하고, 제 1 세로방향 신호 라인, 제 2 세로방향 신호 라인 및 제 3 세로방향 신호 라인은 복수의 픽셀 구조의 서로 인접하는 두 행 사이에 위치한다. In an embodiment of the present invention, the above-described electronic device further includes a plurality of pixel structures and a third vertical signal line. An array of a plurality of pixel structures is disposed on a substrate. The second vertical signal line is located between the third vertical signal line and the first vertical signal line, and the first vertical signal line, the second vertical signal line and the third vertical signal line are formed of a plurality of pixel structures. It is located between two adjacent rows.

본 발명의 일 실시예에서, 상술한 전자 장치는 기판 상에 배치된 제 2 차폐 세로 라인을 더 포함한다. 기판에서의 제 2 차폐 세로 라인의 수직 투영은 기판에서의 제 2 세로방향 신호 라인의 수직 투영과 기판에서의 제 3 세로방향 신호 라인의 수직 투영 사이에 위치한다.In one embodiment of the present invention, the above-described electronic device further includes a second shielding vertical line disposed on the substrate. The vertical projection of the second shielding longitudinal line on the substrate is located between the vertical projection of the second longitudinal signal line on the substrate and the vertical projection of the third longitudinal signal line on the substrate.

상술한 바에 의하면, 본 발명의 실시예에 따른 전자 장치에 있어서, 서로 다른 신호를 전송하는 인접하는 라인 사이에 차폐 배선을 설치함으로써 라인 간의 결합으로 인한 악영향을 감소시킨다. 또한, 일부 실시예에서, 차폐 배선은 투명 배선일 수 있다. 따라서, 전자 장치를 사용하여 화면을 표시하는 경우 표시 개구율이 차폐 배선의 영향을 받아 축소되지 않을 수 있다.As described above, in the electronic device according to an embodiment of the present invention, by installing a shielding wiring between adjacent lines for transmitting different signals, adverse effects due to coupling between lines are reduced. Also, in some embodiments, the shielding wiring may be a transparent wiring. Therefore, when the screen is displayed using the electronic device, the display aperture ratio may not be reduced due to the influence of the shielding wiring.

도 1은 전자 장치의 개략적인 부분 평면도이다.
도 2는 본 개시 내용의 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 3은 도 2의 전자 장치에서 A-A선에 따른 단면의 실시예를 나타내는 도면이다.
도 4는 도 2의 전자 장치에서 A-A선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 5 내지 도 10은 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다.
도 11은 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 12는 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 13 내지 도 19는 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다.
도 20은 도 19의 전자 장치의 C-C선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 21은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 22는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 23은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 24는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 25는 도 19의 전자 장치의 D-D선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시한다.
도 26은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다.
도 27은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다.
도 28은 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 29는 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 30은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 31은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 32는 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 일 실시예를 개략적으로 도시한다.
도 33은 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 다른 실시예를 개략적으로 도시한다.
도 34 내지 도 36은 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 37은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 일 실시예를 개략적으로 도시한다.
도 38은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 39는 전자 장치(300)의 단면 구조의 다른 실시예를 개략적으로 도시한다.
1 is a schematic partial plan view of an electronic device;
2 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure;
3 is a diagram illustrating an embodiment of a cross-section taken along line AA in the electronic device of FIG. 2 .
FIG. 4 is a diagram illustrating another embodiment of a cross-section taken along line AA in the electronic device of FIG. 2 .
5 to 10 are each a partial schematic diagram of an electronic device according to an embodiment of the present disclosure;
11 is a diagram illustrating another embodiment of a cross-section taken along line BB in the electronic device of FIG. 2 .
12 is a view illustrating another embodiment of a cross-section taken along line BB in the electronic device of FIG. 2 .
13 to 19 are each a partial schematic diagram of an electronic device according to an embodiment of the present disclosure.
20 schematically illustrates an embodiment of a cross-sectional structure taken along line CC of the electronic device of FIG. 19 .
21 schematically illustrates an embodiment of a cross-sectional structure taken along line DD of the electronic device of FIG. 19 .
22 schematically illustrates another embodiment of a cross-sectional structure taken along line CC of the electronic device of FIG. 19 .
23 schematically illustrates another embodiment of a cross-sectional structure taken along line DD of the electronic device of FIG. 19 .
24 schematically illustrates another embodiment of a cross-sectional structure taken along line CC of the electronic device of FIG. 19 .
25 schematically illustrates another embodiment of a cross-sectional structure taken along line DD of the electronic device of FIG. 19 .
26 is a plan view illustrating an electronic device according to an embodiment of the present disclosure;
27 is a plan view illustrating an electronic device according to an embodiment of the present disclosure;
28 schematically illustrates an embodiment of a cross-sectional structure taken along line EE of the electronic device of FIG. 27 .
29 schematically illustrates an embodiment of a cross-sectional structure taken along line EE of the electronic device of FIG. 27 .
30 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure;
31 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure;
FIG. 32 schematically illustrates an embodiment of a cross-section of a position where the first shielding vertical line 250A is located in the electronic device 200A of FIG. 31 .
FIG. 33 schematically shows another embodiment of a cross-section of a position where the first shielding vertical line 250A is located in the electronic device 200A of FIG. 31 .
34 to 36 are schematic partial plan views of an electronic device according to an embodiment of the present disclosure, respectively.
37 schematically illustrates an embodiment of a cross-sectional structure in which the first shielding vertical line 350A is positioned in the electronic device 300 .
38 schematically illustrates another embodiment of a cross-sectional structure in which the first shielding vertical line 350A is positioned in the electronic device 300 .
39 schematically shows another embodiment of a cross-sectional structure of an electronic device 300 .

이하, 도면 및 구체적 실시예를 결합하여 본 발명에 대해 상세하게 설명하나, 이는 본 발명을 한정하는 것은 아니다.Hereinafter, the present invention will be described in detail in conjunction with the drawings and specific examples, but it is not intended to limit the present invention.

도 1은 전자 장치의 개략적인 부분 평면도이다. 도 1에서, 전자 장치(100`)는, 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130) 및 복수의 픽셀 구조(140)를 포함한다. 픽셀 구조(140)는 어레이 배열 방식으로 기판(110)에 배치된다. 즉, 픽셀 구조(140)는 제 1 방향(D1) 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)을 따라 어레이 배열을 나타내며, 그 중, 제 1 방향(D1)은 가로 방향으로 이해할 수 있고, 제 2 방향(D2)은 세로 방향으로 이해할 수 있다. 따라서, 이하의 실시예에서 설명되는 가로 방향 및 세로 방향은 각각 도 1에서 제 1 방향(D1) 및 제 2 방향(D2)으로 볼 수 있다. 각 픽셀 구조(140)는 복수의 가로방향 신호 라인(120) 중의 하나에 연결된다. 또한, 복수의 세로방향 신호 라인(130)은 픽셀 구조(140)에 직접 연결되는 세로방향 신호 라인(DL)과 픽셀 구조(140)에 직접 연결되지 않은 세로방향 신호 라인(VL)으로 구분될 수 있다. 제 2 방향(D2)을 따라 일렬로 배열된 픽셀 구조(140)는 2개의 세로방향 신호 라인(DL) 사이에 끼워지며, 각 픽셀 구조(140)는 세로방향 신호 라인(DL) 중의 하나에 연결된다. 일부 실시예에서, 제 2 방향(D2)을 따라 동일한 열에 배열된 서로 다른 픽셀 구조(140)는 각각 제 1 측에 위치한 세로방향 신호 라인(DL) 및 반대측인 제 2 측에 위치한 세로방향 신호 라인(DL)에 연결될 수 있다. 각 세로방향 신호 라인(VL)은 픽셀 구조(140)의 두 열 사이 및 2개의 세로방향 신호 라인(DL) 사이에 개재된다. 일부 실시예에서, 세로방향 신호 라인(VL)은 대응하는 전도성 구조(VIA)를 통해 가로방향 신호 라인(120)에 연결된 세로방향 신호 라인(VL1)을 포함하지만, 이에 한정되는 것은 아니다.1 is a schematic partial plan view of an electronic device; 1 , an electronic device 100 ′ includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , and a plurality of pixel structures 140 . The pixel structures 140 are disposed on the substrate 110 in an array arrangement. That is, the pixel structure 140 represents an array arrangement along the first direction D1 and the second direction D2 intersecting the first direction D1, among which the first direction D1 is a horizontal direction. This may be understood, and the second direction D2 may be understood as a vertical direction. Accordingly, the horizontal direction and the vertical direction described in the following embodiments may be viewed as the first direction D1 and the second direction D2 in FIG. 1 , respectively. Each pixel structure 140 is coupled to one of a plurality of transverse signal lines 120 . In addition, the plurality of vertical signal lines 130 may be divided into a vertical signal line DL directly connected to the pixel structure 140 and a vertical signal line VL not directly connected to the pixel structure 140 . have. The pixel structures 140 arranged in a row along the second direction D2 are sandwiched between two vertical signal lines DL, and each pixel structure 140 is connected to one of the vertical signal lines DL. do. In some embodiments, the different pixel structures 140 arranged in the same column along the second direction D2 include a vertical signal line DL located on a first side and a vertical signal line located on an opposite side of the second side, respectively. (DL) can be linked. Each vertical signal line VL is interposed between two columns of the pixel structure 140 and between two vertical signal lines DL. In some embodiments, longitudinal signal line VL includes, but is not limited to, longitudinal signal line VL1 connected to lateral signal line 120 via a corresponding conductive structure VIA.

일부 실시예에서, 각 픽셀 구조(140)는 능동 소자(142) 및 능동 소자(142)에 연결된 픽셀 전극(144)을 포함할 수 있으며, 그 중, 각 능동 소자(142)는 게이트, 소스 및 드레인을 갖는 트랜지스터일 수 있고, 게이트는 가로방향 신호 라인(120) 중 하나에 연결될 수 있고, 소스는 세로방향 신호 라인(DL) 중의 하나에 연결될 수 있으며, 드레인은 픽셀 전극(144)에 연결될 수 있다. 또한, 각 가로방향 신호 라인(120)은 모두 세로방향 신호 라인(VL1) 중의 하나에 연결된다. 따라서, 능동 소자(142)의 게이트의 신호는 세로방향 신호 라인(VL1)을 통해 가로방향 신호 라인(120)으로 전달되고, 다시 가로방향 신호 라인(120)을 통해 게이트에 입력될 수 있다. 구체적으로, 가로방향 신호 라인(120)과 세로방향 신호 라인(130) 사이의 단락을 방지하기 위해 가로방향 신호 라인(120)과 세로방향 신호 라인(130)은 서로 다른 필름층으로 구성될 수 있으며, 가로방향 신호 라인(120)과 세로방향 신호 라인(130) 사이에는 한층 이상의 절연층이 개재될 수 있다. 일부 실시예에서, 신호를 세로방향 신호 라인(VL1)을 통해 가로방향 신호 라인(120)으로 전송하기 위해, 대응하는 세로방향 신호 라인(VL1)과 가로방향 신호 라인(120) 사이에 전도성 구조(VIA)를 설치할 수 있다. 이와 같이, 게이트에서 필요한 신호는 전도성 구조(VIA)를 통해 세로방향 신호 라인(VL1)에 의해 가로방향 신호 라인(120)으로 전달될 수 있으며, 다시, 가로방향 신호 라인(120)을 통해 게이트로 전달될 수 있다.In some embodiments, each pixel structure 140 may include an active element 142 and a pixel electrode 144 coupled to the active element 142 , of which each active element 142 includes a gate, a source and It may be a transistor having a drain, the gate may be connected to one of the horizontal signal lines 120 , the source may be connected to one of the vertical signal lines DL, and the drain may be connected to the pixel electrode 144 . have. Also, each of the horizontal signal lines 120 is connected to one of the vertical signal lines VL1. Accordingly, the signal of the gate of the active element 142 may be transmitted to the horizontal signal line 120 through the vertical signal line VL1 , and may be input to the gate through the horizontal signal line 120 again. Specifically, in order to prevent a short circuit between the horizontal signal line 120 and the vertical signal line 130 , the horizontal signal line 120 and the vertical signal line 130 may be composed of different film layers. , one or more insulating layers may be interposed between the horizontal signal line 120 and the vertical signal line 130 . In some embodiments, a conductive structure ( VIA) can be installed. In this way, the signal required at the gate may be transferred to the lateral signal line 120 by the longitudinal signal line VL1 through the conductive structure VIA, and again to the gate via the lateral signal line 120 . can be transmitted.

일부 실시예에서, 전자 장치(100`)는 구동 회로(IC)를 더 포함할 수 있으며, 구동 회로(IC)는 세로방향 신호 라인(130)의 일단에 위치한다. 세로방향 신호 라인(DL) 및 세로방향 신호 라인(VL1)은 구동 회로(IC)에서 제공하는 신호를 직접 수신할 수 있고, 가로방향 신호 라인(120)은 세로방향 신호 라인(VL1)을 통해 대응하는 신호를 수신할 수 있다. 이러한 방식으로, 전자 장치(100`)는 제 1 방향(D1)의 양단에 신호 전송용 라인 또는 관련 회로를 설치할 필요가 없이, 좁은 베젤의 설계를 달성할 수 있으며, 전자 장치(100')의 윤곽도 제한을 받을 필요가 없다. 예를 들어, 평면 각도에서 볼 때, 전자 장치(100`)는 직사각형이 아닌 윤곽을 가질 수 있다. 일부 실시예에서, 전자 장치(100`)의 세로방향 신호 라인(VL)은 세로방향 신호 라인(VL2)을 더 포함할 수 있으며, 세로방향 신호 라인(VL2)은 가로방향 신호 라인(120)이 요구하는 신호를 전달할 필요가 없이 직접 직류가 입력될 수 있다. 예를 들어, 세로방향 신호 라인(VL2)은 아무런 가로방향 신호 라인(120)에 연결되지 않아도 되며, 터치 제어 또는 기타 기능의 구현에 적용될 수 있다.In some embodiments, the electronic device 100 ′ may further include a driving circuit IC, which is located at one end of the vertical signal line 130 . The vertical signal line DL and the vertical signal line VL1 may directly receive a signal provided by the driving circuit IC, and the horizontal signal line 120 corresponds to the vertical signal line VL1 through the vertical signal line VL1. signal can be received. In this way, the electronic device 100 ′ can achieve a narrow bezel design without having to install a signal transmission line or related circuit at both ends in the first direction D1 , and The contours need not be constrained either. For example, when viewed from a planar angle, the electronic device 100 ′ may have a non-rectangular outline. In some embodiments, the vertical signal line VL of the electronic device 100 ′ may further include a vertical signal line VL2 , and the vertical signal line VL2 includes the horizontal signal line 120 . Direct current can be input without the need to transmit a required signal. For example, the vertical signal line VL2 does not need to be connected to any horizontal signal line 120 , and may be applied to the implementation of touch control or other functions.

도 2는 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 2의 전자 장치(100A)는 도 1의 전자 장치(100`)와 대략 유사한 레이아웃 설계를 가지므로, 두 실시예를 설명함에 있어서, 동일한 소자 부호로 동일한 부재를 나타낸다. 도 2에서, 전자 장치(100A)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 복수의 픽셀 구조(140) 및 복수의 제 1 차폐 세로 라인(150A)을 포함하며, 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 복수의 픽셀 구조(140), 복수의 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)은 모두 기판(110) 상에 배치된다. 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130) 및 복수의 픽셀 구조(140)의 레이아웃 및 연결 관계는 예를 들어 도 1에 도시된 바와 같으며, 여기서는 반복하여 설명하지 않는다. 설명의 편의를 위해, 이하, 주로 도 2의 중간에 위치하는 단일 픽셀 구조(140) 주변의 신호 라인에 대해 설명한다.2 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100A of FIG. 2 has a layout design substantially similar to that of the electronic device 100 ′ of FIG. 1 , in describing the two embodiments, the same element numbers are used to refer to the same members. In FIG. 2 , the electronic device 100A includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a plurality of pixel structures 140 , and a plurality of first shielding vertical lines. 150A, including a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a plurality of pixel structures 140 , a plurality of first shielding vertical lines 150A and a common electrode line ( All 160 are disposed on the substrate 110 . The layout and connection relationships of the plurality of horizontal signal lines 120 , the plurality of vertical signal lines 130 , and the plurality of pixel structures 140 are, for example, as shown in FIG. 1 , which will not be repeatedly described herein. does not For convenience of description, a signal line around the single pixel structure 140 located in the middle of FIG. 2 will be mainly described below.

본 실시예에서, 가로방향 신호 라인(120)의 연장 방향은 예를 들어 도 1에 도시된 제 1 방향(D1)이고, 세로방향 신호 라인(130)의 연장 방향은 예를 들어 도 1에 도시된 제 2 방향(D2)이다. 그 중, 가로방향과 세로방향은 서로 교차하지만, 서로 교차되는 각도가 90도로 한정되지 않는다. 세로방향 신호 라인(130)은 픽셀 구조(140)의 일측에 위치하는 제 1 세로방향 신호 라인(132) 및 제 2 세로방향 신호 라인(134)을 포함할 수 있으며, 그 중, 제 1 세로방향 신호 라인(132)은 픽셀 구조(140) 중의 하나의 세로방향 신호 라인에 직접 연결되고, 제 2 세로방향 신호 라인(134)은 전자 장치(100A) 전체에서 가로방향 신호 라인(120) 중의 하나에 연결될 수 있다. 픽셀 구조(140) 중의 하나는 서로 인접하는 2개의 가로방향 신호 라인(120) 사이에 위치하면서 제 2 세로방향 신호 라인(134)의 일측에 위치한다. 단일 픽셀 구조(140)는 능동 소자(142) 및 픽셀 전극(144)을 포함할 수 있으며, 능동 소자(142)의 3단은 각각 대응하는 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132) 및 픽셀 전극(144)에 연결된다.In this embodiment, the extending direction of the transverse signal line 120 is, for example, the first direction D1 shown in FIG. 1 , and the extending direction of the longitudinal signal line 130 is shown in FIG. 1 , for example. in the second direction D2. Among them, the horizontal direction and the vertical direction intersect each other, but the angle at which they intersect is not limited to 90 degrees. The vertical signal line 130 may include a first vertical signal line 132 and a second vertical signal line 134 positioned on one side of the pixel structure 140 , of which, The signal line 132 is directly connected to one of the longitudinal signal lines of the pixel structure 140 , and the second longitudinal signal line 134 is connected to one of the horizontal signal lines 120 throughout the electronic device 100A. can be connected One of the pixel structures 140 is positioned between two horizontal signal lines 120 adjacent to each other and positioned at one side of the second vertical signal line 134 . The single pixel structure 140 may include an active element 142 and a pixel electrode 144 , and three stages of the active element 142 have a corresponding horizontal signal line 120 and a first vertical signal line, respectively. 132 and the pixel electrode 144 .

여기서, 가로방향 신호 라인(120)은 예를 들어, 픽셀 구조(140)에 스캔 신호를 제공하는데 사용되는 스캔 신호 라인이고, 제 1 세로방향 신호 라인(132)은 픽셀 구조(140)에 데이터 신호를 제공하는데 사용된다. 다시 말해서, 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134)은 서로 인접하지만 서로 다른 종류의 신호를 전송하는데 사용된다. 이와 같이 라인을 설치함에 따라 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134)은 서로 결합되어 서로의 신호 전송 품질에 영향을 미칠 수 있다. 그러나,본 실시예에서는, 기판(110)에서의 제 1 차폐 세로 라인(150A)의 수직 투영(즉, 도 2의 레이아웃 면적)은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 수직 투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 수직 투영 사이에 위치한다. 또한, 전자 장치(100A)는 공통 전극 라인(160)을 더 포함할 수 있으며, 제 1 차폐 세로 라인(150A)은 공통 전극 라인(160)과 연결되어 공통 전위가 인가될 수 있다. 이와 같이, 제 1 차폐 세로 라인(150A)을 설치함으로써 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간섭을 줄이는데 유리하고, 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134)의 신호 전송 품질을 보장하는데 유리하다. 따라서, 전자 장치가 수행하는 기능(예를 들어, 화면 표시, 터치 감지 등)이 예측에 부합되도록 할 수 있다. 도 2에서, 공통 전극 라인(160)은 제 1 라인(162) 및 제 2 라인(164)을 포함하고, 그 중, 제 1 라인(162) 및 제 2 라인(164)은 서로 인접하는 2개의 가로방향 신호 라인(120) 사이에 위치하면서, 픽셀 구조(140)의 대향하는 양측에 위치한다. 그 외에, 제 1 차폐 세로 라인(150A)은 제 1 라인(162)에 중첩될 뿐만 아니라 제 2 라인(164)에도 중첩될 수 있으나, 이에 한정되지 않는다.Here, the horizontal signal line 120 is, for example, a scan signal line used to provide a scan signal to the pixel structure 140 , and the first vertical signal line 132 is a data signal to the pixel structure 140 . is used to provide In other words, the first vertical signal line 132 and the second vertical signal line 134 are adjacent to each other but are used to transmit different types of signals. As the lines are installed in this way, the first vertical signal line 132 and the second vertical signal line 134 may be coupled to each other to affect each other's signal transmission quality. However, in the present embodiment, the vertical projection of the first shielding vertical line 150A on the substrate 110 (ie, the layout area of FIG. 2 ) is of the first vertical signal line 132 on the substrate 110 . located between the vertical projection and the vertical projection of the second longitudinal signal line 134 on the substrate 110 . In addition, the electronic device 100A may further include a common electrode line 160 , and the first shielding vertical line 150A may be connected to the common electrode line 160 to apply a common potential. In this way, by providing the first shielding vertical line 150A, it is advantageous to reduce the interference between the first vertical signal line 132 and the second vertical signal line 134, and the first vertical signal line 132 and to ensure the signal transmission quality of the second longitudinal signal line 134 . Accordingly, a function (eg, screen display, touch sensing, etc.) performed by the electronic device may conform to the prediction. In FIG. 2 , the common electrode line 160 includes a first line 162 and a second line 164 , among which the first line 162 and the second line 164 are two adjacent lines. It is positioned between the horizontal signal lines 120 and positioned on opposite sides of the pixel structure 140 . In addition, the first shielding vertical line 150A may not only overlap the first line 162 but also the second line 164 , but is not limited thereto.

본 실시예에서 세로방향 신호 라인(130)은 픽셀 구조(140)의 타측에 위치하는 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 더 포함할 수 있다. 픽셀 구조(140)는 예를 들어 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 제 3 세로방향 신호 라인(136)은 제 4 세로방향 신호 라인(138)과 제 1 세로방향 신호 라인(132) 사이에 위치한다. 또한, 기판(110)에서의 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(136)의 수직 투영은 기판(110)에서의 제 2 세로방향 신호 라인(134)의 수직 투영과 기판(110)에서의 제 4 세로 방향 신호 라인(138)의 수직 투영 사이에 위치한다. 또한, 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 차폐 세로 라인이 설치되지 않을 수 있으나, 이를 예로 하지 않는다. 제 3 세로방향 신호 라인(136)은 동일한 열의 다른 픽셀 구조와 연결되고, 제 4 세로방향 신호 라인(138)은 예를 들어, 직류 전위 또는 전체 전자 장치(100A) 중의 하나의 가로방향 신호 라인(120)에 연결될 수 있으나, 이에 한정되지 않는다.In this embodiment, the vertical signal line 130 may further include a third vertical signal line 136 and a fourth vertical signal line 138 positioned on the other side of the pixel structure 140 . The pixel structure 140 is positioned, for example, between the second longitudinal signal line 134 and the fourth longitudinal signal line 138 . The third longitudinal signal line 136 is positioned between the fourth longitudinal signal line 138 and the first longitudinal signal line 132 . Further, the vertical projection of the first longitudinal signal line 132 and the third longitudinal signal line 136 on the substrate 110 is the same as the vertical projection of the second longitudinal signal line 134 on the substrate 110 . located between the vertical projections of the fourth longitudinal signal line 138 on the substrate 110 . In addition, a shielding vertical line may not be installed between the third vertical signal line 136 and the fourth vertical signal line 138 , but this is not an example. The third vertical signal line 136 is connected to another pixel structure in the same column, and the fourth vertical signal line 138 is, for example, a DC potential or a transverse signal line of one of the entire electronic device 100A ( 120), but is not limited thereto.

본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 기판(110)에 수직되는 방향에서 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138) 및 제 1 차폐 세로 라인(150A))과 중첩될 수 있다. 구체적으로, 픽셀 전극(144)은 제 1 세로방향 신호 라인(132), 제 1 차폐 세로 라인(150A) 및 제 3 세로방향 신호 라인(136)을 가로지를 수 있으며, 제 2 세로방향 신호 라인(134)의 일부 폭 및 제 4 세로방향 신호 라인(138)의 일부 폭과 중첩될 수 있다. 제 1 차폐 세로 라인(150A)은 투명 배선일 수 있으므로, 픽셀 전극(144)이 제 1 차폐 세로 라인(150A)과 중첩되는 부분은 여전히 유효 표시 면적으로 사용할 수 있다. 이와 같이, 전자 장치(100A)에 제 1 차폐 세로 라인(150A)이 추가로 설치되어도, 제 1 차폐 세로 라인(150A)으로 인해 표시 면적이 감소되지 않는다.In the present embodiment, the pixel electrode 144 of the pixel structure 140 has a first vertical signal line 132 , a second vertical signal line 134 , and a third vertical direction in a direction perpendicular to the substrate 110 . The signal line 136 , the fourth vertical signal line 138 , and the first shielding vertical line 150A) may overlap. Specifically, the pixel electrode 144 may cross the first vertical signal line 132, the first shielding vertical line 150A, and the third vertical signal line 136, and the second vertical signal line ( It may overlap a partial width of 134 and a partial width of the fourth vertical signal line 138 . Since the first vertical shielding line 150A may be a transparent wiring, a portion where the pixel electrode 144 overlaps the first vertical shielding line 150A may still be used as an effective display area. As such, even when the first vertical shielding line 150A is additionally installed in the electronic device 100A, the display area is not reduced due to the first vertical shielding line 150A.

또한, 본 실시예에서 픽셀 전극(144)은 세로방향 트렁크부(MV), 가로방향 트렁크부(MH) 및 복수의 스트라이프부(ST)를 포함할 수 있으며, 그 중, 세로방향 트렁크부(MV)와 가로방향 트렁크부(MH)는 십자형으로 서로 교차하여 4개의 서브 영역으로 나뉘고, 스트라이프부(ST)는 세로방향 트렁크부(MV)와 가로방향 트렁크부(MH)에 연결되어 세로방향 트렁크부(MV) 및 가로방향 트렁크부(MH)로부터 대략 방사상으로 외부로 연장된다. 그러나, 다른 실시예에서, 픽셀 전극(144)은 다른 패턴을 가질 수 있거나, 완전한 직사각형 형상으로 볼 수도 있다.Also, in the present embodiment, the pixel electrode 144 may include a vertical trunk part MV, a horizontal trunk part MH, and a plurality of stripe parts ST, among which, the vertical trunk part MV. ) and the transverse trunk part MH cross each other in a cross shape and are divided into four sub-regions, and the stripe part ST is connected to the longitudinal trunk part MV and the transverse trunk part MH to form a longitudinal trunk part It extends approximately radially outward from the MV and the transverse trunk portion MH. However, in other embodiments, the pixel electrode 144 may have a different pattern or may be viewed as a perfectly rectangular shape.

도 3은 도 2의 전자 장치에서 A-A선에 따른 단면의 일실시예를 나타내는 도면이다. 도 2 및 도 3을 동시에 참조하면, 공통 전극 라인(160)은 기판(110) 상에 배치되어 있음을 알 수 있다. 본 실시예에서 공통 전극 라인(160)이 위치하는 필름층은 가로방향 신호 라인(120)이 위치하는 필름층과 동일할 수 있다. 공통 전극 라인(160) 및 가로방향 신호 라인(120)의 재질은 금속 또는 합금 등 전도성이 양호한 물질을 포함한다. 공통 전극 라인(160)과 가로방향 신호 라인(120)이 위치하는 필름층은 예를 들어 다른 라인이 위치하는 필름층보다 기판(110)에 더 가깝지만, 이에 한정되지 않는다.FIG. 3 is a diagram illustrating an embodiment of a cross-section taken along line A-A in the electronic device of FIG. 2 . 2 and 3 , it can be seen that the common electrode line 160 is disposed on the substrate 110 . In this embodiment, the film layer in which the common electrode line 160 is positioned may be the same as the film layer in which the transverse signal line 120 is positioned. The material of the common electrode line 160 and the transverse signal line 120 includes a material having good conductivity, such as a metal or an alloy. The film layer in which the common electrode line 160 and the transverse signal line 120 are positioned is, for example, closer to the substrate 110 than the film layer in which other lines are positioned, but is not limited thereto.

공통 전극 라인(160) 및 가로방향 신호 라인(120)을 제조한 후, 다른 도전 층을 직접 형성하여 제 1 차폐 세로 라인(150A)을 제조할 수 있으며, 제 1 차폐 세로 라인(150A)이 공통 전극 라인(160)에 직접 적층되도록 한다. 즉, 제 1 차폐 세로 라인(150A)은 중간층이 없이 공통 전극 라인(160)에 직접 접촉한다. 제 1 차폐 세로 라인(150A)은 투명한 전도성 패턴일 수 있다. 제 1 차폐 세로 라인(150A)의 재질은 인듐주석산화물, 인듐아연산화물, 알루미늄주석산화물, 알루미늄아연산화물, 인듐게르마늄아연산화물 또는 기타 적절한 산화물, 또는 이들의 둘 이상의 적층층과 같은 금속 산화물일 수 있다. 또는 제 1 차폐 세로 라인(150A)의 재질은 유기 투명 전도성 재료일 수 있다. 일부 실시예에서, 제 1 차폐 세로 라인(150A)의 재질은 공통 전극 라인(160)의 재질과 서로 다른 성질을 가지므로, 제 1 차폐 세로 라인(150A)의 패터닝 과정에서 공통 전극 라인(160) 및 가로방향 신호 라인을 손상시킬 가능성이 적다. 그러므로, 제 1 차폐 세로 라인(150A)는 중간층 없이 공통 전극 라인(160)에 직접 적층될 수 있다.After the common electrode line 160 and the transverse signal line 120 are manufactured, another conductive layer may be directly formed to manufacture the first shielding vertical line 150A, and the first shielding vertical line 150A may have a common It is made to be directly stacked on the electrode line 160 . That is, the first shielding vertical line 150A directly contacts the common electrode line 160 without an intermediate layer. The first shielding vertical line 150A may be a transparent conductive pattern. The material of the first shielding vertical line 150A may be a metal oxide such as indium tin oxide, indium zinc oxide, aluminum tin oxide, aluminum zinc oxide, indium germanium zinc oxide or other suitable oxide, or a laminated layer of two or more thereof. . Alternatively, the material of the first shielding vertical line 150A may be an organic transparent conductive material. In some embodiments, since the material of the first shielding vertical line 150A has different properties from that of the common electrode line 160 , in the patterning process of the first shielding vertical line 150A, the common electrode line 160 . and less likely to damage the transverse signal line. Therefore, the first shielding vertical line 150A may be directly stacked on the common electrode line 160 without an intermediate layer.

제 1 차폐 세로 라인(150A)이 완성된 후, 절연층(I1)을 기판(110) 상에 형성하여 계속하여 세로방향 신호 라인(130)을 제조할 수 있다. 여기서, 세로방향 신호 라인(130)은 가로방향 신호 라인(120)과 공통 전극 라인(160)에 교차하게 된다. 따라서, 절연층(I1)의 설치는 세로방향 신호 라인(130)과 공통 전극 라인(160)을 분리하여 세로방향 신호 라인(130)과 가로방향 신호 라인(120)을 분리할 수 있다. 일부 실시예에서, 절연층(I1)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 또한, 세로방향 신호 라인(130)의 재질은 금속 또는 합금 등 전도성이 양호한 재료를 포함한다.After the first shielding vertical line 150A is completed, the insulating layer I1 may be formed on the substrate 110 to continuously manufacture the vertical signal line 130 . Here, the vertical signal line 130 crosses the horizontal signal line 120 and the common electrode line 160 . Accordingly, the installation of the insulating layer I1 may separate the vertical signal line 130 and the common electrode line 160 to separate the vertical signal line 130 and the horizontal signal line 120 . In some embodiments, the material of the insulating layer I1 may include an inorganic insulating material or an organic insulating material, among which the inorganic insulating material includes silicon oxide, silicon nitride or silicon nitroxide, and the organic insulating material is polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI), and the like. In addition, the material of the vertical signal line 130 includes a material having good conductivity, such as a metal or an alloy.

세로방향 신호 라인(130)이 완성된 후, 기판(110) 상에 하나 이상의 절연층 또는 기능층을 선택적으로 형성할 수 있다. 본 실시예에서는 절연층(I2), 필터층(CF) 및 절연층(I3)을 예로 들어 설명하나, 이에 한정되지 않는다. 절연층(I2, I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 또한, 절연층(I3)은 평탄층으로 사용하기 위해 비교적 두꺼운 두께를 가질 수 있으나, 이에 한정되지 않는다.After the vertical signal line 130 is completed, one or more insulating layers or functional layers may be selectively formed on the substrate 110 . In this embodiment, the insulating layer I2, the filter layer CF, and the insulating layer I3 will be described as examples, but the present invention is not limited thereto. Materials of the insulating layers I2 and I3 may include an inorganic insulating material or an organic insulating material, among which the inorganic insulating material includes silicon oxide, silicon nitride or silicon nitroxide, and the organic insulating material is polymethyl meta acrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP), or polyimide (PI). The material of the filter layer CF may include a color filter material such as a red filter material, a green filter material, and a blue filter material. In addition, the insulating layer I3 may have a relatively thick thickness to be used as a planarization layer, but is not limited thereto.

픽셀 전극(144)은 절연층(I3) 상에 형성될 수 있다. 픽셀 전극(144)의 재질은 투명 전도성 재료를 포함할 수 있다. 투명 전도성 재료는 인듐주석산화물, 인듐아연산화물, 알루미늄주석산화물, 알루미늄아연산화물, 인듐게르마늄아연산화물 또는 기타 적절한 산화물, 또는 이들 적어도 둘 이상의 적층층과 같은 금속 산화물을 포함할 수 있다. 또는, 투명 전도성 재료는 유기 투명 재료일 수 있다. 일부 실시예에서, 픽셀 전극(144)의 재질은 제 1 차폐 세로 라인(150A)의 재질과 동일할 수 있다.The pixel electrode 144 may be formed on the insulating layer I3 . The material of the pixel electrode 144 may include a transparent conductive material. The transparent conductive material may include a metal oxide such as indium tin oxide, indium zinc oxide, aluminum tin oxide, aluminum zinc oxide, indium germanium zinc oxide or other suitable oxides, or laminated layers of at least two or more thereof. Alternatively, the transparent conductive material may be an organic transparent material. In some embodiments, the material of the pixel electrode 144 may be the same as that of the first shielding vertical line 150A.

도 4는 도 2의 전자 장치에서 A-A선에 따른 단면의 다른 실시예를 나타내는 도면이다. 도 4에서, 제 1 차폐 세로 라인(150A), 공통 전극 라인(160), 절연층(I1), 세로방향 신호 라인(130), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)은 기판(110) 상에 차례로 적층된다. 구체적으로, 도 4의 단면은 제 1 차폐 세로 라인(150A)과 공통 전극 라인(160)의 적층 순서에서 도 3의 단면과 상이하다. 따라서,도 4의 단면에서 각 필름층의 재질, 적층 관계 등은 도 3의 관련 설명을 참조할 수 있으며, 반복하여 설명하지 않는다. FIG. 4 is a diagram illustrating another embodiment of a cross-section taken along line A-A in the electronic device of FIG. 2 . In FIG. 4 , the first shielding vertical line 150A, the common electrode line 160 , the insulating layer I1 , the longitudinal signal line 130 , the insulating layer I2 , the filter layer CF, and the insulating layer I3 . and pixel electrodes 144 are sequentially stacked on the substrate 110 . Specifically, the cross section of FIG. 4 is different from the cross section of FIG. 3 in the stacking order of the first shielding vertical line 150A and the common electrode line 160 . Therefore, in the cross section of FIG. 4 , the material of each film layer, the lamination relationship, etc. may refer to the related description of FIG. 3 , and will not be repeated.

도 5는 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 5의 전자 장치(100B)는 도 2의 전자 장치(100A)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100B)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150B) 및 제 2 차폐 세로 라인(152B)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150B) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100B)가 제 2 차폐 세로 라인(152B)을 더 포함하고, 제 1 차폐 세로 라인(150B)의 길이가 다르게 설계된다는 점에서 도 2의 실시예와 상이하다.5 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100B of FIG. 5 is substantially similar to the electronic device 100A of FIG. 2 , the same members described in the two embodiments may refer to the above description. The electronic device 100B includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150B, and a second shielding. A vertical line 152B may be included. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138 ), the pixel structure 140 , the first shielding vertical line 150B, and the common electrode line 160 may refer to the embodiment of FIG. 2 , which will not be repeatedly described herein. Specifically, this embodiment is different from the embodiment of FIG. 2 in that the electronic device 100B further includes a second vertical shielding line 152B and the length of the first vertical shielding line 150B is designed differently. .

본 실시예에서, 제 1 차폐 세로 라인(150B)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하며, 제 2 차폐 세로 라인(152B)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 즉, 제 1 세로방향 신호 라인(132)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B) 사이에 위치하고, 제 3 세로방향 신호 라인(136)은 제 1 세로방향 신호 라인(132)과 제 2 차폐 세로 라인(152B) 사이에 위치한다. 픽셀 구조(140)는 능동 소자(142) 및 픽셀 전극(144)을 포함하고, 제 2 차폐 세로 라인(152B)과 제 1 차폐 세로 라인(150B)은 픽셀 전극(144)의 서로 대향하는 양측에 위치한다. 또한, 픽셀 전극(144)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)을 가로 질러 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138)까지 연장될 수 있다. 일부 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 예를 들어 픽셀 구조(140)를 중심으로 대칭되게 분포된다. 즉, 제 1 차폐 세로 라인(150B)에서 픽셀 전극(144)의 중심 축까지의 거리는 제 2 차폐 세로 라인(152B)에서 픽셀 전극(144)의 중심 축까지의 거리와 대략 동일할 수 있지만, 이에 한정되지 않는다.In this embodiment, the first shielding vertical line 150B is positioned between the first longitudinal signal line 132 and the second longitudinal signal line 134 , and the second shielding vertical line 152B is the third longitudinal signal line 132B. It is located between the direction signal line 136 and the fourth longitudinal signal line 138 . That is, the first vertical signal line 132 is located between the first shielding vertical line 150B and the second shielding vertical line 152B, and the third vertical signal line 136 is the first vertical signal line ( 132 and the second shielding vertical line 152B. The pixel structure 140 includes an active element 142 and a pixel electrode 144 , and the second shielding vertical line 152B and the first shielding vertical line 150B are disposed on opposite sides of the pixel electrode 144 . Located. Further, the pixel electrode 144 may extend across the first shielding vertical line 150B and the second shielding vertical line 152B to the second vertical signal line 134 and the fourth vertical signal line 138 . can In some embodiments, the first shielding vertical line 150B and the second shielding vertical line 152B are distributed symmetrically about the pixel structure 140 , for example. That is, the distance from the first shielding vertical line 150B to the central axis of the pixel electrode 144 may be approximately equal to the distance from the second shielding vertical line 152B to the central axis of the pixel electrode 144 , but not limited

본 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 모두 공통 전극 라인(160)의 제 1 라인(162)을 가로지를 수 있지만, 공통 전극 라인(160)의 제 2 선(164)과 교차하지 않는다. 일부 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 제 2 라인(164)과 일정 거리 이격될 수 있다. 그러나, 다른 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 모두 제 1 라인(162)을 가로질러 제 2 라인(164)과 중첩될 수 있다. 또는, 다른 일부 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 모두 제 2 라인(164)에 중첩될 수 있지만, 모두 제 1 라인(162)과 일정 거리 이격된다. 전체적으로, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 제 1 라인(162) 및 제 2 라인(164) 중의 하나 또는 둘과 접촉 할 수있으면 공통 전위를 받을 수 있어 차폐 작용을 제공할 수 있다. 또한, 제 2 차폐 세로 라인(152B)은 투명한 전도성 패턴일 수 있으므로, 픽셀 구조(140)는 제 2 차폐 세로 라인(152B)의 설치로 인해 픽셀 구조(140)의 유효 표시 면적이 축소되지 않고 제 2 차폐 세로 라인(152B)의 면적에서도 효과적으로 표시할 수 있다. In the present embodiment, both the first shielding vertical line 150B and the second shielding vertical line 152B may cross the first line 162 of the common electrode line 160 , but It does not intersect the second line 164 . In some embodiments, the first shielding vertical line 150B and the second shielding vertical line 152B may be spaced apart from the second line 164 by a predetermined distance. However, in other embodiments, the first shielding vertical line 150B and the second shielding vertical line 152B may both cross the first line 162 and overlap the second line 164 . Alternatively, in some other embodiments, both the first shielding vertical line 150B and the second shielding vertical line 152B may overlap the second line 164 , but both are spaced apart from the first line 162 by a certain distance. do. Overall, the first shielding vertical line 150B and the second shielding vertical line 152B can receive a common potential if they can make contact with one or both of the first line 162 and the second line 164, thereby acting as a shielding action. can provide In addition, since the second shielding vertical line 152B may be a transparent conductive pattern, the pixel structure 140 does not reduce the effective display area of the pixel structure 140 due to the installation of the second shielding vertical line 152B. 2 It can be effectively displayed even in the area of the shielding vertical line 152B.

도 6은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 6의 전자 장치(100C)는 도 5의 전자 장치(100B)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100C)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150C) 및 제 2 차폐 세로 라인(152C)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150C), 제 2 차폐 세로 라인(152C) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100C)에서 제 1 차폐 세로 라인(150C)과 제 2 차폐 세로 라인(152C)의 폭의 설계가 다르다는 점에서 도 5의 실시예와 상이하다.6 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100C of FIG. 6 is substantially similar to the electronic device 100B of FIG. 5 , the same members described in the two embodiments may refer to the above description. The electronic device 100C includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150C, and a second shielding. A vertical line 152C may be included. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150C, the second shielding vertical line 152C, and the common electrode line 160 may refer to the above-described embodiment, where repeated do not explain Specifically, this embodiment is different from the embodiment of FIG. 5 in that the widths of the first vertical shielding line 150C and the second vertical shielding line 152C in the electronic device 100C are different in design.

본 실시예에서, 제 1 차폐 세로 라인(150C)은 연장부(150C1)와 중첩부(150C2)를 가지며, 연장부(150C1)는 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162)에 접촉하고, 중첩부(150C2)는 연장부(150C1)에 연결되어 제 1 세로방향 신호 라인(132)과 중첩된다. 또한, 제 2 차폐 세로 라인(152C)도 연장부(152C1)와 중첩부(152C2)를 가지며, 연장부(152C1)는 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162)에 접촉하고, 중첩부(152C2)는 연장부(152C1)에 연결되어 제 3 세로방향 신호 라인(136)과 중첩된다. 본 실시예에서, 중첩부(150C2)는 연장부(150C1)의 중간단에 연결되고, 중첩부(152C2)는 연장부(152C1)의 중간단에 연결되지만, 이에 한정되지 않는다.In the present embodiment, the first shielding vertical line 150C has an extended portion 150C1 and an overlapping portion 150C2, and the extended portion 150C1 includes a first vertical signal line 132 and a second vertical signal line. 134 extends in the gap between the first line 162 of the common electrode line 160 and contacts the first line 162 of the common electrode line 160 , and the overlapping portion 150C2 is connected to the extended portion 150C1 to form a first vertical signal line 132 and overlap In addition, the second shielding vertical line 152C also has an extended portion 152C1 and an overlapping portion 152C2, and the extended portion 152C1 includes a third longitudinal signal line 136 and a fourth longitudinal signal line 138. It extends at a gap therebetween to contact the first line 162 of the common electrode line 160 , and the overlapping portion 152C2 is connected to the extension 152C1 to overlap the third vertical signal line 136 . In the present embodiment, the overlapping portion 150C2 is connected to the middle end of the extension portion 150C1 , and the overlapping portion 152C2 is connected to the middle end of the extension portion 152C1 , but is not limited thereto.

도 7은 본 개시 내용의 실시예에 따른 전자 장치의 부분 개략도이다. 도 7의 전자 장치(100D)는 도 6의 전자 장치(100C)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100D)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150D) 및 제 2 차폐 세로 라인(152D)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100D)에서 제 1 차폐 세로 라인(150D)과 제 2 차폐 세로 라인(152D)의 중첩부의 설계가 다르다는 점에서 도 6의 실시예와 상이하다.7 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100D of FIG. 7 is substantially similar to the electronic device 100C of FIG. 6 , the same members described in the two embodiments may refer to the above description. The electronic device 100D includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150D, and a second shielding. A vertical line 152D may be included. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, and the common electrode line 160 may refer to the above-described embodiment, and will not be repeated herein. Specifically, the present embodiment is different from the embodiment of FIG. 6 in that the design of the overlapping portion of the first vertical shielding line 150D and the second vertical shielding line 152D in the electronic device 100D is different.

구체적으로, 제 1 차폐 세로 라인(150D)은 연장부(150D1)와 중첩부(150D2)를 가지며, 연장부(150D1)는 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(160)에 접촉하고, 중첩부(150D2)는 연장부(150D1)에 연결되어 제 1 세로방향 신호 라인(132)과 중첩된다. 또한, 제 1 차폐 세로 라인(150D)의 중첩부(150D2)는 공통 전극 라인(160)의 제 2 라인(164)을 향해 연장되어 제 2 라인(164)과 중첩될 수 있다. 제 2 차폐 세로 라인(152D)도 연장부(152D1)와 중첩부(152D2)를 가지며, 연장부(152D1)는 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162)에 접촉하고, 중첩부(152D2)는 연장부(152D1)에 연결되어 제 3 세로방향 신호 라인(136)과 중첩된다. 또한, 제 2 차폐 세로 라인(152D)의 중첩부(152D2)는 공통 전극 라인(160)의 제 2 라인(164)을 향해 연장되어 제 2 라인(164)과 중첩될 수 있다.Specifically, the first shielding vertical line 150D has an extended portion 150D1 and an overlapping portion 150D2 , and the extended portion 150D1 has a first vertical signal line 132 and a second vertical signal line 134 . ) to contact the first line 160 of the common electrode line 160 , and the overlapping portion 150D2 is connected to the extension 150D1 to overlap the first vertical signal line 132 . . Also, the overlapping portion 150D2 of the first shielding vertical line 150D may extend toward the second line 164 of the common electrode line 160 to overlap the second line 164 . The second shielding vertical line 152D also has an extended portion 152D1 and an overlapping portion 152D2 , and the extended portion 152D1 is formed between the third vertical signal line 136 and the fourth vertical signal line 138 . It extends from the gap to contact the first line 162 of the common electrode line 160 , and the overlapping portion 152D2 is connected to the extension 152D1 to overlap the third vertical signal line 136 . Also, the overlapping portion 152D2 of the second shielding vertical line 152D may extend toward the second line 164 of the common electrode line 160 to overlap the second line 164 .

도 8은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 8의 전자 장치(100E)는 도 5의 전자 장치(100B)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100E)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150B), 제 2 차폐 세로 라인(152B) 및 차폐 가로라인(154E)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150B) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있고, 제 1 차폐 세로 라인(150B) 및 제 2 차폐 세로 라인(152B)의 설치 방식은 도 5의 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100E)가 차폐 가로 라인(154E)을 더 포함한다는 점에서 도 5의 실시예와 상이하다.8 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100E of FIG. 8 is substantially similar to the electronic device 100B of FIG. 5 , the same members described in the two embodiments may refer to the above description. The electronic device 100E includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150B, and a second shielding. It may include a vertical line 152B and a shielding horizontal line 154E. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150B, and the common electrode line 160 may refer to the embodiment of FIG. 2 for the relative relationship, wherein the first shielding vertical line 150B and the second An installation method of the shielding vertical line 152B may refer to the embodiment of FIG. 5 , and will not be repeated herein. Specifically, this embodiment is different from the embodiment of FIG. 5 in that the electronic device 100E further includes a shielding horizontal line 154E.

차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150B)으로부터 가로 방향으로 연장되어 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(136)을 가로질러, 제 2 차폐 세로 라인(152B)에 연결된다. 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150B)의 중간단에 연결되어 제 2 차폐 세로 라인(152B)의 중간단에 연결되므로, 차폐 가로 라인(154E), 제 1 차폐 세로 라인(150B) 및 제 2 차폐 가로 라인(152B)은 H형 패턴을 이룬다. 본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 예를 들어 가로방향 트렁크부(MH)를 가지며, 기판(110)에서의 차폐 가로 라인(154E)의 정투영은 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나, 이제 한정되지 않는다. 또한, 차폐 가로 라인(154E)은 투명 전도성 패턴일 수 있으므로, 픽셀 구조(140)는 차폐 가로 라인(154E)의 설치로 인해 픽셀 구조(140)의 유효 표시 면적이 감소되지 않고 차폐 가로 라인(154E)의 면적에서도 효과적으로 표시할 수 있다.The shielding transverse line 154E extends transversely from the first shielding vertical line 150B and crosses the first longitudinal signal line 132 and the third longitudinal signal line 136, the second shielding vertical line ( 152B). Since the shielding horizontal line 154E is connected to the middle end of the first shielding vertical line 150B and connected to the middle end of the second shielding vertical line 152B, the shielding horizontal line 154E, the first shielding vertical line 150B ) and the second shielding horizontal line 152B form an H-shaped pattern. In this embodiment, the pixel electrode 144 of the pixel structure 140 has, for example, a transverse trunk portion MH, and the orthographic projection of the shielding transverse line 154E on the substrate 110 is the substrate 110 . It may overlap with the orthogonal projection of the transverse trunk portion MH in , but is not limited thereto. In addition, since the shielding horizontal line 154E may be a transparent conductive pattern, the pixel structure 140 does not reduce the effective display area of the pixel structure 140 due to the installation of the shielding horizontal line 154E and the shielding horizontal line 154E ) can be displayed effectively even in the area of

일부 실시예에서 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 가로 라인(152B)을 함께 연결하므로, 제 1 차폐 세로 라인(150B)과 제 2 차폐 가로 라인(152B) 중의 하나만 공통 전극 라인(160)에 연결될 수 있다. 예를 들어, 제 1 차폐 세로 라인(150B)과 제 2 차폐 가로 라인(152B) 중의 하나만 공통 전극 라인(160)의 제 1 라인(162)에 연결되거나, 공통 전극 라인(160)의 제 2 라인(164)에 연결되거나 또는 공통 전극 라인(160)의 제 1 라인(162)과 제 2 라인(164)에 동시에 연결될 수 있다.In some embodiments, the shielding horizontal line 154E connects the first shielding vertical line 150B and the second shielding horizontal line 152B together, and thus the first shielding vertical line 150B and the second shielding horizontal line 152B. Only one of them may be connected to the common electrode line 160 . For example, only one of the first shielding vertical line 150B and the second shielding horizontal line 152B is connected to the first line 162 of the common electrode line 160 or the second line of the common electrode line 160 . It may be connected to 164 or may be simultaneously connected to the first line 162 and the second line 164 of the common electrode line 160 .

도 9는 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 9의 전자 장치(100F)는 도 8의 전자 장치(100E)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100F)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150B), 제 2 차폐 세로 라인(152B), 차폐 가로 라인(154E) 및 제 3 차폐 세로 라인(156F)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있고, 제 1 차폐 세로 라인(150B) 및 제 2 차폐 세로 라인(152B)의 설치 방식은 도 5의 실시예를 참조할 수 있으며, 차폐 가로 라인(154E)의 설치 방식은 도 8의 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.9 is a partial schematic diagram of an electronic device according to an embodiment of the present invention. Since the electronic device 100F of FIG. 9 is substantially similar to the electronic device 100E of FIG. 8 , the same members described in the two embodiments may refer to the above description. The electronic device 100F includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150B, and a second shielding. It may include a vertical line 152B, a shielding horizontal line 154E, and a third shielding vertical line 156F. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, and the common electrode line 160 may refer to the embodiment of FIG. 2, and the installation manner of the first shielding vertical line 150B and the second shielding vertical line 152B. may refer to the embodiment of FIG. 5 , and the installation method of the shielding transverse line 154E may refer to the embodiment of FIG. 8 , which will not be repeated herein.

구체적으로, 본 실시예는 전자 장치(100F)가 제 3 차폐 세로 라인(156F)을 더 포함한다는 점에서 도 5의 실시예와 상이하다. 제 3 차폐 세로 라인(156F)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B) 사이에 위치한다. 제 3 차폐 세로 라인(156F)은 차폐 가로 라인(154E)에 연결될 수 있으며, 제 3 차폐 세로 라인(156F)과 차폐 가로 라인(154E)은 교차되어 십자 형태를 이룰 수 있지만 이에 한정되지 않는다. 본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 예를 들어 세로방향 트렁크부(MV) 및 가로방향 트렁크부(MH)를 가지며, 그 중, 기판(110)에서의 제 3 차폐 세로 라인(156F)의 정투영은 기판(110)에서의 세로방향 트렁크부(MV)의 정투영과 중첩될 수 있고, 기판(110)에서의 차폐 가로 라인(154E)의 정투영 및 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나 이에 한정되지 않는다. 또한, 차폐 가로 라인(154E) 및 제 3 차폐 세로 라인(156F)은 투명 전도성 패턴일 수 있으므로, 픽셀 구조(140)는 차폐 가로 라인(154E)과 제 3 차폐 세로 라인(156F)의 설치로 인해 픽셀 구조(140)의 유효 표시 면적이 감소하지 않고, 차폐 가로 라인(154E)의 면적에서도 효과적으로 표시할 수 있다.Specifically, this embodiment is different from the embodiment of FIG. 5 in that the electronic device 100F further includes a third shielding vertical line 156F. The third shielding vertical line 156F is positioned between the first shielding vertical line 150B and the second shielding vertical line 152B. The third shielding vertical line 156F may be connected to the shielding horizontal line 154E, and the third shielding vertical line 156F and the shielding horizontal line 154E may cross to form a cross, but is not limited thereto. In this embodiment, the pixel electrode 144 of the pixel structure 140 has, for example, a longitudinal trunk portion MV and a lateral trunk portion MH, of which the third shielding in the substrate 110 is The orthographic projection of the vertical line 156F may overlap the orthographic projection of the longitudinal trunk portion MV on the substrate 110 , and the orthographic projection of the shielding transverse line 154E on the substrate 110 and the substrate 110 . ) may overlap with the orthogonal projection of the transverse trunk portion MH, but is not limited thereto. In addition, since the shielding horizontal line 154E and the third shielding vertical line 156F may be a transparent conductive pattern, the pixel structure 140 is formed due to the installation of the shielding horizontal line 154E and the third shielding vertical line 156F. The effective display area of the pixel structure 140 does not decrease, and it can be effectively displayed even in the area of the shielding horizontal line 154E.

도 10은 본 개시 내용의 실시예에 따른 전자 장치의 부분 개략도이다. 도 10의 전자 장치(100G)는 도 2의 전자 장치(100A)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100G)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A) 및 차폐 가로 라인(154G)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다.10 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100G of FIG. 10 is substantially similar to the electronic device 100A of FIG. 2 , the same members described in the two embodiments may refer to the above description. The electronic device 100G includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150A, and a shielding horizontal line. (154G). Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138 ), the pixel structure 140 , the first shielding vertical line 150A, and the common electrode line 160 may refer to the embodiment of FIG. 2 , which will not be repeatedly described herein.

구체적으로, 본 실시예는 전자 장치(100G)가 차폐 가로 라인(154G)을 더 포함한다는 점에서 도 2의 실시예와 상이하다. 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150A)으로부터 가로방향으로 연장되어 제 1 세로방향 신호 라인(132)을 가로지르고, 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150A)의 말단에 연결된다. 기판(110)에서의 차폐 가로 라인(154G)의 정투영은 기판(110)에서의 공통 전극 라인(160)의 제 2 라인(164)의 정투영과 중첩될 수 있으며, 기판(110)에서의 공통 전극 라인(160)의 제 2 라인(164)의 정투영 내에 완전히 위치할 수 있도록 설치된다. Specifically, this embodiment is different from the embodiment of FIG. 2 in that the electronic device 100G further includes a shielding horizontal line 154G. The shielding horizontal line 154G extends horizontally from the first shielding vertical line 150A to cross the first vertical signal line 132 , and the shielding horizontal line 154G is the first shielding vertical line 150A. connected to the end The orthographic projection of the shielding horizontal line 154G on the substrate 110 may overlap with the orthographic projection of the second line 164 of the common electrode line 160 on the substrate 110 , It is installed so that it can be completely positioned within the orthogonal projection of the second line 164 of the common electrode line 160 .

도 11은 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다. 도 11에서 공통 전극 라인(160), 차폐 가로 라인(154G), 절연층(I1), 세로방향 신호 라인(130), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 차례로 적층되어 있고, 차폐 가로 라인(154G)과 제 1 차폐 세로 라인(150A)은 동일한 필름층이다. 본 실시예의 각 필름층의 재질은 도 3 및 도 4의 설명을 참조할 수 있으며, 반복하여 설명하지 않는다. 또한, 도 11의 단면에서 구간(SEC1)은 차폐 가로 라인(154G)이 세로방향 신호 라인(130)에 중첩될 뿐만 아니라 공통 전극 라인(160)에 중첩될 때 각 필름층의 적층 순서를 나타낸다. 동시에 구간(SEC2)은 제 1 차폐 세로 라인(150A)과 차폐 가로 라인(154G)이 공통 전극 라인(160)과 중첩될 때 각 필름층의 적층 순서를 나타낸다. 여기서 구간(SEC2)의 필름층 수와 필름층의 적층 순서는 대략 도 3의 단면 구조와 동일하다. 구간(SEC1)에서 차폐 가로 라인(154G)과 제 1 세로방향 신호 라인(132)은 두께 방향에서 중첩된다. 다만, 차폐 가로 라인(154G)과 제 1 세로방향 신호 라인(132) 사이에는 절연층(I1)이 설치되어 있다. 따라서 차폐 가로 라인(154G)과 제 1 세로방향 신호 라인(132)은 서로 단락되지 않는다.11 is a diagram illustrating another embodiment of a cross-section taken along line B-B in the electronic device of FIG. 2 . 11, the common electrode line 160, the shielding horizontal line 154G, the insulating layer I1, the vertical signal line 130, the insulating layer I2, the filter layer CF, the insulating layer I3, and the pixel electrode 144 are sequentially stacked, and the shielding horizontal line 154G and the first shielding vertical line 150A are the same film layer. The material of each film layer in this embodiment may refer to the description of FIGS. 3 and 4, and will not be repeated. In addition, section SEC1 in the cross section of FIG. 11 indicates the stacking order of each film layer when the shielding horizontal line 154G not only overlaps the vertical signal line 130 but also overlaps the common electrode line 160 . At the same time, the section SEC2 represents the stacking order of each film layer when the first shielding vertical line 150A and the shielding horizontal line 154G overlap the common electrode line 160 . Here, the number of film layers in the section SEC2 and the stacking order of the film layers are approximately the same as the cross-sectional structure of FIG. 3 . In the section SEC1 , the shielding horizontal line 154G and the first vertical signal line 132 overlap in the thickness direction. However, the insulating layer I1 is provided between the shielding horizontal line 154G and the first vertical signal line 132 . Accordingly, the shielding horizontal line 154G and the first vertical signal line 132 are not shorted to each other.

도 12는 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다. 도 12에서 차폐 가로 라인(154G), 공통 전극 라인(160), 절연층(I1), 세로방향 신호 라인(130), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 차례로 기판(110)에 적층되어 있다. 구체적으로, 도 12의 단면은 차폐 가로 라인(154G)과 공통 전극 라인(160)의 적층 순서에서 도 11의 단면과 상이하다. 따라서, 도 12의 단면에서 각 필름층의 재질, 적층 관계 등은 도 11의 관련 설명을 참조할 수 있으며, 반복하여 설명하지 않는다. 도 12의 단면에서 구간(SEC1)은 차폐 가로 라인(154G)이 세로방향 신호 라인(130)에 중첩될 뿐만 아니라 공통 전극 라인(160)에도 중첩될 때, 각 필름층의 적층 순서를 나타낸다. 동시에 구간(SEC2)은 제 1 차폐 세로 라인(150A)과 차폐 가로 라인(154G)이 공통 전극 라인(160)과 중첩될 때, 각 필름층의 적층 순서를 나타낸다. 여기서 구간(SEC2)의 필름층 수와 필름층의 적층 순서는 대략 도 4의 단면 구조와 동일하다.12 is a diagram illustrating another embodiment of a cross-section taken along line B-B in the electronic device of FIG. 2 . 12 , a shielding horizontal line 154G, a common electrode line 160, an insulating layer I1, a vertical signal line 130, an insulating layer I2, a filter layer CF, an insulating layer I3, and a pixel electrode 144 are sequentially stacked on the substrate 110 . Specifically, the cross section of FIG. 12 is different from the cross section of FIG. 11 in the stacking order of the shielding horizontal line 154G and the common electrode line 160 . Therefore, in the cross section of FIG. 12 , the material of each film layer, the lamination relationship, etc. may refer to the related description of FIG. 11 , and will not be repeated. In the cross section of FIG. 12 , a section SEC1 indicates the stacking order of each film layer when the shielding horizontal line 154G not only overlaps the vertical signal line 130 but also the common electrode line 160 . At the same time, the section SEC2 indicates the stacking order of each film layer when the first shielding vertical line 150A and the shielding horizontal line 154G overlap the common electrode line 160 . Here, the number of film layers in the section SEC2 and the stacking order of the film layers are approximately the same as the cross-sectional structure of FIG. 4 .

도 11 및 도 12의 구간(SEC1)에서, 차폐 가로 라인(154G)과 세로방향 신호 라인(130)의 중첩 관계 및 필름층의 적층 순서는 도 6 내지 도 9의 임의의 실시예에 적용될 수 있다. 예를 들어, 구간(SEC1)의 공통 전극 라인(160)이 제거되면, 도 6 및 7의 실시예에서 중첩부(150C2, 150D2)가 제 1 세로방향 신호 라인(132)에 중첩된 단면 구조로 볼 수 있다. 예를 들어, 중첩부(150C2, 150D2)가 제 1 세로방향 신호 라인(132)에 중첩되는 단면 구조는 차례로 적층된 기판(110), 중첩부(150C2 또는 150D2), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)을 포함할 수 있다. 도 6 및 도 7의 실시예에서 중첩부(152C2, 152D2)가 제 3 세로방향 신호 라인(134)에 중첩된 단면 구조 및 도 8 및 도 9의 실시예에서 차폐 가로 라인(154E)이 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(135)에 중첩된 단면구조이다. 예를 들어, 중첩부(150C2, 150D2)가 제 3 세로방향 신호 라인(134)에 중첩된 단면 구조는 차례로 적층된 기판(110), 중첩부(150C2 또는 150D2), 절연층(I1), 제 3 세로방향 신호 라인(134), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)을 포함할 수 있다.In the section SEC1 of FIGS. 11 and 12 , the overlapping relationship between the shielding horizontal line 154G and the vertical signal line 130 and the stacking order of the film layers may be applied to any of the embodiments of FIGS. 6 to 9 . . For example, when the common electrode line 160 of the section SEC1 is removed, in the embodiment of FIGS. 6 and 7 , the overlapping portions 150C2 and 150D2 have a cross-sectional structure overlapping the first vertical signal line 132 . can see. For example, the cross-sectional structure in which the overlapping portions 150C2 and 150D2 overlap the first vertical signal line 132 is the sequentially stacked substrate 110 , the overlapping portion 150C2 or 150D2 , the insulating layer I1 , and the second 1 may include a vertical signal line 132 , an insulating layer I2 , a filter layer CF, an insulating layer I3 , and a pixel electrode 144 . In the embodiment of FIGS. 6 and 7 , the overlapping portions 152C2 and 152D2 overlap the third longitudinal signal line 134 , and in the embodiment of FIGS. 8 and 9 , the shielding horizontal line 154E is the first It has a cross-sectional structure superimposed on the vertical signal line 132 and the third vertical signal line 135 . For example, the cross-sectional structure in which the overlapping portions 150C2 and 150D2 are overlapped with the third vertical signal line 134 has a sequentially stacked substrate 110 , the overlapping portion 150C2 or 150D2 , the insulating layer I1 , and the first 3 may include a vertical signal line 134 , an insulating layer I2 , a filter layer CF , an insulating layer I3 , and a pixel electrode 144 .

도 13은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 13의 전자 장치(100H)는 도 10의 전자 장치(100G)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100H)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A), 차폐 가로 라인(154G) 및 제 2 차폐 세로 라인(152B)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100H)가 제 2 차폐 세로 라인(152H)을 더 포함한다는 점에서 도 10의 실시예와 상이하다.13 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100H of FIG. 13 is substantially similar to the electronic device 100G of FIG. 10 , the same members described in the two embodiments may refer to the above description. The electronic device 100H includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150A, and a shielding horizontal line 154G and a second shielding longitudinal line 152B. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150A, and the common electrode line 160 may refer to the above-described embodiment, and are not repeated herein. Specifically, this embodiment is different from the embodiment of FIG. 10 in that the electronic device 100H further includes a second shielding vertical line 152H.

본 실시예에서, 제 1 차폐 세로 라인(150A)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하고, 제 2 차폐 세로 라인(152H)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150A)의 말단과 제 2 차폐 세로 라인(152H)의 말단 사이에 연결되어 U 자형 패턴을 이루지만 이에 한정되지 않는다. 픽셀 구조(140)는 능동 소자(142) 및 픽셀 전극(144)을 포함하고, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)은 픽셀 전극(144)의 서로 대향하는 양측에 위치한다. 픽셀 전극(144)은 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)을 가로지를 수 있다. 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)은 모두 투명 전도성 물질로 이루어지므로, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)이 위치하는 영역은 픽셀 구조(140)의 표시 면적을 가리지 않고 전자 장치(100H)의 표시 효과를 보장하는데 유리하다.In this embodiment, the first shielding vertical line 150A is positioned between the first longitudinal signal line 132 and the second longitudinal signal line 134 , and the second shielding vertical line 152H is located in the third longitudinal direction. It is located between the signal line 136 and the fourth longitudinal signal line 138 . The shielding horizontal line 154G is connected between the end of the first shielding vertical line 150A and the end of the second shielding vertical line 152H to form a U-shaped pattern, but is not limited thereto. The pixel structure 140 includes an active element 142 and a pixel electrode 144 , and the first shielding vertical line 150A and the second shielding vertical line 152H are disposed on opposite sides of the pixel electrode 144 . Located. The pixel electrode 144 may cross the first vertical shielding line 150A and the second shielding vertical line 152H. Since both the first shielding vertical line 150A and the second shielding vertical line 152H are made of a transparent conductive material, the region where the first shielding vertical line 150A and the second shielding vertical line 152H are positioned has a pixel structure It is advantageous to ensure the display effect of the electronic device 100H regardless of the display area of the 140 .

본 실시예에서 차폐 가로 라인(154G), 제 1 차폐 세로 라인(150A) 및 제 2 차폐 세로 라인(152H)이 서로 연결되어 형성된 U 자형 패턴은 예를 들어 공통 전극 라인(160)의 제 1 라인(162)에 중첩될 뿐만 아니라 공통 전극 라인(160)의 제 2 라인(164)에도 중첩되며, 제 1 차폐 세로 라인(150A) 및 제 2 차폐 세로 라인(152H)은 심지어 제 1 라인(162)을 가로지르지만, 이를 예로 하지 않는다. 일부 실시예에서, 차폐 가로 라인(154G), 제 1 차폐 세로 라인(150A) 및 제 2 차폐 세로 라인(152H) 중의 하나만 또는 둘 다 공통 전극 라인(160)에 중첩되어 접촉될 수 있다. 예를 들어, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)은, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H) 중의 하나가 제 1 라인(162)을 가로지르고, 다른 하나는 제 1 라인(162)과 일정 거리 이격되도록 서로 다른 길이를 가질 수 있다. 또는, 다른 실시예에서, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H) 사이에 연결된 차폐 가로 라인(154G)은 제 2 라인(164)과 중첩되지 않을 수 있다.In this embodiment, the U-shaped pattern formed by connecting the shielding horizontal line 154G, the first shielding vertical line 150A, and the second shielding vertical line 152H to each other is, for example, the first line of the common electrode line 160 . Not only overlapping 162, but also overlapping second line 164 of common electrode line 160, first shielding vertical line 150A and second shielding vertical line 152H even the first line 162 , but this is not an example. In some embodiments, one or both of the shielding horizontal line 154G, the first shielding vertical line 150A, and the second shielding vertical line 152H may overlap and contact the common electrode line 160 . For example, the first shielding vertical line 150A and the second shielding vertical line 152H is one of the first shielding vertical line 150A and the second shielding vertical line 152H is the first line 162 . The other one may have different lengths so as to be spaced apart from the first line 162 by a predetermined distance. Alternatively, in another embodiment, the shielding horizontal line 154G connected between the first shielding vertical line 150A and the second shielding vertical line 152H may not overlap the second line 164 .

도 14는 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 14의 전자 장치(100I)는 도 13의 전자 장치(100H)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100I)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A), 차폐 가로 라인(154G), 제 2 차폐 세로 라인(152H) 및 차폐 가로 라인(154E)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.14 is a partial schematic diagram of an electronic device according to an embodiment of the present invention. Since the electronic device 100I of FIG. 14 is substantially similar to the electronic device 100H of FIG. 13 , the same members described in the two embodiments may refer to the above description. The electronic device 100I includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150A, and a shielding horizontal line 154G, a second shielding vertical line 152H, and a shielding transverse line 154E. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150A, and the common electrode line 160 may refer to the above-described embodiment, and are not repeated herein.

구체적으로, 본 실시예는 전자 장치(100H)가 차폐 가로 라인(154E)을 더 포함한다는 점에서 도 13의 실시예와 상이하며, 차폐 가로 라인(154E)의 설치 방식은도 8의 차폐 가로 라인(154E)과 대략 동일하다. 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150A)으로부터 가로방향으로 연장되어 제 1 세로방향 신호 라인(132) 및 제 3 세로방향 신호 라인(136)을 가로지르며, 제 2 차폐 세로 라인(152H)에 연결된다. 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150A)의 중간단에 연결되고 또 제 2 차폐 세로 라인(152H)의 중간단에 연결된다. 픽셀 구조(140)의 픽셀 전극(144)은, 예를 들어 가로방향 트렁크부(MH)와 세로방향 트렁크부(MV)를 가지며, 가로방향 트렁크부(MH)와 세로방향 트렁크부(MV)는 십자형으로 교차하고, 기판(110)에서의 차폐 가로 라인(154E)의 정투영은 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나, 이에 한정되지 않는다.Specifically, the present embodiment is different from the embodiment of FIG. 13 in that the electronic device 100H further includes a shielding horizontal line 154E, and the installation method of the shielding horizontal line 154E is the shielding horizontal line of FIG. 8 . (154E) is approximately the same. The shielding transverse line 154E extends transversely from the first shielding vertical line 150A to cross the first longitudinal signal line 132 and the third longitudinal signal line 136, and includes a second shielding vertical line ( 152H). The shielding horizontal line 154E is connected to the middle end of the first shielding vertical line 150A and connected to the middle end of the second shielding vertical line 152H. The pixel electrode 144 of the pixel structure 140 has, for example, a horizontal trunk portion MH and a vertical trunk portion MV, and the horizontal trunk portion MH and the vertical trunk portion MV are Intersecting in a cross shape, the orthographic projection of the shielding horizontal line 154E on the substrate 110 may overlap with the orthographic projection of the horizontal trunk portion MH on the substrate 110 , but is not limited thereto.

도 15는 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 15의 전자 장치(100J)는 도 14의 전자 장치(100I)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100J)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A), 차폐 가로 라인(154G), 제 2 차폐 세로 라인(152H), 차폐 가로 라인(154E) 및 제 3 차폐 세로 라인(156F)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.15 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100J of FIG. 15 is substantially similar to the electronic device 100I of FIG. 14 , the same members described in the two embodiments may refer to the above description. The electronic device 100J includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150A, and a shielding horizontal line 154G, a second shielding vertical line 152H, a shielding horizontal line 154E, and a third shielding vertical line 156F. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150A, and the common electrode line 160 may refer to the above-described embodiment, and are not repeated herein.

구체적으로, 본 실시예는 전자 장치(100H)가 제 3 차폐 세로 라인(156F)을 더 포함한다는 점에서 도 13의 실시예와 상이하고, 여기서 제 3 차폐 세로 라인(156F)의 설치 방식은 도 9의 제 3 차폐 세로 라인(156F)과 대략 동일하다. 제 3 차폐 세로 라인(156F)은 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H) 사이에 위치한다. 제 3 차폐 세로 라인(156F)은 차폐 가로 라인(154E)에 연결될 수 있으며, 제 3 차폐 세로 라인(156F)과 차폐 가로 라인(154E)은 서로 교차되어 십자 형태를 이루지만 이에 한정되지 않는다. 본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 예를 들어 세로방향 트렁크부(MV) 및 가로방향 트렁크부(MH)를 가지며, 여기서 기판(110)에서의 제 3 차폐 세로 라인(156F)의 정투영은 기판(110)에서의 세로방향 트렁크부(MV)의 정투영과 중첩될 수 있고, 기판(110)에서의 차폐 가로 라인(154E)의 정투영은 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나, 이에 한정되지 않는다.Specifically, this embodiment is different from the embodiment of FIG. 13 in that the electronic device 100H further includes a third shielding vertical line 156F, where the installation method of the third shielding vertical line 156F is shown in FIG. The third shielding vertical line 156F of 9 is approximately the same. The third shielding vertical line 156F is positioned between the first shielding vertical line 150A and the second shielding vertical line 152H. The third shielding vertical line 156F may be connected to the shielding horizontal line 154E, and the third shielding vertical line 156F and the shielding horizontal line 154E cross each other to form a cross, but is not limited thereto. In the present embodiment, the pixel electrode 144 of the pixel structure 140 has, for example, a longitudinal trunk MV and a lateral trunk MH, wherein the third shielding longitudinal line in the substrate 110 . The orthographic projection of 156F may overlap with the orthographic projection of the longitudinal trunk portion MV on the substrate 110 , and the orthographic projection of the shielding transverse line 154E on the substrate 110 is at the substrate 110 . may overlap with the orthogonal projection of the transverse trunk portion MH, but is not limited thereto.

도 16은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 16의 전자 장치(100K)는 도 13의 전자 장치(100H)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100K)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150K), 차폐 가로 라인(154G) 및 제 2 차폐 세로 라인(152K)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.16 is a partial schematic diagram of an electronic device according to an embodiment of the present disclosure; Since the electronic device 100K of FIG. 16 is substantially similar to the electronic device 100H of FIG. 13 , the same members described in the two embodiments may refer to the above description. The electronic device 100K includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150K, and a shielding horizontal line 154G and a second shielding longitudinal line 152K. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150A, and the common electrode line 160 may refer to the above-described embodiment, and are not repeated herein.

구체적으로,본 실시예에서, 제 1 차폐 세로 라인(150K) 및 제 2 차폐 세로 라인(152K)의 레이아웃 방식 및 패턴 설계는 도 6의 제 1 차폐 세로 라인(150C) 및 제 2 차폐 세로 라인(152C)과 대략 동일하다. 다만, 전자 장치(100K)에서 제 1 차폐 세로 라인(150K) 및 제 2 차폐 세로 라인(152K)은 공통 전극 라인(160)의 제 2 라인(164)에 중첩되도록 연장될 수 있으며, 두 말단에서 차폐 가로 라인(154G)에 의해 함께 연결될 수 있다.Specifically, in this embodiment, the layout method and pattern design of the first shielding vertical line 150K and the second shielding vertical line 152K is the first shielding vertical line 150C and the second shielding vertical line ( 152C). However, in the electronic device 100K, the first shielding vertical line 150K and the second shielding vertical line 152K may extend to overlap the second line 164 of the common electrode line 160, and at two ends may be connected together by shielding transverse lines 154G.

제 1 차폐 세로 라인(150K)은 연장부(150K1)와 중첩부(150K2)를 갖는다. 연장부(150K1)는 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162) 및 제 2 라인(164)과 접촉하며, 중첩부(150K2)는 연장부(150K1)에 연결되고 제 1 세로방향 신호 라인(132)과 중첩된다. 또한, 제 2 차폐 세로 라인(152K)도 연장부(152K1)와 중첩부(152K2)를 가지며, 연장부(152K1)는 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이의 간격에서 연장되어 공통전극 라인(160)의 제 1 라인(162)과 접촉하며, 중첩부(152K2)는 연장부(152K1)에 연결되고 제 3 세로방향 신호 라인(136)과 중첩된다. 본 실시예에서, 중첩부(150K2)는 연장부(150K1)의 중간단에 연결되고, 중첩부(152K2)는 연장부(152K1)의 중간단에 연결되지만 이에 한정되지 않는다.The first shielding vertical line 150K has an extended portion 150K1 and an overlapping portion 150K2. The extension part 150K1 extends at a gap between the first vertical signal line 132 and the second vertical signal line 134 to form the first line 162 and the second line 164 of the common electrode line 160 . ), the overlapping portion 150K2 is connected to the extension portion 150K1 and overlaps the first longitudinal signal line 132 . In addition, the second shielding vertical line 152K also has an extended portion 152K1 and an overlapping portion 152K2, and the extended portion 152K1 includes a third longitudinal signal line 136 and a fourth longitudinal signal line 138. It extends at an interval therebetween to contact the first line 162 of the common electrode line 160 , and the overlapping portion 152K2 is connected to the extension 152K1 and overlaps the third vertical signal line 136 . In the present embodiment, the overlapping portion 150K2 is connected to the middle end of the extension portion 150K1 , and the overlapping portion 152K2 is connected to the intermediate end of the extension portion 152K1 , but is not limited thereto.

도 17은 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 17의 전자 장치(100L)는 도 13의 전자 장치(100H)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100L)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150L), 차폐 가로 라인(154G) 및 제 2 차폐 세로 라인(152L)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.17 is a partial schematic diagram of an electronic device according to an embodiment of the present invention. Since the electronic device 100L of FIG. 17 is substantially similar to the electronic device 100H of FIG. 13 , the same members described in the two embodiments may refer to the above description. The electronic device 100L includes a substrate 110 , a plurality of horizontal signal lines 120 , a plurality of vertical signal lines 130 , a common electrode line 160 , a first shielding vertical line 150L, and a shielding horizontal line 154G and a second shielding longitudinal line 152L. Here, the vertical signal line 130 connects the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth vertical signal line 138 . may include The substrate 110, the horizontal signal line 120, the first vertical signal line 132, the second vertical signal line 134, the third vertical signal line 136, the fourth vertical signal line ( 138), the pixel structure 140, the first shielding vertical line 150A, and the common electrode line 160 may refer to the above-described embodiment, and are not repeated herein.

본 실시예에서, 제 1 차폐 세로 라인(150L)과 제 2 차폐 세로 라인(152L)의 레이아웃 방식과 패턴 설계는 도 7의 제 1 차폐 세로 라인(150D) 및 제 2 차폐 세로 라인(152D)과 대략 동일하다. 제 1 차폐 세로 라인(150L)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하는 연장부(150L1) 및 제 1 세로방향 신호 라인(132)과 중첩되는 중첩부(150L2)를 포함할 수 있다. 제 2 차폐 세로 라인(152L)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치하는 연장부(152L1) 및 제 3 세로방향 신호 라인(136)과 중첩되는 중첩부(152L2)를 포함할 수 있다. 또한, 제 1 차폐 세로 라인(150L)의 말단과 제 2 차폐 세로 라인(152L)의 말단은 차폐 가로 라인(154G)에 의해 함께 연결된다.In this embodiment, the layout method and pattern design of the first shielding vertical line 150L and the second shielding vertical line 152L is the first shielding vertical line 150D and the second shielding vertical line 152D of FIG. 7 and about the same The first shielding vertical line 150L overlaps the extension 150L1 positioned between the first vertical signal line 132 and the second vertical signal line 134 and the first vertical signal line 132 . An overlapping portion 150L2 may be included. The second shielding vertical line 152L overlaps the extension 152L1 positioned between the third vertical signal line 136 and the fourth vertical signal line 138 and the third vertical signal line 136 . An overlapping portion 152L2 may be included. In addition, the end of the first shielding vertical line 150L and the end of the second shielding vertical line 152L are connected together by the shielding horizontal line 154G.

도 18은 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 18의 전자 장치(100M)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150M), 제 2 차폐 세로 라인(152M), 차폐 전극(158M) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)은 도 2의 실시예와 대략 동일하므로 이들 부재의 구체적인 구조, 재질 및 상대적 배치 관계는 도 2의 관련 설명을 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다.18 is a partial schematic diagram of an electronic device according to an embodiment of the present invention. The electronic device 100M of FIG. 18 includes a substrate 110 , a horizontal signal line 120 , a first vertical signal line 132 , a second vertical signal line 134 , and a third vertical signal line 136 . ), the fourth longitudinal signal line 138 , the pixel structure 140 , the first shielding vertical line 150M, the second shielding vertical line 152M, the shielding electrode 158M, and the first line 162 and the second and a common electrode line 160 including two lines 164 . In this embodiment, the substrate 110 , the horizontal signal line 120 , the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth The vertical signal line 138 , the pixel structure 140 , and the common electrode line 160 are substantially the same as in the embodiment of FIG. 2 , so for the specific structure, material, and relative arrangement relationship of these members, refer to the related description of FIG. 2 . may be, and will not be repeated here.

도 18에서, 기판(110)에서의 제 1 차폐 세로 라인(150M)의 수직 투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 수직 투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 수직 투영 사이에 위치하고, 기판(110)에서의 제 2 차폐 세로 라인(152M)의 수직 투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 수직 투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 수직 투영 사이에 위치한다. 또한, 제 1 차폐 세로 라인(150M)과 제 2 차폐 세로 라인(152M)은 차폐 전극(158M)에 연결되고, 제 1 차폐 세로 라인(150M)과 제 2 차폐 세로 라인(152M)은 대응하는 가로방향 신호 라인(120)을 향해 연장되어, 공통 전극 라인(160)의 제 1 라인(162)을 가로지를 수 있다.In FIG. 18 , the vertical projection of the first shielding longitudinal line 150M at the substrate 110 is the vertical projection of the first longitudinal signal line 132 at the substrate 110 and the second longitudinal at the substrate 110 . Located between the vertical projection of the directional signal line 134 , the vertical projection of the second shielding longitudinal line 152M on the substrate 110 is between the vertical projection of the third longitudinal signal line 136 on the substrate 110 and located between the vertical projections of the fourth longitudinal signal line 138 on the substrate 110 . In addition, the first shielding vertical line 150M and the second shielding vertical line 152M are connected to the shielding electrode 158M, and the first shielding vertical line 150M and the second shielding vertical line 152M are horizontally corresponding to each other. It may extend toward the direction signal line 120 and cross the first line 162 of the common electrode line 160 .

차폐 전극(158M)은 예를 들어 전체면의 전극이며, 제 1 세로방향 신호 라인(132) 및 제 3 세로방향 신호 라인(136)을 가로지른다. 차폐 전극(158M)은 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138)과 중첩하지 않고 대략 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 기판(110)에서의 차폐 전극(158M)의 정투영은 기판(110)에서의 픽셀 구조(140)의 픽셀 전극(144)의 정투영과 중첩된다. 차폐 전극(158M), 제 1 차폐 세로 라인(150M) 및 제 2 차폐 세로 라인(152M)은 일체로 연결되며, 예를 들어 투명 전도성 재료로 만들어질 수 있다. 따라서, 차폐 전극(158M)은 픽셀 전극(144)의 대부분의 면적과 중첩되지만 픽셀 구조(140)의 유효 표시 면적에는 영향을 미치지 않는다.The shielding electrode 158M is, for example, a full-surface electrode and traverses the first longitudinal signal line 132 and the third longitudinal signal line 136 . The shielding electrode 158M does not overlap the second longitudinal signal line 134 and the fourth longitudinal signal line 138 and is approximately between the second longitudinal signal line 134 and the fourth longitudinal signal line 138 . is located in The orthographic projection of the shielding electrode 158M on the substrate 110 overlaps the orthographic projection of the pixel electrode 144 of the pixel structure 140 on the substrate 110 . The shielding electrode 158M, the first shielding vertical line 150M, and the second shielding vertical line 152M are integrally connected, and may be made of, for example, a transparent conductive material. Accordingly, the shielding electrode 158M overlaps most of the area of the pixel electrode 144 but does not affect the effective display area of the pixel structure 140 .

도 19는 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 19의 전자 장치(100N)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150N), 제 2 차폐 세로 라인(152N) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 2의 실시예와 대략 동일하므로 관련 설명은 도 2의 설명을 참조할 수 있다.19 is a partial schematic diagram of an electronic device according to an embodiment of the present invention. The electronic device 100N of FIG. 19 includes a substrate 110 , a horizontal signal line 120 , a first vertical signal line 132 , a second vertical signal line 134 , and a third vertical signal line 136 . ), a fourth longitudinal signal line 138 , a pixel structure 140 including an active element 142 and a pixel electrode 144 , a first shielding vertical line 150N, a second shielding vertical line 152N and A common electrode line 160 including a first line 162 and a second line 164 is included. In this embodiment, the substrate 110 , the horizontal signal line 120 , the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth The arrangement method, structure, and stacking order of the vertical signal line 138 , the pixel structure 140 , and the common electrode line 160 are approximately the same as those of the embodiment of FIG. 2 , so the related description may refer to the description of FIG. 2 . .

본 실시예에서, 기판(110)에서의 제 1 차폐 세로 라인(150N)의 정투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 정투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 정투영 사이에 위치하며, 기판(110)에서의 제 2 차폐 세로 라인(152N)의 정투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 정투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 정투영 사이에 위치된다. 또한, 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 모두 가로방향 신호 라인(120) 및 공통 전극 라인(160)의 제 1 라인(162)과 제 2 라인(164)을 가로지르면서 교차한다.In this embodiment, the orthographic projection of the first shielding vertical line 150N on the substrate 110 is the orthographic projection of the first vertical signal line 132 on the substrate 110 and the second projection of the first vertical signal line 132 on the substrate 110 . Located between the orthographic projections of the vertical signal lines 134 , the orthographic projection of the second shielding vertical lines 152N on the substrate 110 is the positive projection of the third vertical signal lines 136 on the substrate 110 . located between the projection and the orthographic projection of the fourth longitudinal signal line 138 on the substrate 110 . In addition, both the first shielding vertical line 150N and the second shielding vertical line 152N connect the first line 162 and the second line 164 of the horizontal signal line 120 and the common electrode line 160 to each other. traverse and intersect

가로방향 신호 라인(120) 및 공통 전극 라인(160)은 동일한 필름층으로 이루어질 수 있으며, 그 중, 가로방향 신호 라인(120)에 의해 전달되는 신호는 능동 소자(142)에 제공되는 스캔 신호이고, 공통 전극 라인(160)에 의해 전달되는 신호는 공통 전위이다. 가로방향 신호 라인(120)과 공통 전극 라인(160)에 교차하는 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 가로방향 신호 라인(120) 및 공통 전극 라인(160)과의 전기적 단락을 방지해야 한다. 따라서, 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)의 필름층은 가로방향 신호 라인(120)과 공통 전극 라인(160)의 필름층과 다를 수 있다. 또한, 본 실시예에서 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 전도성 구조(TH)를 통해 공통 전극 라인(160)에 전기적으로 연결되어 공통 전위를 받을 수 있으나, 이에 한정되지 않는다. 일부 실시예에서, 전자 장치(100N)에서의 전도성 구조(TH)는 생략될 수 있으며, 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 전자 장치(100N)의 구동 회로(예를 들어, 도 1에 도시된 구동 회로(IC))까지 연장되어, 구동 회로에 의해 제 1 차폐 세로 라인(150N) 및 제 2 차폐 세로 라인(152N)에 필요한 전위를 직접 제공받을 수 있다.The horizontal signal line 120 and the common electrode line 160 may be formed of the same film layer, and among them, a signal transmitted by the horizontal signal line 120 is a scan signal provided to the active element 142 , and , the signal carried by the common electrode line 160 is a common potential. The first shielding vertical line 150N and the second shielding vertical line 152N crossing the horizontal signal line 120 and the common electrode line 160 are connected to the horizontal signal line 120 and the common electrode line 160 and to prevent electrical short circuit. Accordingly, the film layers of the first shielding vertical line 150N and the second shielding vertical line 152N may be different from the film layers of the horizontal signal line 120 and the common electrode line 160 . In addition, in the present embodiment, the first shielding vertical line 150N and the second shielding vertical line 152N may be electrically connected to the common electrode line 160 through the conductive structure TH to receive a common potential. not limited In some embodiments, the conductive structure TH in the electronic device 100N may be omitted, and the first shielding vertical line 150N and the second shielding vertical line 152N are connected to the driving circuit ( For example, it may extend to the driving circuit (IC) shown in FIG. 1 , and a potential necessary for the first shielding vertical line 150N and the second shielding vertical line 152N may be directly provided by the driving circuit.

도 20은 도 19의 전자 장치의 C-C선에 따른 단면 구조의 일 실시예를 개략적으로 도시하고, 도 21은 도 19의 전자 장치의 D--D선에 따른 단면 구조의 실시예를 개략적으로 도시한다. 도 19, 도 20 및 도 21로부터, 제 1 차폐 세로 라인(150N), 절연층(I0), 공통 전극 라인(160), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 절연층(I0), 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물을 포함하며, 유기 절연 재료에는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등이 포함된다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 공통 전극 라인(160) 및 제 1 세로방향 신호 라인(132)의 재료는 금속 또는 합금을 포함한다. 제 1 차폐 세로 라인(150N) 및 픽셀 전극(144)의 재료는 투명 전도성 재료를 포함한다. 또한, 도 19의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하고, 도 19에서 제 2 차폐 세로 라인(152N)이 단면 구조에서의 적층 방식이 제 1 차폐 세로 라인(150N)과 동일할 수 있다.20 schematically illustrates an embodiment of a cross-sectional structure taken along line C-C of the electronic device of FIG. 19 , and FIG. 21 schematically illustrates an embodiment of a cross-sectional structure taken along line D-D of the electronic device of FIG. 19 . do. 19, 20 and 21 , a first shielding vertical line 150N, an insulating layer I0, a common electrode line 160, an insulating layer I1, a first longitudinal signal line 132, an insulating layer It can be seen that (I2), the filter layer (CF), the insulating layer (I3), and the pixel electrode 144 are sequentially stacked on the substrate 110 . Materials of the insulating layer I0, the insulating layer I1, the insulating layer I2, and the insulating layer I3 may include an inorganic insulating material or an organic insulating material, among which the inorganic insulating material is silicon oxide, silicon Nitride or silicon oxynitride, and organic insulating materials include polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI). The material of the filter layer CF may include a color filter material such as a red filter material, a green filter material, and a blue filter material. The material of the common electrode line 160 and the first longitudinal signal line 132 includes a metal or an alloy. The material of the first shielding vertical line 150N and the pixel electrode 144 includes a transparent conductive material. In addition, the film layer of the transverse signal line 120 of FIG. 19 is the same as the film layer of the common electrode line 160 , and the second shielding vertical line 152N in FIG. 19 is laminated in the cross-sectional structure of the first It may be the same as the shielding vertical line 150N.

도 20에서 알 수 있는 바와 같이, 전도성 구조(TH)는 제 1 차폐 세로 라인(150N)과 공통 전극 라인(160)의 제 1 라인(162)을 전기적으로 연결할 수 있고, 전도성 구조(TH)는 절연층(I0)을 관통하는 전도성 구조임을 알 수 있다. 이와 같이, 제 1 차폐 세로 라인(150N)의 필름층은 공통 전극 라인(160)의 필름층과 다르지만, 공통 전극 라인(160)에 전기적으로 연결될 수 있다. 공통 전극 라인(160)과 가로방향 신호 라인(120)의 필름층이 동일한 경우, 제 1 차폐 세로 라인(150N)은 가로방향 신호 라인(120)에 연결되지 않지만, 가로방향 신호 라인(120)이 공통 전극 라인(160)과 서로 독립적인 전기 특성을 유지하도록 할 수 있다.As can be seen in FIG. 20 , the conductive structure TH may electrically connect the first shielding vertical line 150N and the first line 162 of the common electrode line 160 , and the conductive structure TH is It can be seen that the conductive structure penetrates the insulating layer I0. As such, the film layer of the first shielding vertical line 150N is different from the film layer of the common electrode line 160 , but may be electrically connected to the common electrode line 160 . When the film layers of the common electrode line 160 and the horizontal signal line 120 are the same, the first shielding vertical line 150N is not connected to the horizontal signal line 120 , but the horizontal signal line 120 is not connected to the horizontal signal line 120 . Electrical characteristics independent of the common electrode line 160 may be maintained.

도 22는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시하고, 도 23은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다. 도 19, 도 22 및 도 23에서, 공통 전극 라인(160), 절연층(I1), 제 1 차폐 세로 라인(150N), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 도 19의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하고, 도 19에서 제 2 차폐 세로 라인(152N)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150N)과 동일할 수 있다. 본 실시예에서, 각 필름층의 재질은 도 20 및 도 21의 관련 설명을 참조할 수 있다.22 schematically illustrates another embodiment of a cross-sectional structure taken along a line C-C of the electronic device of FIG. 19 , and FIG. 23 schematically illustrates another embodiment of a cross-sectional structure taken along a line D-D of the electronic device of FIG. 19 . 19, 22 and 23 , the common electrode line 160, the insulating layer I1, the first shielding vertical line 150N, the insulating layer I2, the filter layer CF, the insulating layer I3, and the pixel It can be seen that the electrodes 144 are sequentially stacked on the substrate 110 . The film layer of the transverse signal line 120 of FIG. 19 is the same as the film layer of the common electrode line 160, and the second shielding vertical line 152N in FIG. 19 is laminated in the cross-sectional structure of the first shielding vertical It may be the same as the line 150N. In this embodiment, the material of each film layer may refer to the related description of FIGS. 20 and 21 .

도 22에서 채널 구조(TH)는 제 1 차폐 세로 라인(150N)과 공통 전극 라인(160)의 제 1 라인(162)을 전기적으로 연결할 수 있고, 전도성 구조(TH)는 절연층(I1)을 관통하는 전도성 구조임을 알 수 있다. 이와 같이, 제 1 차폐 세로 라인(150N)의 필름층은 공통 전극 라인(160)의 필름층과 다르지만, 공통 전극 라인(160)에 전기적으로 연결될 수 있다. 공통 전극 라인(160)과 가로방향 신호 라인(120)의 필름층이 동일한 경우, 제 1 차폐 세로 라인(150N)은 가로방향 신호 라인(120)에 연결되지 않지만, 가로방향 신호 라인(120)과 공통 전극 라인(160)이 서로 독립적인 전기 특성을 유지하도록 할 수 있다.In FIG. 22 , the channel structure TH may electrically connect the first shielding vertical line 150N and the first line 162 of the common electrode line 160 , and the conductive structure TH includes the insulating layer I1 . It can be seen that it is a penetrating conductive structure. As such, the film layer of the first shielding vertical line 150N is different from the film layer of the common electrode line 160 , but may be electrically connected to the common electrode line 160 . When the film layers of the common electrode line 160 and the horizontal signal line 120 are the same, the first shielding vertical line 150N is not connected to the horizontal signal line 120 , but is not connected to the horizontal signal line 120 and the horizontal signal line 120 . The common electrode line 160 may maintain electrical characteristics independent of each other.

또한, 본 실시예에서, 제 1 세로방향 신호 라인(132)과 제 1 차폐 세로 라인(150N)은 모두 절연층(I1)과 절연층(I2) 사이에 개재된다. 다만, 제 1 세로방향 신호 라인(132)과 제 1 차폐 세로 라인(150N)은 서로 다른 필름층을 사용하여 제조될 수 있다. 따라서, 제 1 세로방향 신호 라인(132)과 제 1 차폐 세로 라인(150N)은 서로 다른 재료의 부재일 수 있다. 예를 들어, 제 1 세로방향 신호 라인(132)의 재질은 금속 및 합금 등의 재료를 포함할 수 있고, 제 1 차폐 세로 라인(150N)의 재질은 금속 산화물 및 유기 전도성 재료 등의 투명 전도성 재료를 포함할 수 있다.Further, in this embodiment, both the first vertical signal line 132 and the first shielding vertical line 150N are interposed between the insulating layer I1 and the insulating layer I2. However, the first vertical signal line 132 and the first shielding vertical line 150N may be manufactured using different film layers. Accordingly, the first longitudinal signal line 132 and the first shielding vertical line 150N may be members of different materials. For example, the material of the first vertical signal line 132 may include a material such as a metal or an alloy, and the material of the first shielding vertical line 150N is a transparent conductive material such as a metal oxide and an organic conductive material. may include

도 24는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시하고, 도 25는 도 19의 전자 장치의 D-D선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시한다. 도 19, 도 24 및 도 25에서, 공통 전극 라인(160)의 제 1 라인(162)과 제 2 라인(164), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 제 1 차폐 세로 라인(150N), 필터층(CF), 절연층(13) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 도 19에서의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하고, 도 19의 제 2 차폐 세로 라인(152N)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150N)과 동일할 수 있다. 본 실시예에서, 각 필름층의 재질은 도 20 및 도 21의 관련 설명을 참조할 수 있다. 본 실시예에서, 제 1 차폐 세로 라인(150N)의 필름층은 절연층(I2) 상에 설치되고, 공통 전극 라인(160)의 필름층은 절연층(I1)의 아래에 설치된다. 따라서, 제 1 차폐 세로 라인(150N)을 공통 전극 라인(160)에 전기적으로 연결하기 위한 전도성 구조(TH)는 절연층(I1) 및 절연층(I2)을 관통할 수 있다.FIG. 24 schematically shows another embodiment of a cross-sectional structure taken along line C-C of the electronic device of FIG. 19 , and FIG. 25 schematically shows another embodiment of a cross-sectional structure of the electronic device of FIG. 19 taken along line D-D do. 19, 24 and 25, the first line 162 and the second line 164 of the common electrode line 160, the insulating layer I1, the first longitudinal signal line 132, the insulating layer ( It can be seen that I2), the first shielding vertical line 150N, the filter layer CF, the insulating layer 13 and the pixel electrode 144 are sequentially stacked on the substrate 110 . The film layer of the transverse signal line 120 in FIG. 19 is the same as the film layer of the common electrode line 160, and the second shielding vertical line 152N in FIG. 19 is laminated in the cross-sectional structure of the first shielding method It may be the same as the vertical line 150N. In this embodiment, the material of each film layer may refer to the related description of FIGS. 20 and 21 . In this embodiment, the film layer of the first shielding vertical line 150N is installed on the insulating layer I2 , and the film layer of the common electrode line 160 is installed under the insulating layer I1 . Accordingly, the conductive structure TH for electrically connecting the first shielding vertical line 150N to the common electrode line 160 may penetrate the insulating layer I1 and the insulating layer I2 .

도 20, 도 22 및 도 24는 각각 제 1 차폐 세로 라인(150N)이 서로 다른 적층 순서에서의 실시예를 도시하지만, 본 개시 내용은 이에 한정되지 않는다. 또한, 일부 실시예에서 전도성 구조(TH)는 생략될 수 있으며, 제 1 차폐 세로 라인(150N) 및 제 2 차폐 세로 라인(152N)은 필요한 신호를 수신하기 위해 전자 장치(100N) 주변에 설치된 구동 회로까지 연장될 수 있다.20, 22, and 24 each show an embodiment in which the first shielding vertical line 150N is in a different stacking order, but the present disclosure is not limited thereto. In addition, in some embodiments, the conductive structure TH may be omitted, and the first shielding vertical line 150N and the second shielding vertical line 152N are driving installed around the electronic device 100N to receive a necessary signal. circuit can be extended.

도 26은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다. 도 26의 전자 장치(100O)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150O), 제 2 차폐 세로 라인(152O), 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 19의 실시예와 대략 동일하므로 관련 설명은 도 19 및 관련 내용에 대한 설명을 참조할 수 있다.26 is a plan view illustrating an electronic device according to an embodiment of the present disclosure; The electronic device 100O of FIG. 26 includes a substrate 110 , a horizontal signal line 120 , a first vertical signal line 132 , a second vertical signal line 134 , and a third vertical signal line 136 . ) and a fourth longitudinal signal line 138 , a pixel structure 140 comprising an active element 142 and a pixel electrode 144 , a first shielding vertical line 150O, a second shielding vertical line 152O; A common electrode line 160 including a first line 162 and a second line 164 is included. In this embodiment, the substrate 110 , the horizontal signal line 120 , the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth The arrangement method, structure, and stacking order of the vertical signal line 138 , the pixel structure 140 , and the common electrode line 160 are approximately the same as in the embodiment of FIG. can refer to

본 실시예에서, 기판(110)에서의 제 1 차폐 세로 라인(150O)의 정투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 정투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 정투영 사이에 위치하고, 기판(110)에서의 제 2 차폐 세로 라인(152O)의 정투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 정투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 정투영 사이에 위치한다. 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)은 가로방향 신호 라인(120)과 중첩되지 않으며 공통 전극 라인(160)의 제 2 라인(164)과도 중첩되지 않는다.In this embodiment, the orthographic projection of the first shielding vertical line 150O on the substrate 110 is the orthographic projection of the first vertical signal line 132 on the substrate 110 and the second projection of the first vertical signal line 132 on the substrate 110 . Located between the orthographic projection of the longitudinal signal line 134 , the orthographic projection of the second shielding vertical line 1520 on the substrate 110 is the orthographic projection of the third longitudinal signal line 136 on the substrate 110 . and the orthographic projection of the fourth longitudinal signal line 138 on the substrate 110 . The first shielding vertical line 150O and the second shielding vertical line 1520 do not overlap the horizontal signal line 120 and do not overlap the second line 164 of the common electrode line 160 .

또한, 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)은 공통 전극 라인(160)의 필름층과 상이할 수 있다. 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)은 전도성 구조를 통해 공통 전극 라인(160)의 제 1 라인(162)에 연결되어 공통 전위를 수신할 수 있다. 구체적으로, 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)이 단면 구조에서의 적층 방식은 도 20 내지 도 24의 설명을 참조할 수 있다. 즉, 도 20 내지 도 24의 단면 구조는 전자 장치(100O)의 실시예로도 할 수 있다.In addition, the first vertical shielding line 150O and the second shielding vertical line 152O may be different from the film layer of the common electrode line 160 . The first shielding vertical line 150O and the second shielding vertical line 152O may be connected to the first line 162 of the common electrode line 160 through a conductive structure to receive a common potential. Specifically, the stacking method of the first shielding vertical line 150O and the second shielding vertical line 1520 in the cross-sectional structure may refer to the description of FIGS. 20 to 24 . That is, the cross-sectional structure of FIGS. 20 to 24 may be used as an embodiment of the electronic device 100O.

도 27은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다. 도 27의 전자 장치(100P)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150P), 제 2 차폐 세로 라인(152P), 차폐 가로 라인(154P) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 2의 실시예와 대략 동일하므로 관련 설명은도 2 및 관련 내용에 대한 설명을 참조할 수 있다.27 is a plan view illustrating an electronic device according to an embodiment of the present disclosure; The electronic device 100P of FIG. 27 includes a substrate 110 , a horizontal signal line 120 , a first vertical signal line 132 , a second vertical signal line 134 , and a third vertical signal line 136 . ), a fourth longitudinal signal line 138 , a pixel structure 140 including an active element 142 and a pixel electrode 144 , a first shielding vertical line 150P, a second shielding vertical line 152P; and a common electrode line 160 including a shielding horizontal line 154P and a first line 162 and a second line 164 . In this embodiment, the substrate 110 , the horizontal signal line 120 , the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth The arrangement method, structure, and stacking order of the vertical signal line 138 , the pixel structure 140 , and the common electrode line 160 are approximately the same as in the embodiment of FIG. can refer to

본 실시예에서, 기판(110)에서의 제 1 차폐 세로 라인(150P)의 정투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 정투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 정투영 사이에 위치하고, 기판(110)에서의 제 2 차폐 세로 라인(152P)의 정투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 정투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 정투영 사이에 위치한다. 차폐 가로 라인(154P)은 제 1 차폐 세로 라인(150P)에서 가로방향으로 연장되어 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(136)을 가로지르며, 차폐 가로 라인(154P)은 제 1 차폐 세로 라인(150P)과 제 2 차폐 세로 라인(152P) 사이에 연결된다. 또한, 기판(110)에서의 차폐 가로 라인(154P)의 정투영은 기판(110)에서의 공통 전극 라인(160)의 제 2 라인(164)의 정투영과 중첩될 수 있다.In the present embodiment, the orthographic projection of the first shielding vertical line 150P on the substrate 110 is the orthographic projection of the first vertical signal line 132 on the substrate 110 and the second projection of the first vertical signal line 132 on the substrate 110 . Located between the orthographic projection of the longitudinal signal line 134 , the orthographic projection of the second shielding vertical line 152P on the substrate 110 is the orthographic projection of the third longitudinal signal line 136 on the substrate 110 . and the orthographic projection of the fourth longitudinal signal line 138 on the substrate 110 . The shielding horizontal line 154P extends in the horizontal direction from the first shielding vertical line 150P to cross the first vertical signal line 132 and the third vertical signal line 136, and the shielding horizontal line 154P. is connected between the first shielding vertical line 150P and the second shielding vertical line 152P. Also, the orthographic projection of the shielding horizontal line 154P on the substrate 110 may overlap the orthographic projection of the second line 164 of the common electrode line 160 on the substrate 110 .

도 28은 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다. 도 27 및 도 28에서 제 1 차폐 세로 라인(150P) 및 차폐 가로 라인(154P), 절연층(I0), 공통 전극 라인(160), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 필터층(CF), 절연층(13) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 절연층(I0), 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 공통 전극 라인(160) 및 제 1 세로방향 신호 라인(132)의 재료는 금속 또는 합금을 포함한다. 제 1 차폐 세로 라인(150P), 차폐 가로 라인(154P) 및 픽셀 전극(144)의 재료는 투명 전도성 재료를 포함한다. 또한, 도 27의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하며, 도 27에서 제 2 차폐 세로 라인(152P)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150P)과 동일할 수 있다. 또한, 도 28에서 차폐 가로 라인(154P)과 제 1 세로방향 신호 라인(132)이 두께 방향(D3)에서 중첩되는 것을 알 수 있다.28 schematically illustrates an embodiment of a cross-sectional structure taken along line E-E of the electronic device of FIG. 27 . 27 and 28, the first shielding vertical line 150P and the shielding horizontal line 154P, the insulating layer I0, the common electrode line 160, the insulating layer I1, and the first vertical signal line 132 in FIGS. , it can be seen that the insulating layer I2 , the filter layer CF, the insulating layer 13 , and the pixel electrode 144 are sequentially stacked on the substrate 110 . The insulating layer I0, the insulating layer I1, the insulating layer I2, and the insulating layer I3 may include an inorganic insulating material or an organic insulating material, and the inorganic insulating material is silicon oxide, silicon nitride, or silicon. and the like, and the organic insulating material includes polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI). The material of the filter layer CF may include a color filter material such as a red filter material, a green filter material, and a blue filter material. The material of the common electrode line 160 and the first longitudinal signal line 132 includes a metal or an alloy. The material of the first shielding vertical line 150P, the shielding horizontal line 154P, and the pixel electrode 144 includes a transparent conductive material. In addition, the film layer of the horizontal signal line 120 of FIG. 27 is the same as the film layer of the common electrode line 160 , and the second shielding vertical line 152P in FIG. 27 is laminated in the cross-sectional structure of the first It may be the same as the shielding vertical line 150P. Also, it can be seen that the shielding horizontal line 154P and the first vertical signal line 132 overlap in the thickness direction D3 in FIG. 28 .

도 29는 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다. 도 27 및 도 29에서 공통 전극 라인(160), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 제 1 차폐 세로 라인(150P) 및 차폐 가로 라인(154P), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 공통 전극 라인(160) 및 제 1 세로방향 신호 라인(132)의 재료는 금속 또는 합금을 포함한다. 제 1 차폐 세로 라인(150P), 차폐 가로 라인(154P) 및 픽셀 전극(144)의 재료는 투명 전도성 재료를 포함한다. 또한, 도 27의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하며,도 27에서 제 2 차폐 세로 라인(152P)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150P)과 동일할 수 있다. 본 실시예에서 차폐 가로 라인(154P)은 두께 방향(D3)에서 제 1 세로방향 신호 라인(132)과 중첩되고, 차폐 가로 라인(154P)의 필름층과 제 1 세로방향 신호 라인(132)의 필름층 사이에 적어도 절연층(I2)이 설치되어 있다. 이와 같이, 차폐 가로 라인(154P)은 제 1 세로방향 신호 라인(132)과 교차하지만 두 라인은 전기적으로 연결되지 않는다.29 schematically illustrates an embodiment of a cross-sectional structure taken along line E-E of the electronic device of FIG. 27 . 27 and 29, the common electrode line 160, the insulating layer I1, the first longitudinal signal line 132, the insulating layer I2, the first shielding vertical line 150P, and the shielding horizontal line 154P. , it can be seen that the filter layer CF, the insulating layer I3 and the pixel electrode 144 are sequentially stacked on the substrate 110 . Materials of the insulating layer (I1), the insulating layer (I2), and the insulating layer (I3) may include an inorganic insulating material or an organic insulating material, and the inorganic insulating material includes silicon oxide, silicon nitride or silicon nitride, etc.; The organic insulating material includes polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI) and the like. The material of the filter layer CF may include a color filter material such as a red filter material, a green filter material, and a blue filter material. The material of the common electrode line 160 and the first longitudinal signal line 132 includes a metal or an alloy. The material of the first shielding vertical line 150P, the shielding horizontal line 154P, and the pixel electrode 144 includes a transparent conductive material. In addition, the film layer of the transverse signal line 120 of FIG. 27 is the same as the film layer of the common electrode line 160 , and the second shielding vertical line 152P in FIG. 27 is laminated in the cross-sectional structure of the first It may be the same as the shielding vertical line 150P. In this embodiment, the shielding horizontal line 154P overlaps the first vertical signal line 132 in the thickness direction D3, and the film layer of the shielding horizontal line 154P and the first vertical signal line 132 are formed. At least an insulating layer I2 is provided between the film layers. As such, the shielding horizontal line 154P intersects the first longitudinal signal line 132, but the two lines are not electrically connected.

도 30은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 30의 전자 장치(100Q)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150Q), 제 2 차폐 세로 라인(152Q), 차폐 가로 라인(154G) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 27의 실시예와 대략 동일하므로 관련 설명은 도 27의 설명을 참조할 수 있다.30 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure; The electronic device 100Q of FIG. 30 includes a substrate 110 , a horizontal signal line 120 , a first vertical signal line 132 , a second vertical signal line 134 , and a third vertical signal line 136 . ), a fourth longitudinal signal line 138 , a pixel structure 140 including an active element 142 and a pixel electrode 144 , a first shielding vertical line 150Q, a second shielding vertical line 152Q; and a common electrode line 160 including a shielding horizontal line 154G and a first line 162 and a second line 164 . In this embodiment, the substrate 110 , the horizontal signal line 120 , the first vertical signal line 132 , the second vertical signal line 134 , the third vertical signal line 136 , and the fourth The arrangement method, structure, and stacking order of the vertical signal line 138 , the pixel structure 140 , and the common electrode line 160 are approximately the same as those of the embodiment of FIG. 27 , so the related description may refer to the description of FIG. 27 . .

본 실시예에서, 제 1 차폐 세로 라인(150Q)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하고, 제 2 차폐 세로 라인(152Q)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 제 1 차폐 세로 라인(150Q)과 제 2 차폐 세로 라인(152Q)은 각각 전도성 구조(TH)를 통해 공통 전극 라인(160)의 제 1 라인(162)에 전기적으로 연결될 수 있다. 제 1 차폐 세로 라인(150Q)과 제 2 차폐 세로 라인(152Q)은 가로방향 신호 라인(120)과 중첩되지 않으며, 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150Q)의 말단과 제 2 차폐 세로 라인(152Q)의 말단 사이에 연결되어 U 자형 패턴을 형성하지만, 이에 한정되지 않는다. 또한 차폐 가로 라인(154G)은 공통 전극 라인(160)의 제 2 선(164)과 중첩될 수 있다. 제 1 차폐 세로 라인(150Q), 제 2 차폐 세로 라인(152Q) 및 차폐 가로 라인(154G)의 단면 구조는 도 28 및 도 29의 제 1 차폐 세로 라인(150P), 제 2 차폐 세로 라인(152P) 및 차폐 가로 라인(154P)과 동일할 수 있다. In this embodiment, the first shielding vertical line 150Q is located between the first longitudinal signal line 132 and the second longitudinal signal line 134 , and the second shielding vertical line 152Q is located in the third longitudinal direction. It is located between the signal line 136 and the fourth longitudinal signal line 138 . The first shielding vertical line 150Q and the second shielding vertical line 152Q may be electrically connected to the first line 162 of the common electrode line 160 through the conductive structure TH, respectively. The first shielding vertical line 150Q and the second shielding vertical line 152Q do not overlap the horizontal signal line 120 , and the shielding horizontal line 154G is connected to the end of the first shielding vertical line 150Q and the second It is connected between the ends of the shielding vertical line 152Q to form a U-shaped pattern, but is not limited thereto. Also, the shielding horizontal line 154G may overlap the second line 164 of the common electrode line 160 . The cross-sectional structure of the first shielding vertical line 150Q, the second shielding vertical line 152Q, and the shielding horizontal line 154G is the first shielding vertical line 150P and the second shielding vertical line 152P in FIGS. 28 and 29 . ) and the shielding horizontal line 154P may be the same.

도 31은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 31에는 전자 장치(200A)의 기판(210), 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234), 제 3 세로방향 신호 라인(236), 픽셀 구조(240)의 픽셀 전극(244), 제 1 차폐 세로 라인(250A) 및 제 2 차폐 세로 라인(252A)이 도시된다. 구체적으로, 전자 장치(200A)는 도 31에 도시된 구조 어레이 배열로 구성될 수 있고, 전자 장치(200A)는 가로방향 신호 라인 및 픽셀 구조(240)의 능동 소자와 같은 라인 및 회로 구조를 더 포함할 수 있으나, 세로방향 라인의 설치를 명확하게 설명하기 위해 도 31은 생략블록(BK)으로 이러한 부재의 위치를 표시한다. 일부 실시예에서, 가로방향 신호 라인 및 능동 소자의 배치 방식은 도 2 등의 실시예의 설명을 참조할 수 있지만, 이에 한정되지 않는다.31 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure; 31 shows the substrate 210 , the first vertical signal line 232 , the second vertical signal line 234 , the third vertical signal line 236 , and the pixel structure 240 of the electronic device 200A. A pixel electrode 244 , a first shielding vertical line 250A and a second shielding vertical line 252A are shown. Specifically, the electronic device 200A may be configured in the structure array arrangement shown in FIG. 31 , and the electronic device 200A further includes line and circuit structures such as lateral signal lines and active elements of the pixel structure 240 . may be included, but in order to clearly explain the installation of the longitudinal line, FIG. 31 indicates the positions of these members with an abbreviation block (BK). In some embodiments, the arrangement method of the transverse signal line and the active element may refer to the description of the embodiment, such as FIG. 2 , but is not limited thereto.

본 실시예에서 픽셀 전극(244)은 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)을 포함할 수 있고, 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)은 각각 생략블록(BK)의 서로 대향하는 양측에 위치한다. 제 1 세로방향 신호 라인(232) 및 제 3 세로방향 신호 라인(236)은 픽셀 전극(244) 주변에 위치한다. 제 2 세로방향 신호 라인(234)은 픽셀 전극(244)의 제 1 서브 전극(244A)의 중앙 트렁크부(MV)와 대략 중첩된다. 구체적으로, 기판(210)에서의 제 2 세로방향 신호 라인(234)의 정투영은 기판(110)에서의 제 1 서브 전극(244A)의 정투영의 중심선과 대략 중첩되고, 또 기판(110)에서의 제 2 서브 전극(244B)의 정투영의 중심선과 중첩된다. 제 1 차폐 세로 라인(250A) 및 제 2 차폐 세로 라인(252A)은 각각 픽셀 전극(244)의 서로 대향하는 양측에 위치한다. 동시에, 기판(210)에서의 제 1 차폐 세로 라인(250A)의 수직 투영은 기판(210)에서의 제 1 세로방향 신호 라인(232)의 수직 투영과 기판(210)에서의 제 2 세로방향 신호 라인(234)의 수직 투영 사이에 위치하고, 기판(210)에서의 제 2 차폐 세로 라인(252A)의 수직 투영은 기판(210)에서의 제 3 세로방향 신호 라인(236)의 수직 투영과 기판(210)에서의 제 2 세로방향 신호 라인(234)의 수직 투영 사이에 위치한다.In this embodiment, the pixel electrode 244 may include a first sub-electrode 244A and a second sub-electrode 244B, and the first sub-electrode 244A and the second sub-electrode 244B are omitted, respectively. (BK) located on opposite sides of each other. The first longitudinal signal line 232 and the third longitudinal signal line 236 are positioned around the pixel electrode 244 . The second longitudinal signal line 234 approximately overlaps the central trunk portion MV of the first sub-electrode 244A of the pixel electrode 244 . Specifically, the orthographic projection of the second longitudinal signal line 234 on the substrate 210 approximately overlaps with the center line of the orthographic projection of the first sub-electrode 244A on the substrate 110 , and the substrate 110 . It overlaps with the center line of the orthographic projection of the second sub-electrode 244B in . The first shielding vertical line 250A and the second shielding vertical line 252A are respectively positioned on opposite sides of the pixel electrode 244 . At the same time, the vertical projection of the first shielding longitudinal line 250A on the substrate 210 is the vertical projection of the first longitudinal signal line 232 on the substrate 210 and the second longitudinal signal on the substrate 210 . Located between the vertical projection of the line 234 , the vertical projection of the second shielding longitudinal line 252A on the substrate 210 is the vertical projection of the third longitudinal signal line 236 on the substrate 210 and the vertical projection of the third longitudinal signal line 236 on the substrate 210 . located between the vertical projections of the second longitudinal signal line 234 at 210 .

도 32는 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면을 나타내는 일 실시예이다. 도 32에서 제 1 차폐 세로 라인(250A), 절연층(I1), 절연층(I2) 및 픽셀 전극(244)이 기판(210) 상에 차례로 적층될 수 있음을 알 수 있다. 절연층(I1) 및 절연층(I2)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 제 1 차폐 세로 라인(250A) 및 픽셀 전극(244)의 재질은 투명 전도성 재료를 포함할 수 있다. 또한, 도 31의 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234) 및 제 3 세로방향 신호 라인(236)의 필름층은 절연층(I1)과 절연층(I2) 사이에 설치될 수 있고, 도 31에서 제 2 차폐 세로 라인(252A)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(250A)과 동일할 수 있다.32 is an exemplary embodiment illustrating a cross-section of a position where the first shielding vertical line 250A is positioned in the electronic device 200A of FIG. 31 . 32 , it can be seen that the first shielding vertical line 250A, the insulating layer I1 , the insulating layer I2 , and the pixel electrode 244 may be sequentially stacked on the substrate 210 . Materials of the insulating layer I1 and the insulating layer I2 may include an inorganic insulating material or an organic insulating material, among which the inorganic insulating material includes silicon oxide, silicon nitride, silicon nitroxide, or the like, and an organic insulating material includes polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI). The material of the first shielding vertical line 250A and the pixel electrode 244 may include a transparent conductive material. In addition, the film layers of the first longitudinal signal line 232 , the second longitudinal signal line 234 , and the third longitudinal signal line 236 in FIG. 31 are disposed between the insulating layer I1 and the insulating layer I2 . In FIG. 31 , the stacking method of the second shielding vertical line 252A in the cross-sectional structure may be the same as that of the first vertical shielding line 250A.

도 33은 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 다른 실시예를 개략적으로 도시한다. 도 33에서, 제 1 차폐 세로 라인(250A), 절연층(I1), 절연층(I2) 및 픽셀 전극(244)이 기판(210) 상에 차례로 적층될 수 있고, 절연층(I2)과 픽셀 전극(244) 사이에 필터층(CF) 및 제 3 절연층(I3)이 더 설치될 수 있음을 알 수 있다. 본 실시예에서 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 제 1 차폐 세로 라인(250A) 및 픽셀 전극(244)의 재질은 투명 전도성 재료를 포함할 수 있다. 또한, 도 31의 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234) 및 제 3 세로방향 신호 라인(236)의 필름층은 절연층(I1)과 절연층(I2) 사이에 설치될 수 있으며, 도 31에서 제 2 차폐 세로 라인(252A)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(250A)과 동일할 수 있다.FIG. 33 schematically shows another embodiment of a cross-section of a position where the first shielding vertical line 250A is located in the electronic device 200A of FIG. 31 . 33 , a first shielding vertical line 250A, an insulating layer I1 , an insulating layer I2 , and a pixel electrode 244 may be sequentially stacked on a substrate 210 , and the insulating layer I2 and the pixel It can be seen that a filter layer CF and a third insulating layer I3 may be further disposed between the electrodes 244 . In this embodiment, materials of the insulating layer I1, the insulating layer I2, and the insulating layer I3 may include an inorganic insulating material or an organic insulating material, and the inorganic insulating material is silicon oxide, silicon nitride, silicon nitroxide, etc. and, the organic insulating material includes polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI). The material of the filter layer CF may include a color filter material such as a red filter material, a green filter material, and a blue filter material. The material of the first shielding vertical line 250A and the pixel electrode 244 may include a transparent conductive material. In addition, the film layers of the first longitudinal signal line 232 , the second longitudinal signal line 234 , and the third longitudinal signal line 236 in FIG. 31 are disposed between the insulating layer I1 and the insulating layer I2 . In FIG. 31 , the stacking method of the second shielding vertical line 252A in the cross-sectional structure may be the same as that of the first vertical shielding line 250A.

도 33에서, 제 1 차폐 세로 라인(250A)의 필름층은 절연층(I1)과 기판(210) 사이에 위치한다. 일부 실시예에서, 제 1 차폐 세로 라인(250A)과 가로방향 신호 라인(도시하지 않음)은 연속적으로 적층된 필름층으로 구성될 수 있으므로, 제 1 차폐 세로 라인(250A)은 가로방향 신호 라인(도시하지 않음)에 연결될 수 있다. 또한, 다른 실시예에서, 제 1 차폐 세로 라인(250A)의 필름층은 절연층(I2)과 필터층(CF) 사이 또는 필터층(CF)과 절연층(I3) 사이에 선택적으로 위치할 수 있다.In FIG. 33 , the film layer of the first shielding vertical line 250A is positioned between the insulating layer I1 and the substrate 210 . In some embodiments, the first shielding vertical line 250A and the transverse signal line (not shown) may be composed of successively stacked film layers, so that the first shielding vertical line 250A is the transverse signal line ( not shown) may be connected. Also, in another embodiment, the film layer of the first shielding vertical line 250A may be selectively positioned between the insulating layer I2 and the filter layer CF or between the filter layer CF and the insulating layer I3 .

도 34는 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 34는 전자 장치(200B)의 기판(210), 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234), 제 3 세로방향 신호 라인(236), 픽셀 구조(240)의 픽셀 전극(244), 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)을 도시한다. 구체적으로 전자 장치(200B)는 도 34에 도시된 구조 어레이 배열로 구성될 수 있고, 전자 장치(200B)는 가로방향 신호 라인 및 픽셀 구조(240)의 능동 소자와 같은 라인 및 회로 구조를 더 포함할 수 있지만, 세로방향의 라인의 설치를 더 명확하게 설명하기 위해 도 34는 생략블록(BK)으로 이러한 부재의 위치를 표시한다. 일부 실시예에서, 가로방향 신호 라인 및 능동 소자의 배치 방식은 도 2 등의 실시예의 설명을 참조할 수 있다.34 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure; 34 shows a substrate 210 , a first longitudinal signal line 232 , a second longitudinal signal line 234 , a third longitudinal signal line 236 , and a pixel structure 240 of the electronic device 200B. Pixel electrode 244 , first shielding vertical line 250B and second shielding vertical line 252B are shown. Specifically, the electronic device 200B may be configured in the structure array arrangement shown in FIG. 34 , wherein the electronic device 200B further includes line and circuit structures such as lateral signal lines and active elements in the pixel structure 240 . However, in order to more clearly explain the installation of the longitudinal lines, Fig. 34 shows the positions of these members with an abbreviation block BK. In some embodiments, the arrangement method of the transverse signal line and the active element may refer to the description of the embodiment, such as FIG. 2 .

전자 장치(200B)는 전자 장치(200A)와 유사하므로, 두 실시예에서 동일한 소자 부호는 동일한 부재를 나타내며 서로 참조할 수 있다. 구체적으로, 전자 장치(200B)는 주로 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)의 레이아웃 방식에서 전자 장치(200A)와 상이하다. 본 실시예에서 픽셀 전극(244)은 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)을 포함할 수 있고, 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)은 생략블록의 서로 대향하는 양측에 위치하며, 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)은 모두 제 1 서브 전극(244B)과 중첩하지 않는다. 즉, 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)은 제 2 서브 전극(244A)과만 중첩된다. 제 1 차폐 세로 라인(250B)과 제 2 차폐 세로 라인(252B)은 제 1 서브 전극(244A)의 서로 대향하는 양측에 위치한다. 제 1 차폐 세로 라인(250B)은 제 1 세로방향 신호 라인(232)과 제 2 세로방향 신호 라인(234) 사이에 위치하고, 제 2 차폐 세로 라인(252B)은 제 2 세로방향 신호 라인(234)과 제 3 세로방향 신호 라인(236) 사이에 위치한다. 제 1 차폐 세로 라인(250B)과 제 2 차폐 세로 라인(252B)의 단면에서의 적층 순서는 도 32 및 도 33의 제 1 차폐 세로 라인(250A)에 대한 설명을 참조할 수 있다.Since the electronic device 200B is similar to the electronic device 200A, in the two embodiments, the same element code indicates the same member and may refer to each other. Specifically, the electronic device 200B is different from the electronic device 200A mainly in the layout method of the first shielding vertical line 250B and the second shielding vertical line 252B. In the present embodiment, the pixel electrode 244 may include a first sub-electrode 244A and a second sub-electrode 244B, and the first sub-electrode 244A and the second sub-electrode 244B are in the omitted block. Located on opposite sides of each other, the first vertical shielding line 250B and the second vertical shielding line 252B do not overlap the first sub-electrode 244B. That is, the first shielding vertical line 250B and the second shielding vertical line 252B overlap only the second sub-electrode 244A. The first vertical shielding line 250B and the second vertical shielding line 252B are positioned on opposite sides of the first sub-electrode 244A. The first shielding vertical line 250B is positioned between the first longitudinal signal line 232 and the second longitudinal signal line 234 , and the second shielding vertical line 252B is the second longitudinal signal line 234 . and the third longitudinal signal line 236 . For the stacking order in the cross-section of the first shielding vertical line 250B and the second shielding vertical line 252B, reference may be made to the description of the first shielding vertical line 250A in FIGS. 32 and 33 .

도 35는 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 34에는 전자 장치(200C)의 기판(210), 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234), 제 3 세로방향 신호 라인(236), 픽셀 구조(240)의 픽셀 전극(244), 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)이 도시되어 있다. 구체적으로, 전자 장치(200C)는 전자 장치(200A)와 유사하므로 두 실시예에서 동일한 소자 부호는 동일한 부재를 나타내며 서로 참조할 수 있다.35 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure; 34 shows the substrate 210, the first vertical signal line 232, the second vertical signal line 234, the third vertical signal line 236, and the pixel structure 240 of the electronic device 200C. A pixel electrode 244 , a first shielding vertical line 250C and a second shielding vertical line 252C are shown. In detail, since the electronic device 200C is similar to the electronic device 200A, in both embodiments, the same element code indicates the same member and may refer to each other.

전자 장치(200C)는 주로 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)의 레이아웃 방식에서 전자 장치(200A)와 상이하다. 본 실시예에서 픽셀 전극(244)은 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)을 포함할 수 있고, 제 1 서브 전극(244A)과 제 2 서브 전극(244B)은 생략블록의 서로 대향하는 양측에 위치하며, 제 1 차폐 세로 라인(250C)과 제 2 차폐 세로 라인(252C)은 모두 제 1 서브 전극(244A)과 중첩되지 않는다. 즉, 제 1 차폐 세로 라인(250C)과 제 2 차폐 세로 라인(252C)은 제 2 서브 전극(244B)과만 중첩된다. 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)은 제 2 서브 전극(244B)의 대향하는 양측에 위치한다. 제 1 차폐 세로 라인(250C)은 제 1 세로방향 신호 라인(232)과 제 2 세로방향 신호 라인(234) 사이에 위치하고, 제 2 차폐 세로 라인(252C)은 제 2 세로방향 신호 라인(234)과 제 3 세로방향 신호 라인(236) 사이에 위치한다. 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)의 단면에서의 적층 순서는 도 32 및 도 33에서의 제 1 차폐 세로 라인(250A)의 설명을 참조할 수 있다.The electronic device 200C is different from the electronic device 200A mainly in the layout method of the first shielding vertical line 250C and the second shielding vertical line 252C. In the present embodiment, the pixel electrode 244 may include a first sub-electrode 244A and a second sub-electrode 244B, and the first sub-electrode 244A and the second sub-electrode 244B are in the omitted block. Located on opposite sides of each other, the first vertical shielding line 250C and the second vertical shielding line 252C do not overlap the first sub-electrode 244A. That is, the first vertical shielding line 250C and the second vertical shielding line 252C overlap only the second sub-electrode 244B. The first shielding vertical line 250C and the second shielding vertical line 252C are positioned on opposite sides of the second sub-electrode 244B. The first shielding vertical line 250C is positioned between the first longitudinal signal line 232 and the second longitudinal signal line 234 , and the second shielding vertical line 252C is the second longitudinal signal line 234 . and the third longitudinal signal line 236 . For the stacking order in the cross-section of the first shielding vertical line 250C and the second shielding vertical line 252C, reference may be made to the description of the first shielding vertical line 250A in FIGS. 32 and 33 .

도 36은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 36에는 전자 장치(300A)의 기판(310), 제 1 세로방향 신호 라인(332), 제 2 세로방향 신호 라인(334), 제 3 세로방향 신호 라인(336), 픽셀 구조(340)의 픽셀 전극(344), 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)이 도시되어 있다. 구체적으로, 전자 장치(300A)는 도 36에 도시된 구조 어레이 배열로 구성될 수 있고, 전자 장치(300A)는 가로방향 신호 라인 및 픽셀 구조(240)의 능동 소자와 같은 라인 및 회로 구조를 더 포함할 수 있으나, 세로방향 라인의 설치를 명확하게 설명하기 위해 도 36은 생략블록(BK)으로 이러한 부재의 위치를 표시한다. 일부 실시예에서, 가로방향 신호 라인 및 능동 소자의 배치 방식은 도 2 등의 실시예의 설명을 참조할 수 있다.36 is a schematic partial plan view of an electronic device according to an embodiment of the present disclosure; 36 shows the substrate 310, the first longitudinal signal line 332, the second longitudinal signal line 334, the third longitudinal signal line 336, and the pixel structure 340 of the electronic device 300A. A pixel electrode 344, a first shielding vertical line 350A, and a second shielding vertical line 352A are shown. Specifically, the electronic device 300A may be configured in the structure array arrangement shown in FIG. 36 , wherein the electronic device 300A further includes line and circuit structures such as lateral signal lines and active elements of the pixel structure 240 . may be included, but in order to clearly explain the installation of the longitudinal line, FIG. 36 indicates the position of these members with an abbreviation block (BK). In some embodiments, the arrangement method of the transverse signal line and the active element may refer to the description of the embodiment, such as FIG. 2 .

도 36은 2개의 픽셀 구조(340)를 도시하고, 제 1 세로방향 신호 라인(332), 제 2 세로방향 신호 라인(334) 및 제 3 세로방향 신호 라인(336)은 2개의 픽셀 구조(340) 사이에 위치한다. 제 2 세로방향 신호 라인(334)은 제 1 세로방향 신호 라인(332)과 제 3 세로방향 신호 라인(336) 사이에 위치한다. 본 실시예에서, 기판(310)에서의 제 1 차폐 세로 라인(350A)의 수직 투영은 기판(310)에서의 제 1 세로방향 신호 라인(332)의 수직 투영과 기판(310)에서의 제 2 세로방향 신호 라인(334)의 수직 투영 사이에 위치하고, 기판(310)에서의 제 2 차폐 세로 라인(352A)의 수직 투영은 기판(310)에서의 제 2 세로방향 신호 라인(334)의 수직 투영과 기판(310)에서의 제 3 세로방향 신호 라인(336)의 수직 투영 사이에 위치한다. 따라서, 기판(310)에서의 제 1 차폐 세로 라인(350A)의 수직 투영은 기판(310)에서의 픽셀 전극(344)의 수직 투영 밖에 위치하고, 기판(310)에서의 제 2 차폐 세로 라인(352A)의 수직 투영은 기판(310)에서의 픽셀 전극(344)의 수직 투영 밖에 위치한다.36 shows two pixel structures 340 , wherein the first longitudinal signal line 332 , the second longitudinal signal line 334 and the third longitudinal signal line 336 have the two pixel structures 340 . ) is located between The second longitudinal signal line 334 is located between the first longitudinal signal line 332 and the third longitudinal signal line 336 . In the present embodiment, the vertical projection of the first shielding longitudinal line 350A at the substrate 310 is the vertical projection of the first longitudinal signal line 332 at the substrate 310 and the second at the substrate 310 . Located between the vertical projections of the longitudinal signal line 334 , the vertical projection of the second shielding longitudinal line 352A on the substrate 310 is the vertical projection of the second longitudinal signal line 334 on the substrate 310 . and the vertical projection of the third longitudinal signal line 336 on the substrate 310 . Accordingly, the vertical projection of the first shielding vertical line 350A on the substrate 310 is outside the vertical projection of the pixel electrode 344 on the substrate 310 , and the second shielding vertical line 352A on the substrate 310 is located outside the vertical projection of the pixel electrode 344 on the substrate 310 . ) lies outside the vertical projection of the pixel electrode 344 on the substrate 310 .

본 실시예에서, 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)은 예를 들어 모두 투명 배선이다. 즉, 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)은 투명 전도성 재료로 제조된다. 또한, 픽셀 전극(344)도 투명 재료로 제조된다. 일부 실시예에서, 픽셀 전극(344), 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)은 동일한 필름층일 수 있지만, 다른 실시예에서 픽셀 전극(344)의 필름층은 제 1 차폐 세로 라인(350A)과 제 2 차폐 세로 라인(352A)의 필름층과 다를 수 있다.In this embodiment, the first shielding vertical line 350A and the second shielding vertical line 352A are, for example, both transparent wirings. That is, the first shielding vertical line 350A and the second shielding vertical line 352A are made of a transparent conductive material. Further, the pixel electrode 344 is also made of a transparent material. In some embodiments, the pixel electrode 344 , the first shielding vertical line 350A, and the second shielding vertical line 352A may be the same film layer, while in other embodiments the film layer of the pixel electrode 344 is the first It may be different from the film layer of the shielding vertical line 350A and the second shielding vertical line 352A.

도 37은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 일 실시예를 개략적으로 도시한다. 도 37에서 절연층(I1), 절연층(I2), 제 1 차폐 세로 라인(350A) 및 절연층(I3)이 기판(310) 상에 차례로 적층될 수 있음을 알 수 있다. 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 절연층(I2)과 절연층(I3) 사이에 배치되는 제 1 차폐 세로 라인(350A)은 예를 들어 투명 전도성 재료로 제조될 수 있다. 본 실시예에서, 제 1 세로방향 신호 라인(332), 제 2 세로방향 신호 라인(334) 및 제 3 세로방향 신호 라인(336)의 필름층은 절연층(I1)과 절연층(I2) 사이에 위치할 수 있으며, 가로방향 신호 라인(도시하지 않음)의 필름층은 기판(310)과 절연층(I1) 사이에 위치할 수 있다. 또한, 픽셀 전극(344)의 필름층은 절연층(I3) 상에 설치될 수 있다. 즉, 절연층(I3)은 픽셀 전극(344)의 필름층과 제 1 차폐 세로 라인(350A)의 필름층 사이에 설치될 수 있다.37 schematically illustrates an embodiment of a cross-sectional structure in which the first shielding vertical line 350A is positioned in the electronic device 300 . 37 , it can be seen that the insulating layer I1 , the insulating layer I2 , the first shielding vertical line 350A, and the insulating layer I3 may be sequentially stacked on the substrate 310 . Materials of the insulating layer I1, the insulating layer I2, and the insulating layer I3 may include an inorganic insulating material or an organic insulating material, among which the inorganic insulating material is silicon oxide, silicon nitride or silicon nitroxide. and the organic insulating material includes polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP) or polyimide (PI). The first shielding vertical line 350A disposed between the insulating layer I2 and the insulating layer I3 may be made of, for example, a transparent conductive material. In this embodiment, the film layers of the first longitudinal signal line 332 , the second longitudinal signal line 334 and the third longitudinal signal line 336 are interposed between the insulating layer I1 and the insulating layer I2 . may be positioned, and the film layer of the transverse signal line (not shown) may be positioned between the substrate 310 and the insulating layer I1 . Also, a film layer of the pixel electrode 344 may be provided on the insulating layer I3 . That is, the insulating layer I3 may be provided between the film layer of the pixel electrode 344 and the film layer of the first shielding vertical line 350A.

도 38은 전자 장치(300)의 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 다른 실시예를 개략적으로 도시한다. 도 38의 단면 구조는 도 37의 단면 구조와 유사하므로, 두 실시예에서 동일한 소자 부호로 동일한 부재를 나타낸다. 도 38에서 절연층(I1), 절연층(I2), 제 1 차폐 세로 라인(350A), 필터층(CF) 및 절연층(I3)이 기판(310) 상에 차례로 적층될 수 있음을 알 수 있다. 절연층(I1), 절연층(I2), 제 1 차폐 세로 라인(350A) 및 절연층(I3)의 적층 순서 및 재질 등에 대한 설명은 도 37의 관련 설명을 참조할 수 있다. 필터층(CF)의 재질는 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다.38 schematically illustrates another embodiment of a cross-sectional structure in which the first shielding vertical line 350A of the electronic device 300 is positioned. Since the cross-sectional structure of FIG. 38 is similar to the cross-sectional structure of FIG. 37, the same elements are denoted by the same element symbols in both embodiments. 38 , it can be seen that the insulating layer I1 , the insulating layer I2 , the first shielding vertical line 350A, the filter layer CF, and the insulating layer I3 may be sequentially stacked on the substrate 310 . . For a description of the stacking order and material of the insulating layer I1 , the insulating layer I2 , the first shielding vertical line 350A, and the insulating layer I3 , reference may be made to the related description of FIG. 37 . The material of the filter layer CF may include a color filter material such as a red filter material, a green filter material, and a blue filter material.

도 39는 전자 장치(300)의 단면 구조의 다른 실시예를 개략적으로 도시한다. 도 39에서 도 36의 제 1 세로방향 신호 라인(332), 픽셀 전극(344) 및 제 1 차폐 세로 라인(350A)을 도시한 외에도, 생략블록(BK)에 설치된 가로 방향 신호 라인(320)도 도시하여 전자 장치(300)에서의 각 부재의 적층 관계를 설명한다. 도 39에서 가로방향 신호 라인(320), 절연층(I1), 제 1 세로방향 신호 라인(332), 절연층(I2) 및 픽셀 전극(344)이 기판(310) 상에 차례로 적층되고, 픽셀 전극(344)과 제 1 세로방향 신호 라인(332)이 동일한 필름층임을 알 수 있다.39 schematically shows another embodiment of a cross-sectional structure of an electronic device 300 . In FIG. 39, in addition to showing the first vertical signal line 332, the pixel electrode 344, and the first shielding vertical line 350A of FIG. 36, the horizontal signal line 320 installed in the omitted block BK is also shown. A stacking relationship of each member in the electronic device 300 will be described with reference to FIG. In FIG. 39 , a horizontal signal line 320 , an insulating layer I1 , a first vertical signal line 332 , an insulating layer I2 , and a pixel electrode 344 are sequentially stacked on a substrate 310 , and a pixel It can be seen that the electrode 344 and the first longitudinal signal line 332 are the same film layer.

상술한 바와 같이, 본 발명의 실시예의 전자 장치에서, 서로 다른 신호 라인 사이에 차폐 라인(예를 들어, 제 1 차폐 세로 라인, 제 2 차폐 세로 라인 등)이 설치된다. 차폐 라인은 공통 전위에 연결되어 신호 차폐 작용을 제공함으로써 신호 라인 간의 간섭을 줄일 수 있다. 따라서, 본 개시 내용의 실시예의 전자 장치는 비교적 바람직한 품질을 가질 수 있다.As described above, in the electronic device according to the embodiment of the present invention, a shielding line (eg, a first shielding vertical line, a second shielding vertical line, etc.) is installed between different signal lines. The shielding line may be connected to a common potential to provide a signal shielding action, thereby reducing interference between the signal lines. Accordingly, the electronic device of the embodiment of the present disclosure may have a relatively desirable quality.

물론, 본 발명은 기타 다양한 실시예를 가질 수도 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 정신과 본질을 벗어나지 않는 범위 내에서 본 발명에 따라 다양한 상응한 변경 및 변형을 할 수 있으며, 이러한 상응한 변경 및 변형은 모두 본 발명에 첨부된 청구 보호 범위 내에 속한다고 해야 할 것이다.Of course, the present invention may have other various embodiments, and those of ordinary skill in the art may make various corresponding changes and modifications according to the present invention within the scope without departing from the spirit and essence of the present invention. and such corresponding changes and modifications are intended to fall within the protection scope of the claims appended hereto.

산업상 이용 가능성Industrial Applicability

본 발명의 실시예의 전자 장치에서, 서로 다른 신호를 전송하는 서로 인접하는 라인 사이에 차폐 배선을 설치하여 라인 간의 결합으로 인한 악영향을 감소시킨다. 또한, 일부 실시예에서, 차폐 배선은 투명 배선일 수 있다. 따라서, 전자 장치를 사용하여 화면을 표시할 경우, 표시 개구율이 차폐 배선의 영향을 받지 않아 축소되지 않을 수 있다.In the electronic device according to an embodiment of the present invention, a shielding wiring is installed between adjacent lines for transmitting different signals to reduce adverse effects due to coupling between lines. Also, in some embodiments, the shielding wiring may be a transparent wiring. Therefore, when the screen is displayed using the electronic device, the display aperture ratio may not be reduced because it is not affected by the shielding wiring.

100`, 100A ~ 100Q, 200A ~ 200C, 300 전자 장치
110, 210, 310 기판
120, 320 가로방향 신호 라인
130, DL, VL, VL1, VL2 세로방향 신호 라인
132, 232, 332 제 1 세로방향 신호 라인
134, 234, 334 제 2 세로방향 신호 라인
136, 236, 336 제 3 세로방향 신호 라인
138 제 4 세로방향 신호 라인
140, 240, 340 픽셀 구조
142 능동 소자
144, 244, 344 필셀 전극
150A ~ 150D, 150K, 150L ~ 150Q, 250A ~ 250C, 350A 제 1 차폐 세로 라인
150C1, 152C1, 150D1, 152D1, 150K1, 152K1, 150L1, 152L1 연장부
150C2, 152C2, 150D2, 152D2, 150K2, 152K2, 150L2, 152L2 중첩부
152B ~ 152E, 152K ~ 152Q, 252A ~ 252C 제 2 차폐 세로 라인
154E, 154G, 154P 차례 가로 라인
156F 제 3 차폐 세로 라인
158M 차폐 전극
160 공통 전극 라인
162 제 1 라인
164 제 2 라인
244A 제 1 서브 전극
244B 제 2 서브 전극
A-A, B-B, C-C, D-D, E-E 단면 선
BK 생략 블록
CF 필터층
D1 제 1 방향
D2 제 2 방향
D3 두께 방향
I0 ~ I3 절연층
MH 가로방향 트렁크부
MV 세로방향 트렁크부
TH, VIA 전도성 구조
SEC1, SEC2 구간
ST 스트라이프부
100`, 100A to 100Q, 200A to 200C, 300 electronic devices
110, 210, 310 substrate
120, 320 horizontal signal line
130, DL, VL, VL1, VL2 vertical signal line
132, 232, 332 first longitudinal signal line
134, 234, 334 second longitudinal signal line
136, 236, 336 third longitudinal signal line
138 Fourth longitudinal signal line
140, 240 and 340 pixel structures
142 active element
144, 244, 344 pixel electrodes
150A to 150D, 150K, 150L to 150Q, 250A to 250C, 350A 1st shielding vertical line
150C1, 152C1, 150D1, 152D1, 150K1, 152K1, 150L1, 152L1 Extension
150C2, 152C2, 150D2, 152D2, 150K2, 152K2, 150L2, 152L2 overlap
152B to 152E, 152K to 152Q, 252A to 252C Second shielded vertical line
154E, 154G, 154P turn horizontal line
156F Third Shielding Vertical Line
158M shielded electrode
160 common electrode line
162 first line
164 second line
244A first sub-electrode
244B second sub-electrode
AA, BB, CC, DD, EE section line
BK omitted block
CF filter layer
D1 first direction
D2 second direction
D3 thickness direction
I0 ~ I3 insulating layer
MH transverse trunk section
MV vertical trunk
TH, VIA conductive structure
SEC1, SEC2 section
ST stripe part

Claims (20)

전자 장치에 있어서,
기판과,
상기 기판 상에 배치되는 복수의 가로방향 신호 라인과,
상기 기판 상에 배치되는, 제 1 절연층 및 상기 제 1 절연층을 관통하는 제 1 전도성 구조와,
상기 기판 상에 배치되고, 상기 복수의 가로방향 신호 라인과 서로 교차하는 제 1 세로방향 신호 라인과,
상기 기판 상에 배치되고, 상기 복수의 가로방향 신호 라인과 서로 교차하며, 상기 제 1 전도성 구조를 통해 상기 복수의 가로방향 신호 라인 중의 하나에 연결되는 제 2 세로방향 신호 라인과,
상기 기판 상에 배치되고, 상기 기판에서의 수직 투영이 상기 기판에서의 상기 제 1 세로방향 신호 라인의 수직 투영과 상기 기판에서의 상기 제 2 세로방향 신호 라인의 수직 투영 사이에 위치하는 제 1 차폐 세로 라인으로서,
상기 복수의 가로방향 신호 라인은 제 1 방향을 따라 연장하되, 상기 제 1 세로방향 신호 라인과 상기 제 2 세로방향 신호 라인 및 상기 제 1 차폐 세로 라인 각각은 제 2 방향을 따라 연장하고, 상기 제 1 방향과 상기 제 2 방향은 서로 교차하는 것인, 상기 제 1 차폐 세로 라인과,
상기 기판 상에 배치된 공통 전극 라인으로서, 상기 공통 전극 라인은 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하고, 상기 제 1 방향을 따라 연장하며, 상기 제 1 차폐 세로 라인은 상기 공통 전극 라인에 전기적으로 접속되고, 상기 공통 전극 라인은 제 1 라인과 제 2 라인을 포함하고, 상기 제 1 라인과 상기 제 2 라인은 직접 인접한 2개의 가로방향 신호 라인들 사이에 위치하고, 상기 제 1 라인과 상기 제 2 라인 각각은 상기 제 1 방향을 따라 연장하는 것인, 상기 공통 전극 라인
을 포함하는 것을 특징으로 하는 전자 장치.
In an electronic device,
board and
a plurality of transverse signal lines disposed on the substrate;
a first insulating layer disposed on the substrate and a first conductive structure penetrating the first insulating layer;
a first vertical signal line disposed on the substrate and crossing the plurality of horizontal signal lines;
a second longitudinal signal line disposed on the substrate, intersecting the plurality of transverse signal lines, and connected to one of the plurality of transverse signal lines through the first conductive structure;
a first shield disposed on the substrate, wherein a vertical projection on the substrate is between a vertical projection of the first longitudinal signal line on the substrate and a vertical projection of the second longitudinal signal line on the substrate As a vertical line,
The plurality of horizontal signal lines extend in a first direction, wherein each of the first vertical signal line, the second vertical signal line, and the first shielding vertical line extends along a second direction, The first direction and the second direction cross each other, the first shielding vertical line,
A common electrode line disposed on the substrate, wherein the common electrode line is positioned between two adjacent to each other of the plurality of transverse signal lines and extends in the first direction, and the first shielding vertical line comprises the electrically connected to a common electrode line, the common electrode line including a first line and a second line, the first line and the second line being positioned between two directly adjacent transverse signal lines, Each of the first line and the second line extends along the first direction, the common electrode line
An electronic device comprising a.
제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하되 상기 제 2 세로방향 신호 라인의 일측 상에 위치하면서 픽셀 전극을 포함하며, 상기 픽셀 전극은 상기 기판에 수직하는 방향으로 상기 제 1 세로방향 신호 라인 또는 상기 제 2 세로방향 신호 라인과 중첩되는 것을 특징으로 하는 전자 장치.
The method of claim 1,
and a plurality of pixel structures disposed on the substrate, wherein one of the plurality of pixel structures is positioned between adjacent two of the plurality of horizontal signal lines and is disposed on one side of the second vertical signal line. and a pixel electrode positioned on the , wherein the pixel electrode overlaps the first vertical signal line or the second vertical signal line in a direction perpendicular to the substrate.
제 2 항에 있어서,
상기 픽셀 전극은 상기 제 1 차폐 세로 라인과 중첩되는 것을 특징으로 하는 전자 장치.
3. The method of claim 2,
The pixel electrode overlaps the first shielding vertical line.
제 2 항에 있어서,
상기 픽셀 전극은 상기 제 2 세로방향 신호 라인을 가로지르고, 상기 픽셀 전극은 중앙 트렁크부를 가지며, 상기 제 2 세로방향 신호 라인은 상기 중앙 트렁크부와 중첩되는 것을 특징으로 하는 전자 장치.
3. The method of claim 2,
wherein the pixel electrode crosses the second longitudinal signal line, the pixel electrode has a central trunk, and the second longitudinal signal line overlaps the central trunk.
제 1 항에 있어서,
상기 제 1 차폐 세로 라인은 투명 배선인 것을 특징으로 하는 전자 장치.
The method of claim 1,
The first shielding vertical line is an electronic device, characterized in that the transparent wiring.
제 1 항에 있어서,
상기 공통 전극 라인은 상기 제 1 세로방향 신호 라인 및 상기 제 2 세로방향 신호 라인과 서로 교차하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
and the common electrode line crosses the first vertical signal line and the second vertical signal line.
제 1 항에 있어서,
상기 제 1 차폐 세로 라인은 상기 공통 전극 라인 상에 직접 적층되는 것을 특징으로 하는 전자 장치.
The method of claim 1,
The first shielding vertical line is directly stacked on the common electrode line.
제 1 항에 있어서,
상기 제 1 절연층은 상기 제 1 차폐 세로 라인과 상기 공통 전극 라인 사이에 배치되고, 다른 제 1 전도성 구조는 상기 제 1 차폐 세로 라인과 상기 공통 전극 라인을 전기적으로 연결하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
The first insulating layer is disposed between the first vertical shielding line and the common electrode line, and another first conductive structure electrically connects the first vertical shielding line and the common electrode line. .
제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하면서 픽셀 전극을 포함하고, 상기 제 1 차폐 세로 라인의 필름층은 상기 공통 전극 라인의 필름층과 상기 픽셀 전극의 필름층 사이에 위치하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
and a plurality of pixel structures disposed on the substrate, wherein one of the plurality of pixel structures includes a pixel electrode positioned between adjacent two of the plurality of transverse signal lines, the first shielding The film layer of the vertical line is positioned between the film layer of the common electrode line and the film layer of the pixel electrode.
제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하면서 픽셀 전극을 포함하고, 상기 공통 전극 라인의 필름층은 상기 제 1 차폐 세로 라인의 필름층과 상기 픽셀 전극의 필름층 사이에 위치하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
a plurality of pixel structures disposed on the substrate, wherein one of the plurality of pixel structures includes a pixel electrode positioned between adjacent two of the plurality of transverse signal lines, the common electrode line The film layer of the electronic device, characterized in that located between the film layer of the first shielding vertical line and the film layer of the pixel electrode.
제 1 항에 있어서,
상기 제 1 차폐 세로 라인은 상기 제 1 라인, 상기 제 2 라인 또는 이 두 라인과 중첩되는 것을 특징으로 하는 전자 장치.
The method of claim 1,
The first shielding vertical line overlaps the first line, the second line, or both lines.
제 1 항에 있어서,
제 2 차폐 세로 라인을 더 포함하며, 상기 제 1 세로방향 신호 라인은 상기 제 1 차폐 세로 라인과 상기 제 2 차폐 세로 라인 사이에 위치하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
The electronic device further comprising a second shielding vertical line, wherein the first vertical signal line is positioned between the first vertical shielding line and the second shielding vertical line.
제 12 항에 있어서,
제 3 세로방향 신호 라인을 더 포함하며, 상기 제 3 세로방향 신호 라인은 상기 제 1 세로방향 신호 라인과 상기 제 2 차폐 세로 라인 사이에 위치하는 것을 특징으로 하는 전자 장치.
13. The method of claim 12,
The electronic device of claim 1, further comprising: a third vertical signal line, wherein the third vertical signal line is positioned between the first vertical signal line and the second shielding vertical line.
제 13 항에 있어서,
제 4 세로방향 신호 라인을 더 포함하며, 상기 기판에서의 상기 제 1 세로방향 신호 라인과 상기 제 3 세로방향 신호 라인의 수직 투영은 상기 기판에서의 상기 제 2 세로방향 신호 라인의 수직 투영과 상기 기판에서의 상기 제 4 세로방향 신호 라인의 수직 투영 사이에 위치하는 것을 특징으로 하는 전자 장치.
14. The method of claim 13,
and a fourth longitudinal signal line, wherein the vertical projection of the first longitudinal signal line and the third longitudinal signal line on the substrate is equal to the vertical projection of the second longitudinal signal line on the substrate and the and located between the vertical projections of the fourth longitudinal signal line on the substrate.
제 1 항에 있어서,
상기 제 1 차폐 세로 라인에 연결되는 차폐 전극을 더 포함하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
The electronic device of claim 1, further comprising a shielding electrode connected to the first shielding vertical line.
제 1 항에 있어서,
상기 제 1 차폐 세로 라인은 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
The first shielding vertical line is positioned between two adjacent to each other of the plurality of horizontal signal lines.
제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 픽셀 전극을 포함하고, 상기 기판에서의 상기 제 1 차폐 세로 라인의 수직 투영은 상기 기판에서의 상기 픽셀 전극의 수직 투영과 중첩하지 않는 것을 특징으로 하는 전자 장치.
The method of claim 1,
further comprising a plurality of pixel structures disposed on the substrate, wherein one of the plurality of pixel structures comprises a pixel electrode, wherein the vertical projection of the first shielding vertical line on the substrate is the pixel electrode at the substrate An electronic device characterized in that it does not overlap with the vertical projection of
제 1 항에 있어서,
복수의 픽셀 구조 및 제 3 세로방향 신호 라인을 더 포함하며, 상기 복수의 픽셀 구조는 상기 기판 상에 어레이로 배치되고, 상기 제 2 세로방향 신호 라인은 상기 제 3 세로방향 신호 라인과 상기 제 1 세로방향 신호 라인 사이에 위치하고, 상기 제 1 세로방향 신호 라인, 상기 제 2 세로방향 신호 라인 및 상기 제 3 세로방향 신호 라인은 상기 복수의 픽셀 구조의 서로 인접하는 두 행 사이에 위치하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
further comprising a plurality of pixel structures and a third longitudinal signal line, wherein the plurality of pixel structures are disposed in an array on the substrate, wherein the second longitudinal signal line comprises the third longitudinal signal line and the first is located between vertical signal lines, and the first vertical signal line, the second vertical signal line and the third vertical signal line are located between two adjacent rows of the plurality of pixel structures. electronic device.
제 18 항에 있어서,
상기 기판 상에 배치된 제 2 차폐 세로 라인을 더 포함하며, 상기 기판에서의 상기 제 2 차폐 세로 라인의 수직 투영은 상기 기판에서의 상기 제 2 세로방향 신호 라인의 수직 투영과 상기 기판에서의 상기 제 3 세로방향 신호 라인의 수직 투영 사이에 위치하는 것을 특징으로 하는 전자 장치.
19. The method of claim 18,
and a second shielding vertical line disposed on the substrate, wherein a vertical projection of the second shielding vertical line on the substrate comprises a vertical projection of the second vertical signal line on the substrate and the vertical projection of the second vertical signal line on the substrate. An electronic device located between the vertical projections of the third longitudinal signal line.
제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하면서 픽셀 전극을 포함하고, 상기 제 1 차폐 세로 라인의 필름층은 상기 픽셀 전극의 필름층 아래에 위치하는 것을 특징으로 하는 전자 장치.
The method of claim 1,
and a plurality of pixel structures disposed on the substrate, wherein one of the plurality of pixel structures includes a pixel electrode positioned between adjacent two of the plurality of transverse signal lines, the first shielding The electronic device according to claim 1, wherein the film layer of the vertical line is positioned below the film layer of the pixel electrode.
KR1020217006568A 2019-08-20 2020-08-03 electronic device KR102409301B1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962889181P 2019-08-20 2019-08-20
US62/889,181 2019-08-20
PCT/CN2020/106660 WO2021031838A1 (en) 2019-08-20 2020-08-03 Electronic devices

Publications (2)

Publication Number Publication Date
KR20210038670A KR20210038670A (en) 2021-04-07
KR102409301B1 true KR102409301B1 (en) 2022-06-14

Family

ID=74660448

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217005464A KR102524241B1 (en) 2019-08-20 2020-08-03 pixel array board
KR1020217006568A KR102409301B1 (en) 2019-08-20 2020-08-03 electronic device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020217005464A KR102524241B1 (en) 2019-08-20 2020-08-03 pixel array board

Country Status (5)

Country Link
KR (2) KR102524241B1 (en)
CN (1) CN112419885B (en)
DE (2) DE112020003935B4 (en)
TW (4) TWI718021B (en)
WO (2) WO2021031838A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113885261A (en) * 2021-09-30 2022-01-04 Tcl华星光电技术有限公司 Pixel unit of display panel, lower substrate of display panel and display panel

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020097365A1 (en) * 2001-01-19 2002-07-25 Hannstar Display Corp. Electrode array of in-plane swicthing mode liquid crystal display

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11305681A (en) * 1998-04-17 1999-11-05 Casio Comput Co Ltd Display device
JP4472116B2 (en) * 2000-05-19 2010-06-02 Nec液晶テクノロジー株式会社 Active matrix liquid crystal display device
US7224118B2 (en) * 2003-06-17 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus having a wiring connected to a counter electrode via an opening portion in an insulating layer that surrounds a pixel electrode
TWI296111B (en) * 2005-05-16 2008-04-21 Au Optronics Corp Display panels, and electronic devices and driving methods using the same
TWI352958B (en) * 2006-12-05 2011-11-21 Hannstar Display Corp Liquid crystal display panel and the driving metho
CN101201469B (en) * 2006-12-13 2010-11-24 群康科技(深圳)有限公司 Liquid crystal display board and repairing method thereof
CN101442060B (en) * 2008-12-25 2011-04-20 友达光电股份有限公司 Pixel array and method of manufacturing the same
CN101487962B (en) * 2009-01-20 2012-07-04 友达光电股份有限公司 Display equipment with narrow frame structure and its driving method
TWI393947B (en) * 2009-06-12 2013-04-21 Au Optronics Corp Display device
CN101587266B (en) * 2009-06-29 2011-01-26 友达光电股份有限公司 Display unit
KR101589755B1 (en) * 2009-10-19 2016-01-28 엘지디스플레이 주식회사 Display Device Array Substrate
KR101290709B1 (en) * 2009-12-28 2013-07-29 엘지디스플레이 주식회사 Touch sensor in-cell type liquid crystal display device and method of fabricating the same
JP5482393B2 (en) * 2010-04-08 2014-05-07 ソニー株式会社 Display device, display device layout method, and electronic apparatus
CN102403320B (en) * 2010-09-16 2015-05-20 上海天马微电子有限公司 Array substrate, fabricating method for same and liquid crystal display panel
KR101717076B1 (en) * 2010-11-20 2017-03-17 엘지디스플레이 주식회사 Narrow bezel type array substrate and liquid crystal display device using the same
CN102540585B (en) * 2010-12-09 2014-12-24 群创光电股份有限公司 Liquid crystal panel and liquid crystal display device using same
JP2012159633A (en) * 2011-01-31 2012-08-23 Seiko Epson Corp Active matrix substrate, electro-optical device and electronic apparatus
KR102004710B1 (en) * 2011-11-04 2019-07-30 삼성디스플레이 주식회사 Display apparatus and method of manufacturing the same
TWM432061U (en) 2012-01-05 2012-06-21 Chunghwa Picture Tubes Ltd Pixel array substrate
CN102759828B (en) * 2012-04-19 2016-04-13 深圳市华星光电技术有限公司 The wire structures of display panel and dot structure
KR101906248B1 (en) * 2012-12-13 2018-10-11 엘지디스플레이 주식회사 Liquid crystal display device
KR102009388B1 (en) * 2012-12-13 2019-08-12 엘지디스플레이 주식회사 Liquid crystal display device
KR101966865B1 (en) * 2013-06-20 2019-04-10 엘지디스플레이 주식회사 Liquid Crystal Display Device and Manufacturing Method the same
TWI511283B (en) * 2013-11-07 2015-12-01 Chunghwa Picture Tubes Ltd Pixel array substrate and organic light-emitting diode display
KR102167712B1 (en) * 2013-12-05 2020-10-20 삼성디스플레이 주식회사 Data driving apparatus and display apparatus having the same
TWI559062B (en) * 2013-12-09 2016-11-21 友達光電股份有限公司 Active component array substrate
US9990904B2 (en) 2014-01-23 2018-06-05 E Ink Holdings Inc. Pixel array suitable for slim border designs
CN203941365U (en) * 2014-07-09 2014-11-12 京东方科技集团股份有限公司 Array base palte, display panel and display device
KR102237125B1 (en) * 2014-07-16 2021-04-08 삼성디스플레이 주식회사 Display apparatus and method for driving the same
KR102279058B1 (en) * 2014-07-25 2021-07-20 삼성디스플레이 주식회사 Display apparatus
KR20160015479A (en) 2014-07-30 2016-02-15 삼성디스플레이 주식회사 Display panel and display device having the same
TWI550320B (en) * 2014-12-31 2016-09-21 友達光電股份有限公司 Pixel structure
KR102284296B1 (en) * 2015-01-13 2021-08-03 삼성디스플레이 주식회사 Display apparatus and method of driving display panel using the same
TWI534499B (en) * 2015-02-16 2016-05-21 友達光電股份有限公司 Display device
CN104701302A (en) * 2015-03-18 2015-06-10 合肥京东方光电科技有限公司 Array substrate and manufacture method thereof and display device
KR20160116187A (en) * 2015-03-26 2016-10-07 삼성디스플레이 주식회사 Liquid crystal display and method of manufacturing the same
CN105093606B (en) * 2015-05-08 2018-03-27 厦门天马微电子有限公司 Array base palte, liquid crystal display panel and liquid crystal display device
KR20170026755A (en) * 2015-08-27 2017-03-09 삼성디스플레이 주식회사 Display apparatus
CN105047122A (en) * 2015-09-08 2015-11-11 京东方科技集团股份有限公司 Array substrate, display panel and display device
US20170108983A1 (en) * 2015-10-16 2017-04-20 Innolux Corporation Touch display panel and pixel structure
CN105372894B (en) * 2015-12-24 2018-09-14 上海天马微电子有限公司 A kind of array substrate and liquid crystal display device
CN105425490A (en) * 2016-01-04 2016-03-23 京东方科技集团股份有限公司 Array substrate and display device
CN105785683A (en) * 2016-05-24 2016-07-20 深圳市华星光电技术有限公司 Pixel structure and array substrate and liquid crystal panel thereof
CN107957645A (en) * 2016-10-14 2018-04-24 瀚宇彩晶股份有限公司 Display panel and its production method
KR102631187B1 (en) * 2016-10-31 2024-01-29 엘지디스플레이 주식회사 Liquid Crystal Display Device
TWI600947B (en) * 2016-11-24 2017-10-01 友達光電股份有限公司 Pixel structure and active device array substrate for display panel
CN107219702A (en) * 2017-07-20 2017-09-29 深圳市华星光电技术有限公司 A kind of array base palte and its manufacture method, liquid crystal display device
TWI657300B (en) * 2017-08-10 2019-04-21 友達光電股份有限公司 Array substrate
KR102413156B1 (en) * 2017-11-28 2022-06-24 엘지디스플레이 주식회사 Light apparatus for organic light emitting device
CN108287441A (en) * 2018-02-08 2018-07-17 中华映管股份有限公司 Image element array substrates and display panel
CN108628047B (en) * 2018-04-02 2021-07-30 上海中航光电子有限公司 Array substrate, display panel and display device
CN208570607U (en) * 2018-09-06 2019-03-01 京东方科技集团股份有限公司 A kind of wire structures, array substrate and display device
CN109240017B (en) * 2018-11-22 2021-09-28 上海天马微电子有限公司 Display panel and display device
CN109491166B (en) * 2018-12-28 2021-07-06 深圳市华星光电半导体显示技术有限公司 Array substrate
CN109633971B (en) * 2019-01-31 2021-08-27 厦门天马微电子有限公司 Display panel and display device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020097365A1 (en) * 2001-01-19 2002-07-25 Hannstar Display Corp. Electrode array of in-plane swicthing mode liquid crystal display

Also Published As

Publication number Publication date
DE112020003935T5 (en) 2022-06-15
CN112419885B (en) 2023-06-09
CN112419885A (en) 2021-02-26
KR20210038670A (en) 2021-04-07
WO2021031838A1 (en) 2021-02-25
TW202109476A (en) 2021-03-01
DE112020003937T5 (en) 2022-05-25
TW202109495A (en) 2021-03-01
KR102524241B1 (en) 2023-04-20
TW202109493A (en) 2021-03-01
TWI738389B (en) 2021-09-01
TWI718021B (en) 2021-02-01
WO2021031836A1 (en) 2021-02-25
TW202109499A (en) 2021-03-01
TWI729815B (en) 2021-06-01
TWI753482B (en) 2022-01-21
KR20210033039A (en) 2021-03-25
DE112020003937B4 (en) 2023-12-28
DE112020003935B4 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
US10466522B2 (en) Display device
CN101644864B (en) Array substrate for in-plane switching mode liquid crystal display device and method of fabricating the same
KR102401063B1 (en) Backplane Substrate Having In-cell Type Touch Panel, and Liquid Crystal Display Device Using the Same and Method for Manufacturing the Same
US9151992B2 (en) Color filter substrate and liquid crystal display device including the same
US20180039113A1 (en) Liquid crystal display device
KR101502118B1 (en) display device
CN109037235B (en) Array substrate and manufacturing method thereof
US10353249B2 (en) Thin film transistor substrate and liquid crystal display panel
US11520190B2 (en) Electronic device
EP3279721B1 (en) Array substrate and manufacturing method therefor, and display device
WO2018166178A1 (en) Array substrate and manufacturing method therefor, display panel and display apparatus
KR102409301B1 (en) electronic device
US7764342B2 (en) Liquid crystal display apparatus
CN108109569B (en) Pixel array
KR101835525B1 (en) Display device and method of fabrication the same
JP2009192883A (en) Liquid crystal display device
KR100998640B1 (en) Liquid crystal display device and manufacturing method of the same
KR20160008680A (en) Organic light emitting display device and method for fabricating the same
KR100640048B1 (en) Liquid Crystal Display Device and Method of Fabricating the Same
TWI756952B (en) Electronic device
CN113035888B (en) Electronic device
CN113035889B (en) Electronic device
KR20100047212A (en) Fringe-field switching(ffs) liquid crystal device
KR100806900B1 (en) Liquid crystal display
KR20200076062A (en) Display Device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant