KR100640048B1 - Liquid Crystal Display Device and Method of Fabricating the Same - Google Patents

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Abstract

본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로서 제 1 투명기판 상에 형성되며 게이트전극과 전기적으로 연결된 N개의 게이트라인과, 상기 제 1 투명기판 상에 상기 게이트라인을 덮도록 형성된 게이트절연층과, 상기 게이트절연층 상에 드레인전극과 전기적으로 연결되게 상기 게이트라인과 교차되게 형성되어 N×M개의 화소영역을 한정하는 M개의 데이터라인과, 상기 데이터라인을 덮도록 형성된 패시베이션층과, 상기 게이트전극을 중심으로 상기 드레인전극과 대응되게 형성되는 소오스전극과 접촉홀을 통해 연결되게 형성된 화소전극과, 상기 제 1 투명기판 상의 상기 게이트라인과 동일한 평면 상에 상기 데이터라인 양측의 소정 부분과 중첩되며 상기 게이트라인과 전기적으로 절연되게 형성된 차광패턴을 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method of manufacturing the same, wherein N gate lines are formed on a first transparent substrate and electrically connected to a gate electrode, and a gate insulating layer is formed to cover the gate lines on the first transparent substrate. M data lines formed on the gate insulating layer to intersect the gate lines to be electrically connected to the drain electrodes to define N × M pixel regions, and a passivation layer formed to cover the data lines. A pixel electrode formed to be connected through a source hole and a contact electrode formed to correspond to the drain electrode with respect to the gate electrode, and overlapping with predetermined portions on both sides of the data line on the same plane as the gate line on the first transparent substrate And a light blocking pattern formed to be electrically insulated from the gate line.

따라서 본 발명에 따른 액정표시장치는 게이트라인과 함께 형성된 차광패턴에 의해 화소전극들의 간격을 증가시켜 데이터라인이 중첩되지 않도록 하므로써 기생 용량을 감소하며 인접하는 화소전극 사이의 단락의 발생을 방지하며, 또한, 차광패턴에 의해 블랙매트릭스의 폭을 감소시키므로 상판과 하판의 합착 오정렬에 의한 광 투과율이 감소와 인접하는 화소전극 사이의 간격 증가에 의한 빛샘 현상을 방지할 수 있다.Accordingly, the liquid crystal display according to the present invention reduces parasitic capacitance and prevents short circuits between adjacent pixel electrodes by increasing the spacing of the pixel electrodes by the light shielding pattern formed together with the gate line so that the data lines do not overlap. In addition, since the width of the black matrix is reduced by the light shielding pattern, it is possible to prevent the light leakage caused by the decrease in the light transmittance due to the misalignment of the upper and lower plates and the increase in the distance between adjacent pixel electrodes.

Description

액정표시장치 및 그의 제조방법{Liquid Crystal Display Device and Method of Fabricating the Same} Liquid Crystal Display Device and Method of Fabricating the Same             

도 1은 종래 기술에 따른 액정표시장치의 하판의 평면도1 is a plan view of a lower plate of a liquid crystal display according to the related art

도 2는 종래 기술에 따른 액정표시장치의 상판의 평면도2 is a plan view of a top plate of a liquid crystal display according to the prior art;

도 3은 도 1의 하판과 도 2의 상판을 합착한 종래 기술에 따른 액정표시장치의 평면도3 is a plan view of a liquid crystal display according to the related art in which the lower plate of FIG. 1 and the upper plate of FIG.

도 4는 도 3을 A-A선으로 자른 단면도4 is a cross-sectional view taken along the line A-A of FIG.

도 5는 본 발명에 따른 액정표시장치의 하판의 평면도5 is a plan view of a lower plate of the liquid crystal display according to the present invention.

도 6은 본 발명에 따른 액정표시장치의 상판의 평면도6 is a plan view of a top plate of a liquid crystal display according to the present invention;

도 7은 도 5의 하판과 도 6의 상판을 합착한 본 발명에 따른 액정표시장치의 평면도7 is a plan view of a liquid crystal display according to the present invention in which the lower plate of FIG. 5 and the upper plate of FIG.

도 8은 도 7을 B-B선으로 자른 단면도8 is a cross-sectional view taken along the line B-B in FIG.

도 9a 내지 9d는 본 발명에 따른 액정표시장치의 제조공정도9A to 9D are manufacturing process diagrams of the liquid crystal display device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

31 : 제 1 투명기판 33 : 게이트라인31: first transparent substrate 33: gate line

35 : 게이트전극 36 : 차광패턴35 gate electrode 36 light shielding pattern

37 : 게이트절연층 39 : 데이터라인37: gate insulating layer 39: data line

41, 43 : 소오스 및 드레인전극41, 43 source and drain electrodes

45 : 패시베이션층 47 : 화소전극45 passivation layer 47 pixel electrode

49 : 접촉홀 51 : 제 2 투명기판49: contact hole 51: second transparent substrate

53 : 블랙매트릭스 55 : 칼라필터53: black matrix 55: color filter

57 : 공간 59 : 액정57: space 59: liquid crystal

본 발명은 액정표시장치(Liquid Crystal Display : LCD) 및 그의 제조방법에 관한 것으로서, 특히, 고개구율의 하판의 빛샘을 감소하는 액정표시장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display (LCD) and a method of manufacturing the same, and more particularly, to a liquid crystal display and a method of manufacturing the same, which reduce light leakage on a lower plate having a high opening ratio.

액정표시장치는 박막트랜지스터(Thin Film Transistor)로 이루어진 구동소자인 스위칭 소자와 화소(pixel) 전극이 형성된 하판과 칼라필터가 형성된 상판 사이에 주입된 액정으로 이루어진다. The liquid crystal display device includes a liquid crystal injected between a switching element which is a driving element formed of a thin film transistor, a lower plate on which pixel electrodes are formed, and an upper plate on which a color filter is formed.

화소 전극은 스위칭소자인 박막트랜지스터와 연결되어 단위 화소를 구성하는 것으로 N×M(여기서, N 및 M은 자연수)개가 매트릭스(matric) 상태로 종횡으로 배열되어 있다. 상기에서 화소전극은 박막트랜지스터에 의해 구동되어 입사되는 빛을 투과하거나 반사하는 액정을 제어한다. The pixel electrode is connected to a thin film transistor, which is a switching element, to form a unit pixel. N × M (where N and M are natural numbers) are vertically and horizontally arranged in a matrix state. The pixel electrode is driven by the thin film transistor to control the liquid crystal to transmit or reflect the incident light.

도 1은 종래 기술에 따른 액정표시장치의 하판의 평면도이고, 도 2는 종래 기술에 따른 액정표시장치의 상판의 평면도이다.1 is a plan view of a lower plate of a liquid crystal display according to the prior art, and FIG. 2 is a plan view of an upper plate of a liquid crystal display according to the prior art.

상기에서 하판은 제 1 투명기판(1) 상에 N개의 게이트라인(3)과 M개의 데이터라인(9)이 교차되게 형성되어 N×M개의 화소영역을 한정한다. 상기에서 게이트라인(3)과 데이터라인(9)은 금속으로 형성되며 게이트절연층(도시되지 않음)에 의해 전기적으로 절연된다. N×M개의 화소영역 내에 N×M개의 화소가 형성되는 데, 이 화소는 게이트라인(3) 및 데이터라인(9)에 전기적으로 연결되게 형성된 스위칭소자인 박막트랜지스터(Thin Film Transistor)에 의해 구동된다.In the lower plate, N gate lines 3 and M data lines 9 are formed on the first transparent substrate 1 to define N × M pixel regions. In the above, the gate line 3 and the data line 9 are made of metal and are electrically insulated by a gate insulating layer (not shown). N × M pixels are formed in the N × M pixel areas, which are driven by a thin film transistor, which is a switching element formed to be electrically connected to the gate line 3 and the data line 9. do.

박막트랜지스터는 게이트전극(5)과, 소오스 및 드레인전극(11)(13)과, 반도체층(도시되지 않음)과 오믹접촉층(도시되지 않음)으로 형성된다. 상기에서 게이트전극(5)은 게이트라인(3)과 연결되게 형성되는 데, 이 게이트전극(5)의 상부에 게이트절연층(도시되지 않음)을 개재시켜 활성층(도시되지 않음)이 형성된다. 소오스전극(11)은 데이터라인(9)과 연결되고, 게이트전극(5)을 사이에 두고 소오스전극(11)과 대응되게 드레인전극(13)이 형성되는 데, 소오스 및 드레인전극(11)(13)은 오믹접촉층(도시되지 않음)을 개재시켜 활성층의 양측과 중첩되게 형성된다.The thin film transistor is formed of a gate electrode 5, source and drain electrodes 11 and 13, a semiconductor layer (not shown) and an ohmic contact layer (not shown). In the above, the gate electrode 5 is formed to be connected to the gate line 3, and an active layer (not shown) is formed on the gate electrode 5 by interposing a gate insulating layer (not shown). The source electrode 11 is connected to the data line 9 and the drain electrode 13 is formed to correspond to the source electrode 11 with the gate electrode 5 interposed therebetween, and the source and drain electrode 11 ( 13 is formed to overlap both sides of the active layer via an ohmic contact layer (not shown).

상술한 구조 상에 박막트랜지스터 상부를 덮도록 패시베이션층(passivation layer : 도시되지 않음)이 형성되며, 이 패시베이션층 상의 화소영역에 화소전극(17)이 형성되어 있다. 상기에서 패시베이션층은 질화실리콘 등의 무기 유 전물질로 형성된다. A passivation layer (not shown) is formed on the above structure so as to cover the top of the thin film transistor, and a pixel electrode 17 is formed in the pixel region on the passivation layer. The passivation layer is formed of an inorganic dielectric material such as silicon nitride.

화소전극(17)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화막(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질로 형성되는 것으로 접촉홀(19)을 통해 소오스전극(11)과 연결된다. 상기에서 화소전극(17)은 하판의 개구율을 증가시켜 고개구율을 달성하기 위해 데이터라인(9)과 중첩되게 형성된다.The pixel electrode 17 is formed of a transparent conductive material such as indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO), and the contact hole 19. It is connected to the source electrode 11 through. In the above, the pixel electrode 17 is formed to overlap the data line 9 in order to increase the aperture ratio of the lower plate to achieve a high opening ratio.

또한, 도 2에 도시된 액정표시장치의 상판은 제 2 투명기판(21) 상에 소정 색의 빛만을 투과시키는 다수 개의 칼라필터(25)와 빛의 투과를 차단하는 블랙매트릭스(23)가 형성된다. 상기에서 칼라필터(25)는 하판의 화소영역과 대응되게 형성되며, 블랙매트릭스(23)는 화소영역 이외의 영역과 대응되게 형성된다.In addition, the upper plate of the liquid crystal display illustrated in FIG. 2 includes a plurality of color filters 25 for transmitting only light of a predetermined color and a black matrix 23 for blocking light transmission on the second transparent substrate 21. do. The color filter 25 is formed to correspond to the pixel area of the lower plate, and the black matrix 23 is formed to correspond to areas other than the pixel area.

도 3은 도 1의 하판과 도 2의 상판을 합착한 종래 기술에 따른 액정표시장치의 평면도이고, 도 4는 도 3을 A-A선으로 자른 단면도이다.3 is a plan view of a liquid crystal display device according to the related art in which the lower plate of FIG. 1 and the upper plate of FIG. 2 are bonded, and FIG. 4 is a cross-sectional view taken along line A-A of FIG.

상기에서 하판 및 상판을 합착한 액정표시장치는 도 4에 도시된 바와 같이 하판과 상판 사이에 공간(27)이 형성되며, 이 공간(27)에 액정(29)이 주입된다. 액정(29)은 화소전극(17)에 의해 제어되어 투과되는 광의 양을 조절한다. 그러므로, 각각의 화소에 대응하는 칼라필터(25)는 소정 색의 광을 통과시킨다.In the liquid crystal display device in which the lower plate and the upper plate are bonded as described above, a space 27 is formed between the lower plate and the upper plate, and the liquid crystal 29 is injected into the space 27. The liquid crystal 29 is controlled by the pixel electrode 17 to adjust the amount of transmitted light. Therefore, the color filter 25 corresponding to each pixel passes light of a predetermined color.

상술한 구조의 액정표시장치는 상판의 블랙매트릭스(23)가 하판의 화소전극(17)의 간격 보다 넓어 소정 폭이 중첩되게 형성되어 빛샘을 방지한다.In the liquid crystal display device having the above-described structure, the black matrix 23 of the upper plate is wider than the gap between the pixel electrodes 17 of the lower plate such that a predetermined width is overlapped to prevent light leakage.

그러나, 상술한 종래 기술에 따른 액정표시장치는 개구율을 증가시키기 위해 화소전극을 데이터라인과 중첩시켜 형성하나 화소전극과 데이터라인 사이에 기생 용량이 발생될 뿐만 아니라 인접하는 화소전극 사이의 간격의 감소로 인한 단락이 발생되는 문제점이 있었다. 그리고, 상판과 하판을 합착할 때 오정렬되면 화소의 개구율이 감소되어 광 투과율이 감소되며, 또한, 인접하는 화소전극 사이의 간격의 증가로 인해 상판의 블랙매트릭스와 중첩되는 폭이 변화되어 빛샘 현상이 나타나기 쉬운 문제점이 있었다.However, the above-described liquid crystal display according to the related art is formed by overlapping pixel electrodes with data lines to increase the aperture ratio, but not only does parasitic capacitance be generated between the pixel electrodes and the data lines, but also reduces the distance between adjacent pixel electrodes. There was a problem that caused a short circuit. If the upper plate and the lower plate are misaligned, the aperture ratio of the pixel is decreased, and the light transmittance is decreased. Also, the width overlapping with the black matrix of the upper plate is changed due to the increase in the distance between adjacent pixel electrodes. There was an issue that was easy to appear.

따라서, 본 발명의 목적은 화소전극과 데이터라인 사이에 기생 용량이 발생과 인접하는 화소전극 사이의 단락의 발생을 방지하는 액정표시장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device which prevents occurrence of parasitic capacitance between a pixel electrode and a data line and generation of a short circuit between adjacent pixel electrodes.

본 발명의 다른 목적은 상판과 하판의 합착 오정렬에 의한 광 투과율이 감소와 인접하는 화소전극 사이의 간격 증가에 의한 빛샘 현상을 방지할 수 있는 액정표시장치를 제공하는 데 있다.Another object of the present invention is to provide a liquid crystal display device capable of preventing light leakage due to a decrease in light transmittance due to a misalignment of a top plate and a bottom plate and an increase in a distance between adjacent pixel electrodes.

본 발명의 또 다른 목적은 화소전극과 데이터라인 사이에 기생 용량이 발생과 인접하는 화소전극 사이의 단락의 발생을 방지하는 액정표시장치의 제조방법을 제공하는 데 있다.
Another object of the present invention is to provide a method of manufacturing a liquid crystal display device which prevents generation of parasitic capacitance between a pixel electrode and a data line and generation of a short circuit between adjacent pixel electrodes.

상기 목적들을 달성하기 위한 본 발명에 따른 액정표시장치는 제 1 투명기판 상에 형성되며 게이트전극과 전기적으로 연결된 N개의 게이트라인과, 상기 제 1 투 명기판 상에 상기 게이트라인을 덮도록 형성된 게이트절연층과, 상기 게이트절연층 상에 드레인전극과 전기적으로 연결되게 상기 게이트라인과 교차되게 형성되어 N×M개의 화소영역을 한정하는 M개의 데이터라인과, 상기 데이터라인을 덮도록 형성된 패시베이션층과, 상기 게이트전극을 중심으로 상기 드레인전극과 대응되게 형성되는 소오스전극과 접촉홀을 통해 연결되게 형성된 화소전극과, 상기 제 1 투명기판 상의 상기 게이트라인과 동일한 평면 상에 상기 데이터라인 양측의 소정 부분과 중첩되며 상기 게이트라인과 전기적으로 절연되게 형성된 차광패턴을 포함한다.A liquid crystal display according to the present invention for achieving the above objects is formed on the first transparent substrate N gate lines electrically connected to the gate electrode, the gate formed on the first transparent substrate to cover the gate line An insulating layer, M data lines formed to intersect the gate line to be electrically connected to the drain electrode on the gate insulating layer to define N × M pixel regions, and a passivation layer formed to cover the data lines; A pixel electrode formed to be connected to a source electrode formed to correspond to the drain electrode around the gate electrode through a contact hole, and a predetermined portion on both sides of the data line on the same plane as the gate line on the first transparent substrate; And a light shielding pattern overlapping with the gate line and electrically insulated from the gate line.

상기 또 다른 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조방법은 제 1 투명기판 상에 게이트라인과 게이트전극을 형성하면서 상기 게이트라인과 수직되면서 접촉되지 않도록 차광패턴을 형성하는 공정과, 상기 제 1 투명기판 상에 상기 게이트라인, 게이트전극 및 차광패턴을 덮도록 게이트절연층을 형성하는 공정과, 상기 게이트절연층 상에 상기 게이트라인과 수직되며 양측 끝단이 상기 차광패턴과 중첩되는 데이터라인과 함께 소오스 및 드레인전극을 형성하는 공정과, 상기 게이트절연층 상에 상기 데이터라인, 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 패시베이션층 상에 상기 소오스전극과 전기적으로 연결되는 화소전극을 형성하여 하판의 제조를 완료하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, the method including: forming a light shielding pattern so as not to be in contact with the gate line while forming a gate line and a gate electrode on a first transparent substrate; Forming a gate insulating layer on the first transparent substrate so as to cover the gate line, the gate electrode, and the light shielding pattern; and data on the gate insulating layer that is perpendicular to the gate line and both ends thereof overlap the light blocking pattern. Forming a source and drain electrode together with a line, forming a passivation layer on the gate insulating layer to cover the data line, source and drain electrode, and electrically connecting the source electrode on the passivation layer And forming the lower electrode to complete the manufacture of the lower plate.

상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the following description of the embodiments with reference to the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 액정표시장치의 하판의 평면도이고, 도 6은 본 발명 에 따른 액정표시장치의 상판의 평면도이다.5 is a plan view of a lower plate of the liquid crystal display according to the present invention, and FIG. 6 is a plan view of an upper plate of the liquid crystal display according to the present invention.

상기에서 하판은 제 1 투명기판(31) 상에 N개의 게이트라인(33)과 M개의 데이터라인(39)이 교차되게 형성되어 N×M개의 화소영역을 한정한다. 상기에서 게이트라인(33)과 데이터라인(39)은 금속으로 형성되며 게이트절연층(도시되지 않음)에 의해 전기적으로 절연된다. 게이트라인(33)과 동일한 평면 상에 동일한 물질 및 공정에 의한 차광패턴(36)이 형성된다. 상기에서 차광패턴(36)은 데이터라인(39)의 양측의 소정 부분과 중첩되게 형성되는 것으로 게이트라인(33)과 전기적으로 절연되도록 분리되게 형성된다.In the lower plate, N gate lines 33 and M data lines 39 cross each other on the first transparent substrate 31 to define N × M pixel regions. The gate line 33 and the data line 39 are formed of metal and electrically insulated by a gate insulating layer (not shown). The light blocking pattern 36 is formed on the same plane as the gate line 33 by the same material and process. The light shielding pattern 36 is formed to overlap a predetermined portion of both sides of the data line 39 and is separated from the gate line 33 so as to be electrically insulated.

N×M개의 화소영역 내에 N×M개의 화소가 형성되는 데, 이 화소는 게이트라인(33) 및 데이터라인(39)에 전기적으로 연결되게 형성된 스위칭소자인 박막트랜지스터(Thin Film Transistor)에 의해 구동된다.N × M pixels are formed in the N × M pixel regions, which are driven by a thin film transistor, which is a switching element formed to be electrically connected to the gate line 33 and the data line 39. do.

박막트랜지스터는 게이트전극(35)과, 소오스 및 드레인전극(31)(33)과, 반도체층(도시되지 않음)과 오믹접촉층(도시되지 않음)으로 형성된다. 상기에서 게이트전극(35)은 게이트라인(33)과 연결되게 형성되는 데, 이 게이트전극(35)의 상부에 게이트절연층(도시되지 않음)을 개재시켜 활성층(도시되지 않음)이 형성된다. 소오스전극(41)은 데이터라인(39)과 연결되고, 게이트전극(35)을 사이에 두고 소오스전극(41)과 대응되게 드레인전극(43)이 형성되는 데, 소오스 및 드레인전극(41)(43)은 오믹접촉층(도시되지 않음)을 개재시켜 활성층의 양측과 중첩되게 형성된다.The thin film transistor is formed of a gate electrode 35, source and drain electrodes 31 and 33, a semiconductor layer (not shown) and an ohmic contact layer (not shown). In the above, the gate electrode 35 is formed to be connected to the gate line 33, and an active layer (not shown) is formed on the gate electrode 35 with a gate insulating layer (not shown) interposed therebetween. The source electrode 41 is connected to the data line 39, and the drain electrode 43 is formed to correspond to the source electrode 41 with the gate electrode 35 interposed therebetween. The source and drain electrode 41 ( 43 is formed to overlap both sides of the active layer via an ohmic contact layer (not shown).

상술한 구조 상에 박막트랜지스터 상부를 덮도록 패시베이션층(passivation layer : 도시되지 않음)이 형성되며, 이 패시베이션층 상의 화소영역에 화소전극(47)이 형성되어 있다. 화소전극(47)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화막(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질로 형성되는 것으로 접촉홀(49)을 통해 소오스전극(41)과 연결된다. 상기에서 화소전극(47)은 데이터라인(39)과 중첩되지 않으면서 차광패턴(36)과 중첩되게 형성된다. 그러므로, 차광패턴(36)에 의해 빛샘을 방지하면서 데이터라인(39)과 화소전극(47)이 중첩되지 않으므로 데이터라인(39)과 화소전극(47) 사이의 기생 용량을 감소시킨다. 또한, 화소전극(47)이 데이터라인(39)과 중첩되지 않고 넓게 형성되므로 패터닝시 인접하는 것들 끼리 접촉되어 전기적으로 연결되는 것이 감소된다. 또한, 데이터라인(39)과 화소전극(47) 사이의 기생 용량을 더욱 감소 시키기 위해 패시베이션층은 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 의 1.5∼3.0의 유전 상수를 갖는 유기 절연물로 형성된다.A passivation layer (not shown) is formed on the above structure so as to cover the top of the thin film transistor, and a pixel electrode 47 is formed in the pixel region on the passivation layer. The pixel electrode 47 is formed of a transparent conductive material such as indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO), and the contact hole 49. It is connected to the source electrode 41 through. The pixel electrode 47 is formed to overlap the light blocking pattern 36 without overlapping the data line 39. Therefore, the parasitic capacitance between the data line 39 and the pixel electrode 47 is reduced since the data line 39 and the pixel electrode 47 do not overlap while preventing light leakage by the light blocking pattern 36. In addition, since the pixel electrode 47 is formed to be wide without overlapping with the data line 39, the adjacent ones are contacted and electrically connected at the time of patterning. In addition, in order to further reduce the parasitic capacitance between the data line 39 and the pixel electrode 47, the passivation layer has a dielectric constant of 1.5 to 3.0, such as an acryl-based organic compound, benzocyclobutene (BCB), or perfluorocyclobutane (PFCB). It is formed of an organic insulator having a constant.

또한, 도 6에 도시된 액정표시장치의 상판은 제 2 투명기판(51) 상에 소정 색의 빛만을 투과시키는 다수 개의 칼라필터(55)와 빛의 투과를 차단하는 블랙매트릭스(53)가 형성된다. 상기에서 칼라필터(55)는 하판의 화소영역과 대응되게 형성되며, 블랙매트릭스(53)는 화소영역 이외의 광을 차단하는 영역과 대응되게 형성된다.In addition, the upper plate of the liquid crystal display shown in FIG. 6 includes a plurality of color filters 55 for transmitting only light of a predetermined color and a black matrix 53 for blocking light transmission on the second transparent substrate 51. do. The color filter 55 is formed to correspond to the pixel area of the lower plate, and the black matrix 53 is formed to correspond to an area for blocking light other than the pixel area.

도 7은 도 5의 하판과 도 6의 상판을 합착한 본 발명에 따른 액정표시장치의 평면도이고, 도 8는 도 7을 B-B선으로 자른 단면도이다.7 is a plan view of a liquid crystal display according to the present invention in which the lower plate of FIG. 5 and the upper plate of FIG. 6 are bonded, and FIG. 8 is a cross-sectional view of FIG. 7 taken along line B-B.

상기에서 하판 및 상판을 합착한 액정표시장치는 도 8에 도시된 바와 같이 하판과 상판 사이에 공간(57)이 형성되며, 이 공간(57)에 액정(59)이 주입된다. 액정(59)은 화소전극(47)에 의해 제어되어 투과되는 광의 양을 조절한다. 그러므로, 각각의 화소에 대응하는 칼라필터(55)는 소정 색의 광을 통과시킨다.In the liquid crystal display device in which the lower plate and the upper plate are combined as described above, a space 57 is formed between the lower plate and the upper plate, and the liquid crystal 59 is injected into the space 57. The liquid crystal 59 is controlled by the pixel electrode 47 to adjust the amount of transmitted light. Therefore, the color filter 55 corresponding to each pixel passes light of a predetermined color.

상술한 구조에서 상판의 블랙매트릭스(53)의 폭을 데이터라인(39)의 폭 보다 작게하여 상판과 하판 합착시 오정렬되어도 화소영역의 개구율이 감소되지 않도록하여 광의 투과율이 감소되는 것을 방지한다.In the above-described structure, the width of the black matrix 53 of the upper plate is made smaller than the width of the data line 39 so that the aperture ratio of the pixel area is not reduced even when the upper plate and the lower plate are misaligned to prevent the light transmittance from decreasing.

도 9a 내지 도 9d는 본 발명에 따른 액정표시장치의 제조공정도이다.9A to 9D are manufacturing process diagrams of the liquid crystal display device according to the present invention.

도 9a를 참조하면, 제 1 투명기판(31) 상에 금속을 증착한 후 포토리쏘그래피 방법으로 패터닝하여 도 5 및 도 7에 도시된 게이트라인(33)과 게이트전극(35)을 형성하면서 차광패턴(36)을 형성한다. 이 때, 차광패턴(36)은 게이트라인(33)과 수직되면서 접촉되지 않도록 패터닝하여 형성한다.Referring to FIG. 9A, light is deposited while depositing a metal on the first transparent substrate 31 and then patterning the photolithography method to form the gate line 33 and the gate electrode 35 shown in FIGS. 5 and 7. The pattern 36 is formed. In this case, the light shielding pattern 36 is formed by patterning the light shielding pattern 36 so as not to be in contact with the gate line 33.

도 9b를 참조하면, 제 1 투명기판(31) 상에 게이트라인(33), 게이트전극(35) 및 차광패턴(36)을 덮도록 질화실리콘을 증착하여 게이트절연층(37)을 형성한다. 그리고, 게이트절연층(37) 상에 금속을 증착한 후 포토리쏘그래피 방법으로 패터닝하여 데이터라인(39)을 형성함과 동시에 도 5 및 도 7에 도시된 소오스 및 드레인전극(41)(43)을 형성한다. 이 때, 데이터라인(39)을 게이트라인(33)과 수직되면서 양측 끝단이 차광패턴(36)과 중첩되도록 형성한다.Referring to FIG. 9B, silicon nitride is deposited on the first transparent substrate 31 to cover the gate line 33, the gate electrode 35, and the light blocking pattern 36 to form a gate insulating layer 37. The metal is deposited on the gate insulating layer 37 and then patterned by photolithography to form the data line 39, and at the same time, the source and drain electrodes 41 and 43 shown in FIGS. 5 and 7. To form. In this case, the data line 39 is perpendicular to the gate line 33 so that both ends thereof overlap the light blocking pattern 36.

도 9c를 참조하면, 반도체층(도시되지 않음)과 오믹접촉층(도시되지 않음)을 형성한 후 게이트절연층(37) 상에 데이터라인(39), 소오스 및 드레인전극(41)(43), 반도체층(도시되지 않음)과 오믹접촉층(도시되지 않음)을 덮도록 패시베이션층(45) 을 형성한다. 상기에서 패시베이션층(45)을 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 1.5∼3.0의 유전 상수를 갖는 유기 절연물로 형성한다.Referring to FIG. 9C, after forming a semiconductor layer (not shown) and an ohmic contact layer (not shown), the data line 39, the source and drain electrodes 41 and 43 are formed on the gate insulating layer 37. The passivation layer 45 is formed to cover the semiconductor layer (not shown) and the ohmic contact layer (not shown). The passivation layer 45 is formed of an organic insulator having a dielectric constant of 1.5 to 3.0, such as an acryl-based organic compound, benzocyclobutene (BCB), or perfluorocyclobutane (PFCB).

패시베이션층(45) 상에 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질을 증착한 후 패터닝하여 화소전극(47)을 형성하여 하판의 제조를 완료한다. 상기에서 화소전극(47)을 데이터라인(39)과 중첩되지 않고 차광패턴(36)에만 중첩되도록 패터닝하여 형성한다. 상기에서 패시베이션층(45)을 유전 상수가 작은 유기 절연물로 형성하며 화소전극(47)을 데이터라인(39)과 중첩되지 않도록 형성하므로 기생용량을 감소시킨다.A pixel electrode is formed by depositing a transparent conductive material such as indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) on the passivation layer 45 and patterning the same. 47 is formed to complete manufacture of the lower plate. The pixel electrode 47 is formed by patterning the pixel electrode 47 so as not to overlap the data line 39 but overlapping only the light blocking pattern 36. The passivation layer 45 is formed of an organic insulator having a low dielectric constant, and the pixel electrode 47 is formed so as not to overlap the data line 39, thereby reducing parasitic capacitance.

도 9d를 참조하면, 제 2 투명유리 상에 게이트라인(33) 및 데이터라인(39) 뿐만 아니라 박막트랜지스터와 대응하는 부분에 블랙매트릭스(53)를 형성되고, 화소영역에 칼라필터(55)가 형성된 상판을 준비한다. 이 때, 블랙매트릭스(53)의 폭은 데이터라인(39)의 폭 보다 좁게 형성되어야 한다.Referring to FIG. 9D, a black matrix 53 is formed on a portion corresponding to the thin film transistor as well as the gate line 33 and the data line 39 on the second transparent glass, and the color filter 55 is formed in the pixel region. Prepare the formed top plate. At this time, the width of the black matrix 53 should be smaller than the width of the data line 39.

그리고, 상판을 상술한 바와 같이 제조한 하판과 합착하고, 상판과 하판 사이의 공간에 액정을 주입한다.Then, the upper plate is bonded to the lower plate manufactured as described above, and the liquid crystal is injected into the space between the upper plate and the lower plate.

상술한 바와 같이 본 발명에 따른 액정표시장치는 게이트라인과 함께 형성된 차광패턴에 의해 화소전극들의 간격을 증가시켜 데이터라인이 중첩되지 않도록 하 므로써 기생 용량을 감소하며 인접하는 화소전극 사이의 단락의 발생을 방지한다. 또한, 차광패턴에 의해 블랙매트릭스의 폭을 감소시키므로 상판과 하판의 합착 오정렬에 의한 광 투과율이 감소와 인접하는 화소전극 사이의 간격 증가에 의한 빛샘 현상을 방지할 수 있다.As described above, the liquid crystal display according to the present invention increases the spacing of the pixel electrodes by the light shielding pattern formed with the gate line so that the data lines do not overlap, thereby reducing parasitic capacitance and generating short circuits between adjacent pixel electrodes. To prevent. In addition, since the width of the black matrix is reduced by the light shielding pattern, it is possible to prevent the light leakage caused by the decrease in the light transmittance due to the misalignment of the upper and lower plates and the increase in the distance between adjacent pixel electrodes.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (12)

제 1 투명기판상에 형성된 게이트 전극과 전기적으로 연결된 게이트라인, 상기 게이트라인을 덮도록 형성된 게이트절연층, 상기 게이트절연층 상에 드레인전극과 전기적으로 연결되며 상기 게이트라인과 교차 되어 화소영역을 한정하는 데이터라인, 상기 데이터라인을 덮도록 형성된 패시베이션층, 상기 드레인전극과 대응되게 형성되는 소오스전극과 접촉홀을 통해 연결되는 화소전극 및 상기 게이트라인과 동일면에 상기 데이터라인 양측의 소정 부분과 중첩되며 상기 게이트라인과 전기적으로 절연되게 형성된 차광패턴을 구비하는 하판; 및 A gate line electrically connected to a gate electrode formed on the first transparent substrate, a gate insulating layer formed to cover the gate line, and electrically connected to a drain electrode on the gate insulating layer and intersecting the gate line to define a pixel region A data line, a passivation layer formed to cover the data line, a pixel electrode connected to the source electrode formed to correspond to the drain electrode, and a contact hole formed on the same surface as the gate line, and overlapping a predetermined portion on both sides of the data line. A lower plate having a light shielding pattern formed to be electrically insulated from the gate line; And 제 2 투명기판상에 상기 화소전극과 대응하는 부분에 형성되어 소정 색의 광을 투과시키는 칼라필터 및 상기 칼라필터가 형성되지 않은 부분에 형성되어 광의 투과를 차단하는 블랙매트릭스를 구비하는 상판을 포함하여 구성되되,A color filter formed on a portion corresponding to the pixel electrode on a second transparent substrate to transmit light of a predetermined color, and an upper plate including a black matrix formed on a portion where the color filter is not formed to block light transmission. Composed of, 상기 블랙매트릭스는 상기 데이터라인의 폭 보다 작게 형성되는 것을 특징으로 하는 액정표시장치.And the black matrix is formed to be smaller than the width of the data line. 제 1 항에 있어서,The method of claim 1, 상기 차광패턴이 상기 게이트라인과 동일한 물질 및 공정으로 형성된 것을 특징으로 하는 액정표시장치.And the light blocking pattern is formed of the same material and process as the gate line. 제 1 항에 있어서,The method of claim 1, 상기 패시베이션층(passivation layer)은 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane)와 같은 1.5∼3.0의 유전 상수를 갖는 유기 절연물 중 어느 하나로 형성된 것을 특징으로 하는 액정표시장치.The passivation layer is formed of any one of an organic insulator having a dielectric constant of 1.5 to 3.0, such as an acryl-based organic compound, benzocyclobutene (BCB) or perfluorocyclobutane (PFCB). 제 1 항에 있어서,The method of claim 1, 상기 화소전극이 상기 데이터라인과 중첩되지 않게 형성된 것을 특징으로 하는 액정표시장치.And the pixel electrode does not overlap the data line. 삭제delete 삭제delete 제 1 투명기판상에 형성된 게이트 전극과 전기적으로 연결된 게이트라인, 상기 게이트라인을 덮도록 형성된 게이트절연층, 상기 게이트절연층 상에 드레인전극과 전기적으로 연결되며 상기 게이트라인과 교차 되어 화소영역을 한정하는 데이터라인, 상기 데이터라인을 덮도록 형성된 패시베이션층, 상기 드레인전극과 대응되게 형성되는 소오스전극과 접촉홀을 통해 연결되는 화소전극 및 상기 게이트라인과 동일면에 상기 데이터라인 양측의 소정 부분과 중첩되며 상기 게이트라인과 전기적으로 절연되게 형성된 차광패턴을 구비하는 하판을 형성하는 공정;A gate line electrically connected to a gate electrode formed on the first transparent substrate, a gate insulating layer formed to cover the gate line, and electrically connected to a drain electrode on the gate insulating layer and intersecting the gate line to define a pixel region A data line, a passivation layer formed to cover the data line, a pixel electrode connected to the source electrode formed to correspond to the drain electrode, and a contact hole formed on the same surface as the gate line, and overlapping a predetermined portion on both sides of the data line. Forming a lower plate having a light shielding pattern formed to be electrically insulated from the gate line; 제 2 투명기판상에 상기 화소전극과 대응하는 부분에 형성되어 소정 색의 광을 투과시키는 칼라필터 및 상기 칼라필터가 형성되지 않은 부분에 형성되어 광의 투과를 차단하는 블랙매트릭스를 구비하는 상판을 형성하는 공정; 및 A top plate including a color filter formed on a portion corresponding to the pixel electrode to transmit light of a predetermined color on a second transparent substrate and a black matrix formed on a portion where the color filter is not formed to block light transmission; Process of doing; And 상기 상판과 하판을 합착한 상태에서 합착된 기판 사이에 형성된 공간에 액정을 주입하는 공정을 포함하여 구성되되,Including the process of injecting the liquid crystal into the space formed between the bonded substrate in the state in which the upper plate and the lower plate, 상기 블랙매트릭스의 폭이 상기 데이터라인의 폭 보다 좁은 것을 특징으로 하는 액정표시장치의 제조방법.The width of the black matrix is narrower than the width of the data line manufacturing method of the liquid crystal display device. 제 7 항에 있어서,The method of claim 7, wherein 상기 차광패턴을 상기 게이트라인과 동일한 물질로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.And forming the light shielding pattern of the same material as the gate line. 제 7 항에 있어서,The method of claim 7, wherein 상기 패시베이션층은 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane)와 같은 1.5∼3.0의 유전 상수를 갖는 유기 절연물 중 어느 하나로 형성된 것을 특징으로 하는 액정표시장치의 제조방법.The passivation layer is formed of any one of an organic insulator having a dielectric constant of 1.5 to 3.0, such as acrylic (acryl) organic compound, benzocyclobutene (BCB) or perfluorocyclobutane (PFCB). 제 7 항에 있어서,The method of claim 7, wherein 상기 화소전극을 상기 데이터라인과 중첩되지 않고 상기 차광패턴에만 중첩되도록 패터닝하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.And patterning the pixel electrode to overlap only the light blocking pattern without overlapping the data line. 삭제delete 삭제delete
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160119315A (en) * 2015-04-02 2016-10-13 삼성디스플레이 주식회사 Liquid crystal display
US9645435B2 (en) 2013-11-27 2017-05-09 Samsung Display Co., Ltd. Liquid crystal display

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151699A (en) * 2000-11-15 2002-05-24 Casio Comput Co Ltd Active matrix type liquid-crystal display device
KR100987719B1 (en) * 2003-09-25 2010-10-13 삼성전자주식회사 Array substrate having enhanced opening ratio, method of manufacturing the same and liquid crystal display apparatus having the same
US7372528B2 (en) 2003-06-09 2008-05-13 Samsung Electronics Co., Ltd. Array substrate, method of manufacturing the same and liquid crystal display apparatus having the same
KR100942512B1 (en) * 2003-06-09 2010-02-16 삼성전자주식회사 Array substrate for enhancing display quality, method for manufacturing the same and liquid crystal display device having the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08160458A (en) * 1994-12-09 1996-06-21 Sanyo Electric Co Ltd Liquid crystal display device
JPH08179355A (en) * 1994-12-27 1996-07-12 Sharp Corp Active matrix substrate
KR19980030528A (en) * 1996-10-30 1998-07-25 구자홍 LCD and Manufacturing Method
KR19990048095A (en) * 1997-12-08 1999-07-05 김영환 Staggered Type Thin Film Transistor Liquid Crystal Display Device
KR20000060593A (en) * 1999-03-17 2000-10-16 구본준 A liquid crystaldisplay and a fabricating method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08160458A (en) * 1994-12-09 1996-06-21 Sanyo Electric Co Ltd Liquid crystal display device
JPH08179355A (en) * 1994-12-27 1996-07-12 Sharp Corp Active matrix substrate
KR19980030528A (en) * 1996-10-30 1998-07-25 구자홍 LCD and Manufacturing Method
KR19990048095A (en) * 1997-12-08 1999-07-05 김영환 Staggered Type Thin Film Transistor Liquid Crystal Display Device
KR20000060593A (en) * 1999-03-17 2000-10-16 구본준 A liquid crystaldisplay and a fabricating method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9645435B2 (en) 2013-11-27 2017-05-09 Samsung Display Co., Ltd. Liquid crystal display
KR20160119315A (en) * 2015-04-02 2016-10-13 삼성디스플레이 주식회사 Liquid crystal display
KR102380160B1 (en) * 2015-04-02 2022-03-29 삼성디스플레이 주식회사 Liquid crystal display

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