KR101966865B1 - Liquid Crystal Display Device and Manufacturing Method the same - Google Patents
Liquid Crystal Display Device and Manufacturing Method the same Download PDFInfo
- Publication number
- KR101966865B1 KR101966865B1 KR1020130070799A KR20130070799A KR101966865B1 KR 101966865 B1 KR101966865 B1 KR 101966865B1 KR 1020130070799 A KR1020130070799 A KR 1020130070799A KR 20130070799 A KR20130070799 A KR 20130070799A KR 101966865 B1 KR101966865 B1 KR 101966865B1
- Authority
- KR
- South Korea
- Prior art keywords
- vertical
- wiring
- common voltage
- lines
- line
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 수직 데이터배선들, 수직 스캔배선들, 수직 공통전압배선들, 수평 스캔배선들 및 수평 공통전압배선들을 포함하는 액정표시패널; 및 수직 데이터배선들 및 수직 스캔배선들에 데이터신호 및 스캔신호를 공급하는 구동부를 포함하며, 액정표시패널은 수직 스캔배선들의 총개수와 수직 공통전압배선들의 총개수에 대한 최대 공약수를 산출하고, 최대 공약수를 이용하여 구한 수직 스캔배선들의 총개수에 대한 약수와 수직 공통전압배선들의 총개수에 대한 약수의 합을 산출하고, 합에 해당하는 수직 스캔배선들과 수직 공통전압배선들이 라인 바이 라인으로 하나씩 이격 배치되고, 수직 데이터배선들이 수직 스캔배선들과 수직 공통전압배선들에 각각 인접하여 하나씩 이격 배치되도록 제1수직 배선 그룹을 설정하고, 제1수직 배선 그룹과 수평 방향으로 이웃하는 제2수직 배선 그룹을 제1수직 배선 그룹과 다른 형태로 설정하고, 제1 미 제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성을 각각 설정하고, 제1 및 제2수직 배선 그룹을 하나의 픽셀 어레이로 정의하고 정의된 하나의 픽셀 어레이가 하부 기판 상에 반복적으로 형성된 것을 특징으로 하는 액정표시장치를 제공한다.A liquid crystal display panel including vertical data lines, vertical scan lines, vertical common voltage lines, horizontal scan lines, and horizontal common voltage lines; And a driver for supplying a data signal and a scan signal to the vertical data lines and the vertical scan lines, wherein the liquid crystal display panel calculates the greatest common divisor for the total number of vertical scan lines and the total number of vertical common voltage lines, The sum of the divisors of the total number of vertical scan lines obtained by using the greatest common divisor and the sum of the divisors of the total number of vertical common voltage lines is calculated and the vertical scan lines and the vertical common voltage lines corresponding to the sum are calculated as line by line A first vertical interconnection group is set so that vertical data lines are spaced apart one by one and adjacent to vertical scanning interconnection lines and vertical common voltage interconnection lines, The wiring group is set differently from the first vertical wiring group, and the wiring group is set to the vertical data lines of the first and second vertical wiring groups And a pixel array in which the first and second vertical wiring groups are defined as one pixel array is repeatedly formed on the lower substrate.
Description
본 발명은 액정표시장치와 이의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display and a method of manufacturing the same.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다.As the information technology is developed, the market of display devices, which is a connection medium between users and information, is getting larger. Accordingly, a flat panel display (FPD) such as a liquid crystal display (LCD), an organic light emitting diode (OLED), and a plasma display panel (PDP) Usage is increasing.
앞서 설명된 평판 표시장치 중에는 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정표시장치가 널리 사용되고 있다. 액정표시장치는 액정표시패널에 포함된 화소전극과 공통전극에 걸리는 전계로 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다. 액정표시장치는 액정표시패널에 포함된 화소전극과 공통전극의 구조에 따라 다양한 구동 방식으로 구분되어 제작된다.Among the above-described flat panel display devices, liquid crystal display devices capable of realizing high resolution and capable of not only miniaturization but also enlargement are widely used. The liquid crystal display displays an image in such a manner that light incident from the backlight unit is emitted by adjusting the arrangement direction of the pixel electrode included in the liquid crystal display panel and the electric field liquid crystal layer caught by the common electrode. The liquid crystal display device is manufactured by being divided into various driving methods according to the structure of the pixel electrode and the common electrode included in the liquid crystal display panel.
한편, 액정표시패널은 영상이 표시되지 않는 베젤(bezel) 영역을 갖는다. 이러한 베젤 영역을 최소화하는 네로우 베젤(Narrow bezel) 기술은 다양한 방식으로 시도되고 있다. 그러나, 종래 제안되고 있는 네로우 베젤 기술은 미세 공정에 대한 기술적인 한계가 존재하는바 이를 개선하기 위한 연구가 필요한 실정이다.On the other hand, the liquid crystal display panel has a bezel region in which no image is displayed. Narrow bezel techniques that minimize these bezel areas have been tried in various ways. However, the conventional narrow bezel technology has technical limitations on the microprocessing, and research is needed to improve it.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 베젤 영역을 최소화하는 네로우 베젤(Narrow bezel)을 구현하고, 액정표시패널에 형성된 배선들과 전기적으로 연결되는 구동부의 출력 범프를 최적 배치하여 미사용 출력 범프의 발생 문제를 최소화할 수 있는 액정표시장치와 이의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems and it is an object of the present invention to provide a narrow bezel for minimizing a bezel area and to provide an output bump of a driving part electrically connected to wirings formed on a liquid crystal display panel, And to provide a liquid crystal display device and a method of manufacturing the same that can minimize the occurrence of output bumps.
상술한 과제 해결 수단으로 본 발명은 수직 데이터배선들, 수직 스캔배선들, 수직 공통전압배선들, 수평 스캔배선들 및 수평 공통전압배선들을 포함하는 액정표시패널; 및 수직 데이터배선들 및 수직 스캔배선들에 데이터신호 및 스캔신호를 공급하는 구동부를 포함하며, 액정표시패널은 수직 스캔배선들의 총개수와 수직 공통전압배선들의 총개수에 대한 최대 공약수를 산출하고, 최대 공약수를 이용하여 구한 수직 스캔배선들의 총개수에 대한 약수와 수직 공통전압배선들의 총개수에 대한 약수의 합을 산출하고, 합에 해당하는 수직 스캔배선들과 수직 공통전압배선들이 라인 바이 라인으로 하나씩 이격 배치되고, 수직 데이터배선들이 수직 스캔배선들과 수직 공통전압배선들에 각각 인접하여 하나씩 이격 배치되도록 제1수직 배선 그룹을 설정하고, 제1수직 배선 그룹과 수평 방향으로 이웃하는 제2수직 배선 그룹을 제1수직 배선 그룹과 다른 형태로 설정하고, 제1 미 제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성을 각각 설정하고, 제1 및 제2수직 배선 그룹을 하나의 픽셀 어레이로 정의하고 정의된 하나의 픽셀 어레이가 하부 기판 상에 반복적으로 형성된 것을 특징으로 하는 액정표시장치를 제공한다.According to an aspect of the present invention, there is provided a liquid crystal display device including: a liquid crystal display panel including vertical data lines, vertical scan lines, vertical common voltage lines, horizontal scan lines, and horizontal common voltage lines; And a driver for supplying a data signal and a scan signal to the vertical data lines and the vertical scan lines, wherein the liquid crystal display panel calculates the greatest common divisor for the total number of vertical scan lines and the total number of vertical common voltage lines, The sum of the divisors of the total number of vertical scan lines obtained by using the greatest common divisor and the sum of the divisors of the total number of vertical common voltage lines is calculated and the vertical scan lines and the vertical common voltage lines corresponding to the sum are calculated as line by line A first vertical interconnection group is set so that vertical data lines are spaced apart one by one and adjacent to vertical scanning interconnection lines and vertical common voltage interconnection lines, The wiring group is set differently from the first vertical wiring group, and the wiring group is set to the vertical data lines of the first and second vertical wiring groups And a pixel array in which the first and second vertical wiring groups are defined as one pixel array is repeatedly formed on the lower substrate.
제2수직 배선 그룹은 제1수직 배선 그룹에 대한 미러 형상으로 가질 수 있다.The second vertical wiring group may have a mirror shape for the first vertical wiring group.
제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성은 제1수직 배선 그룹의 수직 데이터배선들에 인가될 극성과 동일한 극성을 가질 수 있다.The polarity to be applied to the vertical data lines of the second vertical wiring group may be the same as the polarity to be applied to the vertical data lines of the first vertical wiring group.
제1 및 제2수직 배선 그룹은 하나의 서브 픽셀을 기준으로 일측과 타측으로 배치된 두 개의 수직 공통전압배선을 각각 포함할 수 있다.The first and second vertical wiring groups may each include two vertical common voltage wiring arranged on one side and the other side with respect to one subpixel.
제1수직 배선 그룹은 제1수직 공통전압배선, 제1수직 공통전압배선과 인접하는 제1수직 데이터배선, 제1수직 데이터배선에 연결된 제1서브 픽셀을 사이에 두고 이격하는 제1수직 스캔배선, 제1수직 스캔배선과 인접하는 제2수직 데이터배선, 제2수직 데이터배선에 연결된 제2서브 픽셀을 사이에 두고 이격하는 제2수직 공통전압배선, 제2수직 공통전압배선과 인접하는 제3수직 데이터배선, 제3수직 데이터배선에 연결된 제3서브 픽셀을 사이에 두고 이격하는 제2수직 스캔배선, 제2수직 스캔배선과 인접하는 제4수직 데이터배선, 제4수직 데이터배선에 연결된 제4서브 픽셀을 사이에 두고 이격하는 제3수직 공통전압배선, 제3수직 공통전압배선과 인접하는 제5수직 데이터배선, 제5수직 데이터배선에 연결된 제5서브 픽셀을 사이에 두고 이격하는 제4수직 공통전압배선, 제4수직 공통전압배선과 인접하는 제6수직 데이터배선, 제6수직 데이터배선에 연결된 제6서브 픽셀을 사이에 두고 이격하는 제3수직 스캔배선, 제3수직 스캔배선과 인접하는 제7수직 데이터배선, 제7수직 데이터배선에 연결된 제7서브 픽셀을 사이에 두고 이격하는 제5수직 공통전압배선, 제5수직 공통전압배선과 인접하는 제8수직 데이터배선을 포함할 수 있다.The first vertical interconnection group includes a first vertical interconnection line, a first vertical interconnection line and a second vertical interconnection line spaced apart from each other by a first vertical interconnection line, a first vertical interconnection line adjacent to the first vertical interconnection line, A second vertical common voltage wiring line spaced apart by a second subpixel connected to the second vertical data line, a second vertical common data line interposed between the first vertical data line and the second vertical data line, A fourth vertical data line adjacent to the second vertical scanning line, a fourth vertical data line connected to the second vertical scanning line, a fourth vertical data line connected to the third vertical data line, A third vertical common voltage wiring that is spaced apart from each other by subpixels, a fifth vertical data wiring that is adjacent to the third vertical common voltage wiring, and a fourth vertical ball A sixth vertical data line adjacent to the third vertical data line, a third vertical scan line spaced apart by a sixth subpixel connected to the sixth vertical data line, A seventh vertical data line, a fifth vertical common voltage line spaced apart by a seventh subpixel connected to the seventh vertical data line, and an eighth vertical data line adjacent to the fifth vertical common voltage line.
제1수직 데이터배선 내지 제8수직 데이터배선에 인가되는 극성은 부극성과 정극성 순으로 교번할 수 있다.The polarities applied to the first vertical data line to the eighth vertical data line can be alternated in the order of negative polarity and positive polarity.
제2수직 배선 그룹은 제9 내지 제16수직 데이터배선을 포함하며, 제9수직 데이터배선 내지 제16수직 데이터배선에 인가되는 극성은 부극성과 정극성 순으로 교번할 수 있다.The second vertical wiring group includes the ninth through sixteenth vertical data lines, and the polarities applied to the ninth vertical data line through the sixteenth vertical data line may alternate in the order of negative polarity and positive polarity.
액정표시패널은 제N행에 위치하는 서브 픽셀에 인가되는 극성과 제N+1행에 위치하는 서브 픽셀에 인가되는 극성이 반대가 될 수 있다.The polarity applied to the subpixel positioned in the Nth row and the polarity applied to the subpixel located in the (N + 1) th row in the liquid crystal display panel may be opposite.
제N행에 위치하는 서브 픽셀과 제N+1행에 위치하는 서브 픽셀 사이에는 하나의 수평 스캔배선과 하나의 수평 공통전압배선이 배치될 수 있다.One horizontal scan line and one horizontal common voltage line may be disposed between the subpixel positioned in the Nth row and the subpixel positioned in the (N + 1) th row.
하나의 수평 스캔배선은 하나의 수직 스캔배선들에 연결되고, 하나의 수평 공통전압배선은 다수의 수직 공통전압배선에 연결되되, 수직 공통전압배선들은 그물 형상을 가질 수 있다.One horizontal scan wiring may be connected to one vertical scan wiring, one horizontal common voltage wiring may be connected to a plurality of vertical common voltage wirings, and the vertical common voltage wirings may have a net shape.
다른 측면에서 본 발명은 수직 데이터배선들, 수직 스캔배선들, 수직 공통전압배선들, 수평 스캔배선들 및 수평 공통전압배선들을 포함하는 액정표시패널을 갖는 액정표시장치에 있어서, 수직 스캔배선들의 총개수와 수직 공통전압배선들의 총개수에 대한 최대 공약수를 산출하고, 최대 공약수를 이용하여 구한 수직 스캔배선들의 총개수에 대한 약수와 수직 공통전압배선들의 총개수에 대한 약수의 합을 산출하는 단계; 합에 해당하는 수직 스캔배선들과 수직 공통전압배선들이 라인 바이 라인으로 하나씩 이격 배치되고, 수직 데이터배선들이 수직 스캔배선들과 수직 공통전압배선들에 각각 인접하여 하나씩 이격 배치되도록 제1수직 배선 그룹을 설정하는 단계; 제1수직 배선 그룹과 수평 방향으로 이웃하는 제2수직 배선 그룹을 제1수직 배선 그룹과 다른 형태로 설정하는 단계; 제1 및 제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성을 각각 설정하는 단계; 및 제1 및 제2수직 배선 그룹을 하나의 픽셀 어레이로 정의하고, 하부 기판 상에 하나의 픽셀 어레이를 반복적으로 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.In another aspect, the present invention provides a liquid crystal display having a liquid crystal display panel including vertical data lines, vertical scan lines, vertical common voltage lines, horizontal scan lines, and horizontal common voltage lines, Calculating a greatest common divisor for the total number of vertical common voltage wirings, calculating a sum of a divisor for the total number of vertical scan wirings obtained by using the greatest common divisor and a sum of divisors for the total number of vertical common voltage wirings; The vertical scan lines and the vertical common voltage lines are spaced apart one by one in the line by line and the vertical data lines are arranged adjacent to the vertical scan lines and the vertical common voltage lines, ; Setting a second vertical wiring group adjacent to the first vertical wiring group in a horizontal direction differently from a first vertical wiring group; Setting polarities to be applied to the vertical data lines of the first and second vertical wiring groups, respectively; And defining the first and second vertical wiring groups as one pixel array, and repeatedly forming one pixel array on the lower substrate.
제2수직 배선 그룹은 제1수직 배선 그룹에 대한 미러 형상을 가질 수 있다.The second vertical wiring group may have a mirror shape for the first vertical wiring group.
제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성은 제1수직 배선 그룹의 수직 데이터배선들에 인가될 극성과 동일한 극성을 가질 수 있다.The polarity to be applied to the vertical data lines of the second vertical wiring group may be the same as the polarity to be applied to the vertical data lines of the first vertical wiring group.
제1 및 제2수직 배선 그룹은 하나의 서브 픽셀을 기준으로 일측과 타측으로 배치된 두 개의 수직 공통전압배선을 각각 포함할 수 있다.The first and second vertical wiring groups may each include two vertical common voltage wiring arranged on one side and the other side with respect to one subpixel.
제1수직 배선 그룹은 제1수직 공통전압배선, 제1수직 공통전압배선과 인접하는 제1수직 데이터배선, 제1수직 데이터배선에 연결된 제1서브 픽셀을 사이에 두고 이격하는 제1수직 스캔배선, 제1수직 스캔배선과 인접하는 제2수직 데이터배선, 제2수직 데이터배선에 연결된 제2서브 픽셀을 사이에 두고 이격하는 제2수직 공통전압배선, 제2수직 공통전압배선과 인접하는 제3수직 데이터배선, 제3수직 데이터배선에 연결된 제3서브 픽셀을 사이에 두고 이격하는 제2수직 스캔배선, 제2수직 스캔배선과 인접하는 제4수직 데이터배선, 제4수직 데이터배선에 연결된 제4서브 픽셀을 사이에 두고 이격하는 제3수직 공통전압배선, 제3수직 공통전압배선과 인접하는 제5수직 데이터배선, 제5수직 데이터배선에 연결된 제5서브 픽셀을 사이에 두고 이격하는 제4수직 공통전압배선, 제4수직 공통전압배선과 인접하는 제6수직 데이터배선, 제6수직 데이터배선에 연결된 제6서브 픽셀을 사이에 두고 이격하는 제3수직 스캔배선, 제3수직 스캔배선과 인접하는 제7수직 데이터배선, 제7수직 데이터배선에 연결된 제7서브 픽셀을 사이에 두고 이격하는 제5수직 공통전압배선, 제5수직 공통전압배선과 인접하는 제8수직 데이터배선을 포함할 수 있다.The first vertical interconnection group includes a first vertical interconnection line, a first vertical interconnection line and a second vertical interconnection line spaced apart from each other by a first vertical interconnection line, a first vertical interconnection line adjacent to the first vertical interconnection line, A second vertical common voltage wiring line spaced apart by a second subpixel connected to the second vertical data line, a second vertical common data line interposed between the first vertical data line and the second vertical data line, A fourth vertical data line adjacent to the second vertical scanning line, a fourth vertical data line connected to the second vertical scanning line, a fourth vertical data line connected to the third vertical data line, A third vertical common voltage wiring that is spaced apart from each other by subpixels, a fifth vertical data wiring that is adjacent to the third vertical common voltage wiring, and a fourth vertical ball A sixth vertical data line adjacent to the third vertical data line, a third vertical scan line spaced apart by a sixth subpixel connected to the sixth vertical data line, A seventh vertical data line, a fifth vertical common voltage line spaced apart by a seventh subpixel connected to the seventh vertical data line, and an eighth vertical data line adjacent to the fifth vertical common voltage line.
제1수직 데이터배선 내지 제8수직 데이터배선에 인가되는 극성은 부극성과 정극성 순으로 교번할 수 있다.The polarities applied to the first vertical data line to the eighth vertical data line can be alternated in the order of negative polarity and positive polarity.
제2수직 배선 그룹은 제9 내지 제16수직 데이터배선을 포함하며, 제9수직 데이터배선 내지 제16수직 데이터배선에 인가되는 극성은 부극성과 정극성 순으로 교번할 수 있다.The second vertical wiring group includes the ninth through sixteenth vertical data lines, and the polarities applied to the ninth vertical data line through the sixteenth vertical data line may alternate in the order of negative polarity and positive polarity.
액정표시패널은 제N행에 위치하는 서브 픽셀에 인가되는 극성과 제N+1행에 위치하는 서브 픽셀에 인가되는 극성이 반대가 될 수 있다.The polarity applied to the subpixel positioned in the Nth row and the polarity applied to the subpixel located in the (N + 1) th row in the liquid crystal display panel may be opposite.
제N행에 위치하는 서브 픽셀과 제N+1행에 위치하는 서브 픽셀 사이에는 하나의 수평 스캔배선과 하나의 수평 공통전압배선이 배치될 수 있다.One horizontal scan line and one horizontal common voltage line may be disposed between the subpixel positioned in the Nth row and the subpixel positioned in the (N + 1) th row.
하나의 수평 스캔배선은 하나의 수직 스캔배선들에 연결되고, 하나의 수평 공통전압배선은 다수의 수직 공통전압배선에 연결되되, 수직 공통전압배선들은 그물 형상을 가질 수 있다.One horizontal scan wiring may be connected to one vertical scan wiring, one horizontal common voltage wiring may be connected to a plurality of vertical common voltage wirings, and the vertical common voltage wirings may have a net shape.
본 발명은 RC 딜레이 등을 고려하여 배선의 배치를 최적화하여 베젤 영역을 최소화하는 네로우 베젤(Narrow bezel)을 구현하고, 액정표시패널에 형성된 배선들과 전기적으로 연결되는 구동부의 출력 범프를 최적 배치하여 미사용 출력 범프의 발생 문제를 최소화할 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다. 또한, 본 발명은 수직 데이터배선의 극성 대칭성 확보와 더불어 수직 스캔배선 간의 링크 저항 편차를 최소화하여 표시품질과 신뢰성을 향상시킬 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다.The present invention realizes a Narrow bezel that minimizes a bezel area by optimizing the arrangement of wiring in consideration of an RC delay and the like, and optimally arranges output bumps of a driver electrically connected to wirings formed on a liquid crystal display panel Thereby minimizing the occurrence of unused output bumps, and a method of manufacturing the same. The present invention also provides a liquid crystal display device and a method of manufacturing the same that can improve the display quality and reliability by minimizing the polarity symmetry of the vertical data lines and minimizing the variation of the link resistance between the vertical scan lines.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 블록 구성도.
도 2는 도 1에 도시된 블록의 일부를 모듈화한 장치 구성도.
도 3은 도 2에 도시된 COF의 확대도.
도 4는 수직 배선과 수평 배선을 나타낸 구조도.
도 5는 본 발명의 실시예에 따른 수직 배선들의 최적 위치를 산출 방법을 나타낸 흐름도.
도 6 내지 도 10은 도 5의 흐름에 따른 수직 배선들의 최적 배치예시도들.
도 11 내지 도 15는 본 발명이 적용 가능한 서브 픽셀의 구조 예시도들.1 is a schematic block diagram of a liquid crystal display according to an embodiment of the present invention;
Fig. 2 is a block diagram of a device in which a part of the block shown in Fig. 1 is modularized; Fig.
3 is an enlarged view of the COF shown in Fig.
4 is a structural view showing a vertical wiring and a horizontal wiring;
5 is a flowchart illustrating a method of calculating an optimum position of vertical interconnections according to an embodiment of the present invention.
FIGS. 6 to 10 are examples of optimal placement of vertical interconnections according to the flow of FIG. 5;
11 to 15 are diagrams illustrating exemplary structures of subpixels to which the present invention is applicable.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 블록 구성도이고, 도 2는 도 1에 도시된 블록의 일부를 모듈화한 장치 구성도이며, 도 3은 도 2에 도시된 COF의 확대도이고, 도 4는 수직 배선과 수평 배선을 나타낸 구조도이다.FIG. 1 is a schematic block diagram of a liquid crystal display device according to an embodiment of the present invention. FIG. 2 is a block diagram of a part of the block shown in FIG. 1, And FIG. 4 is a structural view showing a vertical wiring and a horizontal wiring.
도 1 내지 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치에는 액정표시패널(PNL), 구동부(10, DIC), 타이밍 콘트롤러(12, TCON) 및 호스트 시스템(14, SYSTEM) 등이 포함된다.1 to 4, a liquid crystal display according to an embodiment of the present invention includes a liquid crystal display panel PNL, a
호스트 시스템(14, SYSTEM)은 입력 영상의 디지털 비디오 데이터를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK 등)을 타이밍 콘트롤러(12)에 공급한다.The host system (14, SYSTEM) converts the digital video data of the input image into a format suitable for the display panel (PNL). The
타이밍 콘트롤러(12, TCON)는 호스트 시스템(14)으로부터 공급된 입력 영상의 디지털 비디오 데이터를 구동부(10)에 공급한다. 타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 공급받는다. 타이밍 콘트롤러(12)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 구동부(10)를 제어하는 소스 타이밍 제어신호와 게이트 타이밍 제어신호 등을 생성한다.The timing controller 12 (TCON) supplies digital video data of the input image supplied from the
액정표시패널(PNL)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 등의 알려져 있는 모든 액정모드로 구현될 수 있다. 또한, 액정표시패널(PNL)은 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.The liquid crystal display panel PNL may be implemented in any known liquid crystal mode such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode or FFS (Fringe Field Switching) mode. Further, the liquid crystal display panel PNL can be implemented in any form such as a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, and the like.
액정표시패널(PNL)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판 사이에 형성된 서브 픽셀들을 포함한다. 액정표시패널(PNL)의 상부 기판과 하부 기판의 내부 상층부에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(PNL)의 상부 기판과 하부 기판의 외부면에는 편광판이 부착된다.The liquid crystal display panel PNL includes subpixels formed between an upper substrate and a lower substrate opposed to each other with the liquid crystal cell Clc therebetween. An alignment film for setting a pre-tilt angle of the liquid crystal is formed on the inner upper layer of the upper substrate and the lower substrate of the liquid crystal display panel PNL. A polarizing plate is attached to the outer surfaces of the upper substrate and the lower substrate of the liquid crystal display panel (PNL).
액정표시패널(PNL)의 하부 기판의 내부에는 수직 배선들(VL)과 수평 배선들(HL)이 형성된다. 수직 배선들(VL)은 액정표시패널(PNL)의 수직 방향(y축 방향)을 따라 형성되고 수평 배선들(HL)은 액정표시패널(PNL)의 수평 방향(x축 방향)을 따라 형성되며, 이들은 교차 위치하게 된다.In the lower substrate of the liquid crystal display panel PNL, vertical wirings VL and horizontal wirings HL are formed. The vertical wirings VL are formed along the vertical direction (y-axis direction) of the liquid crystal display panel PNL and the horizontal wirings HL are formed along the horizontal direction (x-axis direction) of the liquid crystal display panel PNL , They are located at an intersection.
수직 배선들(VL)은 수직 데이터배선(DL), 수직 스캔배선(GL) 및 수직 공통전압배선(CL)을 포함하고, 수평 배선들(HL)은 수평 스캔배선(Gi) 및 수평 공통전압배선(Vcomi)을 포함한다. 수직 데이터배선(DL), 수직 스캔배선(GL) 및 수직 공통전압배선(CL)은 수직 방향(y축 방향)으로 데이터신호, 스캔신호 및 공통전압을 전달한다. 수평 스캔배선(Gi)은 수직 스캔배선(GL)에 의해 수직 방향(y축 방향)으로 전달된 스캔신호를 수평 방향(x축 방향)으로 방향을 바꾸어 전달한다. 수평 공통전압배선(Vcomi)은 수직 공통전압배선(CL)에 의해 수직 방향(y축 방향)으로 전달된 공통전압을 수평 방향(x축 방향)으로 방향을 바꾸어 전달한다.The vertical wirings VL include a vertical data line DL, a vertical scan line GL and a vertical common voltage line CL, and the horizontal lines HL include a horizontal scan line Gi, (Vcomi). The vertical data line DL, the vertical scan line GL and the vertical common voltage line CL carry the data signal, the scan signal and the common voltage in the vertical direction (y-axis direction). The horizontal scan wiring Gi transfers the scan signal transferred in the vertical direction (y-axis direction) by the vertical scan wiring GL in the horizontal direction (x-axis direction). The horizontal common voltage wiring Vcomi changes the common voltage transferred in the vertical direction (y-axis direction) by the vertical common voltage wiring CL in the horizontal direction (x-axis direction) and transmits it.
액정표시패널(PNL)의 상부 기판의 내부에는 블랙매트릭스 및 컬러필터가 형성된다. 블랙매트릭스는 액정표시패널(PNL)의 구조에 따라 상부 기판의 외부에 형성되거나 이와 동일한 역할을 수행하는 구성물이 존재할 경우 생략되기도 한다. 그리고 컬러필터는 액정표시패널(PNL)의 구조에 따라 상부 기판의 내부에 형성되거나 하부 기판의 내부에 형성되기도 한다.Inside the upper substrate of the liquid crystal display panel (PNL), a black matrix and a color filter are formed. The black matrix may be formed outside the upper substrate according to the structure of the liquid crystal display panel (PNL), or may be omitted when a component performing the same function exists. The color filter may be formed inside the upper substrate or inside the lower substrate depending on the structure of the liquid crystal display panel (PNL).
액정표시패널(PNL)은 서브 픽셀들에 의해 표시 영역(PIXEL ARRAY)이 정의됨과 더불어 비표시영역이 되는 베젤 영역(BZ)이 정의된다. 서브 픽셀들은 수직 데이터배선(DLi)과 수평 스캔배선(Gi)의 교차 영역에 m * n의 매트릭스 형태로 형성된다. 하나의 서브 픽셀(PIX)에는 박막 트랜지스터(TFT), 액정셀(Clc), 스토리지 커패시터(Cst), 화소전극(1) 및 공통전극(2)이 포함된다. 박막 트랜지스터(TFT)는 수평 스캔배선(Gi)에 게이트전극이 연결되고 수직 데이터배선(DLi)에 제1전극이 연결되며 화소전극(1)에 제2전극이 연결된다. In the liquid crystal display panel PNL, a display area PIXEL ARRAY is defined by subpixels, and a bezel area BZ serving as a non-display area is defined. The subpixels are formed in the form of a matrix of m * n in the intersection area of the vertical data line DLi and the horizontal scan line Gi. One subpixel PIX includes a thin film transistor TFT, a liquid crystal cell Clc, a storage capacitor Cst, a
구동부(10, DIC)는 데이터구동부(SIC)와 스캔구동부(GIC)를 포함한다. 구동부(10)는 IC(Integrated Circuit)로 제작되어 연성회로기판 상에 COF(Chip on film) 형태로 실장된다. COF의 입력단은 PCB(Printed Circuit Board)에 접속되고, COF의 출력단은 액정표시패널(PNL)의 하부 기판에 접속된다. COF에서, 데이터구동부(SIC)에 연결된 배선들(도 3, 점선)과 스캔구동부(GIC)에 연결된 배선들(도 3, 실선)이 전기적으로 분리될 수 있도록 그 배선들 사이에는 절연층이 형성된다.The driving unit 10 (DIC) includes a data driver SIC and a scan driver GIC. The driving
데이터구동부(SIC)는 타이밍 콘트롤러(12, TCON)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 이때, 데이터구동부(SIC)는 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생하고 그 데이터 전압을 수직 데이터배선(DL)에 공급한다. 스캔구동부(GIC)는 타이밍 콘트롤러(12)의 제어 하에 데이터 전압에 동기되는 스캔신호(게이트 펄스 또는 스캔펄스)를 제1수직 스캔배선부터 제n수직 스캔배선까지 순차적으로 공급한다.The data driver SIC latches the digital video data of the input image under the control of the timing controller 12 (TCON), and converts the digital video data into data of a parallel data structure. At this time, the data driver SIC converts the digital video data into an analog gamma compensation voltage by using a digital-to-analog converter (ADC) to generate a data voltage and supplies the data voltage to the vertical data line DL Supply. The scan driver GIC sequentially supplies a scan signal (gate pulse or scan pulse) synchronized with the data voltage from the first vertical scan line to the nth vertical scan line under the control of the
한편, 실시예에서는 데이터구동부(SIC)와 스캔구동부(GIC)가 COF 형태로 실장된 것을 일례로 하였지만, 스캔구동부(GIC)는 게이트인패널(Gate In Panel; GIP) 공정에 의해 박막 형태로 형성될 수도 있다.In the embodiment, the data driver SIC and the scan driver GIC are mounted in a COF form. However, the scan driver GIC may be formed in a thin film form by a gate in panel (GIP) process. .
하지만, 구동부(10)가 액정표시패널(PNL)의 상단에 연결된 COF에 형성되고, 수직 스캔배선(GL)을 거쳐 수평 스캔배선(Gi)에 스캔신호가 공급되도록 구성되면 다음과 같은 이점이 있다.However, if the driving
첫째, 스캔구동부(GIC)를 형성하기 위한 공간이 필요 없거나 실장하기 위한 별도의 연성회로기판이 필요 없다. 둘째, 스캔구동부(GIC)와 액정표시패널(PNL) 간의 전기적인 연결을 위한 배선 라우팅을 최소화할 수 있고 또한 베젤 영역(BZ)에 존재하는 배선의 개수를 최소화할 수 있다. 그 결과, 액정표시패널(PNL)의 베젤 영역(BZ)이 차지하는 공간(또는 폭)을 최소화하는 네로우 베젤(Narrow bezel)을 구현할 수 있게 된다.First, a space for forming the scan driver (GIC) is not required or a separate flexible circuit board for mounting is not required. Second, wiring routing for electrical connection between the scan driver (GIC) and the liquid crystal display panel (PNL) can be minimized and the number of wires in the bezel area BZ can be minimized. As a result, a Narrow bezel that minimizes the space (or width) occupied by the bezel area BZ of the liquid crystal display panel PNL can be realized.
한편, 데이터구동부(SIC)와 스캔구동부(GIC)가 별도의 공간에 형성되지 않고 도 3과 같이 동일한 공간에 형성되거나 통합 IC 형태로 형성된 구조에서 네로우 베젤을 구현하기 위해서는 수직 배선들(VL)의 배치를 최적화해야 한다.In order to realize a narrow bezel in a structure in which the data driver SIC and the scan driver GIC are not formed in a separate space but are formed in the same space as in FIG. 3 or formed in the form of an integrated IC, Should be optimized.
그런데, 수직 배선들(VL)은 도 4와 같이 수직 데이터배선(DL), 수직 스캔배선(GL) 및 수직 공통전압배선(CL)을 포함하고 있고 이들의 배치는 네로우 베젤 기술 구현은 물론 표시품질에도 지대한 영향을 미치는 요소이므로 막연한 방법으로 이들을 최적화할 수 없다.4, the vertical wirings VL include a vertical data line DL, a vertical scan line GL, and a vertical common voltage line CL, and their arrangement is not limited to the implementation of narrow- It is a factor that has a profound effect on quality, so it can not be optimized in a vague way.
따라서, 수직 배선들(VL)의 배치를 최적화하기 위해서는 수직 공통전압배선(CL) 및 수직 데이터배선(DL) 간의 극성 비대칭을 최소화하고 수직 스캔배선(GL) 및 수직 공통전압배선(CL) 각각의 RC(R은 저항-Resistance, C는 용량-Capacitance) 딜레이 등을 최소화할 수 있는 위치를 산출해야 한다.Therefore, in order to optimize the arrangement of the vertical wirings VL, it is necessary to minimize the polarity asymmetry between the vertical common wiring CL and the vertical data wiring DL and to reduce the polarity asymmetry between the vertical common wiring GL and the vertical common wiring CL RC (where R is the resistance -Resistance, C is the capacitance-capacitance) delay, and so on.
이하, 본 발명의 실시예에 따라 수직 배선들의 최적 위치를 산출하고 이를 하부 기판 상에 형성하는 방법을 구체적으로 설명한다.Hereinafter, a method of calculating the optimum position of the vertical interconnection and forming it on the lower substrate according to the embodiment of the present invention will be described in detail.
도 5는 본 발명의 실시예에 따른 수직 배선들의 최적 위치를 산출 방법을 나타낸 흐름도이고, 도 6 내지 도 10은 도 5의 흐름에 따른 수직 배선들의 최적 배치예시도들이다.5 is a flowchart showing a method of calculating an optimum position of vertical wirings according to an embodiment of the present invention, and Figs. 6 to 10 are examples of optimal placement of vertical wirings according to the flow of Fig.
수직 스캔배선들(GL)의 총개수와 수직 공통전압배선들(CL)의 총개수에 대한 최대 공약수를 산출한다.(S110) 수직 스캔배선들(GL)의 총개수와 수직 공통전압배선들(CL)의 총개수에 대한 최대 공약수를 산출하는 방식은 소인수분해 또는 지수를 이용하는 방법을 이용할 수 있다.The total number of the vertical scan lines GL and the maximum common number of the total number of the vertical common voltage lines CL are calculated. CL) can be calculated by using a factorial decomposition or an exponent.
최대 공약수를 이용하여 구한 수직 스캔배선들(GL)의 총개수에 대한 약수와 수직 공통전압배선들(CL)의 총개수에 대한 약수의 합을 산출한다.(S120) 수직 스캔배선들(GL)의 총개수에 대한 약수와 수직 공통전압배선들(CL)의 총개수에 대한 약수의 합은 수직 스캔배선들(GL)과 수직 공통전압배선들(CL)을 배치하는데 필요한 최소 단위의 개수를 산출하기 위함이다.The sum of the divisors for the total number of the vertical scan lines GL and the sum of the divisors for the total number of the vertical common voltage lines CL are calculated using the greatest common divisor. The sum of the divisors for the total number of vertical common wiring lines CL and the sum of the divisor for the total number of vertical common wiring lines CL and the sum of the divisors for the total number of vertical common wiring lines CL .
본 발명의 실시예에서는 수직 배선들(VL)의 배치를 최적화하기 위한 방법으로 수직 스캔배선들(GL)과 수직 공통전압배선들(CL)에 대한 최대 공약수 그리고 이들에 대한 약수를 산출한다. 다만, 수직 데이터배선들(DL)의 경우 서브 픽셀들 간의 수직 공간마다 하나씩 배선되므로 이에 대한 배치는 수직 배선들의 최적 위치 산출 시 고려의 대상에서 제외한다. 또한, 수평 스캔배선(Gi) 및 수평 공통전압배선(Vcomi)의 경우 서브 픽셀들 간의 수평 공간마다 하나씩 배선되므로 이에 대한 배치 또한 수직 배선들의 최적 위치 산출 시 고려의 대상에서 제외한다.In the embodiment of the present invention, the greatest common divisor for the vertical scan lines GL and the vertical common voltage lines CL and the divisors thereof are calculated as a method for optimizing the arrangement of the vertical lines VL. However, in the case of the vertical data lines DL, since the vertical data lines DL are wired one by one for each vertical space between the subpixels, the arrangement thereof is excluded from consideration in calculating the optimum position of the vertical wirings. In addition, in the case of the horizontal scan wiring Gi and the horizontal common voltage wiring Vcomi, one wiring is arranged for each horizontal space between the subpixels.
이하 수직 배선들의 최적 위치 산출 수식과 결부하여 설명하기 위해, 수직 데이터배선들(DL)의 총개수를 A로 정의하고, 수직 스캔배선들(GL)의 총개수를 B로 정의하고, 수직 공통전압배선들(CL)의 총개수를 C로 정의한다. 그리고 수직 스캔배선들(GL)의 총개수와 수직 공통전압배선들(CL)의 총개수에 대한 최대 공약수를 K로 정의한다. 그리고 수직 스캔배선들(GL)의 총개수에 대한 약수를 D로 정의하고, 수직 공통전압배선들(CL)의 총개수에 대한 약수를 E로 정의한다. 그리고 제조하고자 하는 액정표시패널의 해상도를 FHD(full High definition)로 정의하고, 이 해상도를 갖는 액정표시패널의 수직 데이터배선들(DL)의 총개수(A)는 1920*3 = 5760개이고, 수직 스캔배선들(GL)의 총개수(B)는 1080*2 = 2160개인 것을 예로 한다. 또한, 이 해상도를 갖는 액정표시패널에서 요구되는 수직 공통전압배선들(CL)의 총개수(C)는 A(5760) - B(2160)로서 3600개인 것을 일례로 한다.A total number of vertical data lines DL is defined as A, a total number of vertical scan lines GL is defined as B, and a vertical common voltage The total number of wires CL is defined as C. And K is a greatest common factor for the total number of vertical scan lines GL and the total number of vertical common voltage lines CL. The divisor for the total number of vertical scan lines GL is defined as D, and the divisor for the total number of vertical common voltage lines CL is defined as E. The total number A of the vertical data lines DL of the liquid crystal display panel having this resolution is 1920 * 3 = 5760, and the vertical (vertical) The total number (B) of the scan lines GL is 1080 * 2 = 2160. In addition, the total number C of vertical common voltage lines CL required in the liquid crystal display panel having this resolution is 3600 as an example of A (5760) -B (2160).
-수직 배선들의 최적 개수 산출 수식-- formula for calculating the optimal number of vertical wires -
수직 배선들의 최적 개수 산출 수식에 의하면, 수직 스캔배선들(GL)의 총개수와 수직 공통전압배선들(CL)의 총개수에 대한 최대 공약수(K)는 720이 되고, 수직 스캔배선들(GL)의 총개수에 대한 약수(D)는 3이 되고, 수직 공통전압배선들(CL)의 총개수에 대한 약수(E)는 5가 된다. 그리고 수직 스캔배선들(GL)의 총개수에 대한 약수(D)와 수직 공통전압배선들(CL)의 총개수에 대한 약수(E)를 합하면 8이 된다. 수직 스캔배선들(GL)의 총개수에 대한 약수(D)와 수직 공통전압배선들(CL)의 총개수에 대한 약수(E)를 합하여 도출한 8은 수직 배선들을 최소로 배치할 때 구성할 수 있는 최소 단위가 된다.According to the formula for calculating the optimum number of vertical wirings, the greatest common number K for the total number of vertical scanning wirings GL and the total number of vertical common voltage wirings CL is 720, and the vertical scanning wirings GL ) Is 3, and the divisor (E) for the total number of vertical common voltage lines (CL) is 5. The sum of the divisor D for the total number of the vertical scan lines GL and the divisor E for the total number of the vertical common voltage lines CL is 8. 8, which is derived by adding the divisor D to the total number of the vertical scan lines GL and the divisor E for the total number of the vertical common voltage lines CL, It is the smallest unit that can be.
수직 배선들의 최적 위치 산출 수식에 수직 스캔배선들(GL)의 총개수에 대한 약수(D)와 수직 공통전압배선들(CL)의 총개수에 대한 약수(E)의 합이 산출되면, 그 합에 해당하는 개수를 기반으로 수직 스캔배선들(GL)과 수직 공통전압배선들(CL)을 배치하는데, 이를 구체적으로 설명하면 다음과 같다.When the sum of the divisor D for the total number of the vertical scan lines GL and the sum of the divisors E for the total number of the vertical common voltage lines CL is calculated in the optimum position calculating formula of the vertical lines, The vertical scanning lines GL and the vertical common voltage lines CL are arranged on the basis of the number of the vertical scanning lines GL and the vertical common voltage lines CL.
수직 스캔배선들(GL)과 수직 공통전압배선들(CL)이 라인 바이 라인으로 하나씩 이격 배치되고, 수직 데이터배선들(DL)이 수직 스캔배선들(GL)과 수직 공통전압배선들(CL)에 각각 인접하여 하나씩 이격 배치되도록 제1수직 배선 그룹(VL1)을 설정한다.(S130) 위와 같은 방식으로 수직 스캔배선들(GL), 수직 공통전압배선들(CL) 및 수직 데이터배선들(DL)을 배치하면 제1수직 배선 그룹(VL1)이 설정된다.(도 6 참조)The vertical scanning lines GL and the vertical common voltage lines CL are separated one by one in the line by line and the vertical data lines DL are arranged in the vertical scanning lines GL and the vertical common voltage lines CL, The vertical common wiring lines CL and the vertical data lines DL are formed in such a manner that the first vertical wiring groups VL1 are arranged adjacent to the vertical scanning lines GL, ), The first vertical wiring group VL1 is set (see FIG. 6). [
제1수직 배선 그룹(VL1)의 수직 데이터배선들(DL)에 포함된 제1 내지 제8데이터배선(DL1 ~ DL8)은 각각 서브 픽셀들 간의 이격 공간에 하나씩 이격 배치된다. 그리고 제1수직 배선 그룹(VL1)의 수직 스캔배선들(GL)과 수직 공통전압배선들(CL)은 라인 바이 라인으로 하나씩 이격 배치된다. 그러나 제1수직 배선 그룹(VL1)의 수직 스캔배선들(GL)의 개수 대비 수직 공통전압배선들(CL)의 개수가 많으므로 하나의 서브 픽셀을 기준으로 일측과 타측(특정 영역)에는 두 개의 수직 공통전압배선이 이웃하도록 배치된다. 그 예로 제3수직 공통전압배선(CL3)과 제4수직 공통전압배선(CL4)을 보면, 이들은 제5서브 픽셀(PIX5)을 기준으로 일측과 타측으로 이웃(또는 연속)하여 배치된다.The first to eighth data lines DL1 to DL8 included in the vertical data lines DL of the first vertical wiring group VL1 are spaced apart one by one in the spacing space between the subpixels. The vertical scan lines GL and the vertical common voltage lines CL of the first vertical interconnection group VL1 are spaced one by one in line by line. However, since the number of the vertical common voltage lines CL is larger than the number of the vertical scan lines GL of the first vertical interconnection group VL1, two (1) and one And the vertical common voltage wiring is arranged to be adjacent. For example, the third vertical common voltage wiring CL3 and the fourth vertical common voltage wiring CL4 are disposed adjacent (or continuously) to one side and the other side with respect to the fifth subpixel PIX5.
실시예에서는 제1수직 배선 그룹(VL1)의 제1수직 데이터배선(DL1)이 배치된 수직 공간 영역에 제1수직 공통전압배선(CL1)이 배치되고, 제2수직 데이터배선(DL2)이 배치된 수직 공간 영역에 제1수직 스캔배선(GL1)이 배치된 것을 일례로 하였다. 그러나, 이는 하나의 예시일뿐 이들의 위치는 서로 바뀔 수도 있고, 이들의 위치에 따라 제2 내지 제5수직 공통전압배선(CL2 ~ CL5)와 제2 내지 제3수직 스캔배선(GL2 ~ GL3)의 위치 또한 바뀔 수도 있다.The first vertical common wiring line CL1 is arranged in the vertical space region where the first vertical data line DL1 of the first vertical wiring group VL1 is arranged and the second vertical data line DL2 is arranged And the first vertical scanning wiring GL1 is arranged in the vertical space region. However, this is only an example, and the positions of the second to fifth vertical common wiring lines CL2 to CL5 and the second to third vertical scanning wiring lines GL2 to GL3 may be changed depending on their positions. The location may also change.
한편, 제1 내지 제5수직 공통전압배선(CL1 ~ CL5)은 제1콘택홀(CCH)을 통해 제1수평 공통전압배선(Vcom1)과 전기적으로 연결된다. 그리고 제1수직 스캔배선(GL1)은 제2콘택홀(GCH)에 의해 제1수평 스캔배선(G1)과 전기적으로 연결된다. 여기서, 제1 내지 제5수직 공통전압배선(CL1 ~ CL5) 및 제1수평 공통전압배선(Vcom1)을 포함하는 공통전압배선은 RC 딜레이 등의 문제를 방지하기 위해 서브 픽셀들(PIX1 ~ PIX8)의 사면을 지나도록 배치될 수 있으나 이에 한정되지 않는다.Meanwhile, the first through fifth vertical common voltage lines CL1 through CL5 are electrically connected to the first horizontal common voltage line Vcom1 through the first contact hole CCH. The first vertical scan line GL1 is electrically connected to the first horizontal scan line G1 by a second contact hole GCH. Here, the common voltage wiring including the first to fifth vertical common voltage wiring lines CL1 to CL5 and the first horizontal common voltage wiring line Vcom1 is formed by connecting the subpixels PIX1 to PIX8, But it is not limited thereto.
제1수직 배선 그룹(VL1)과 수평 방향(x)으로 이웃하는 제2수직 배선 그룹(VL2)을 제1수직 배선 그룹(VL1)과 다른 형태로 설정한다.(S140)(도 7 참조, 110은 하부 기판을 나타냄)The first vertical wiring group VL1 and the second vertical wiring group VL2 neighboring in the horizontal direction x are set differently from the first vertical wiring group VL1 at step S140 Represents a lower substrate)
제2수직 배선 그룹(VL2)을 제1수직 배선 그룹(VL1)과 다른 형태로 설정한다는 의미는 수직 스캔배선과 수직 공통전압배선의 위치를 달리한다는 것을 의미한다. 구체적으로, 제2수직 배선 그룹(VL2)에 포함된 수직 스캔배선과 수직 공통전압배선의 위치는 제1수직 배선 그룹에 포함된 수직 스캔배선과 수직 공통전압배선에 대한 미러 형상을 갖도록 설정된다.(도 8참조)Setting the second vertical wiring group VL2 different from the first vertical wiring group VL1 means that the positions of the vertical scanning wiring and the vertical common voltage wiring are different. Specifically, the positions of the vertical scanning wiring and the vertical common voltage wiring included in the second vertical wiring group VL2 are set to have a mirror shape with respect to the vertical scanning wiring included in the first vertical wiring group and the vertical common voltage wiring. (See Fig. 8)
제1수직 배선 그룹(VL1)과 제2수직 배선 그룹(VL2)에 포함된 수직 스캔배선과 수직 공통전압배선의 위치가 미러 형상을 가지므로, 제2수직 배선 그룹(VL2)의 수직 데이터배선들(DL)에 포함된 제9 내지 제16데이터배선(DL9 ~ DL16)은 각각 서브 픽셀들 간의 이격 공간에 하나씩 이격 배치된다. 그리고 제2수직 배선 그룹(VL2)의 수직 스캔배선들(GL)과 수직 공통전압배선들(CL)은 라인 바이 라인으로 하나씩 이격 배치된다. 그러나 제2수직 배선 그룹(VL2)의 수직 스캔배선들(GL)의 개수 대비 수직 공통전압배선들(CL)의 개수가 많으므로 하나의 서브 픽셀을 기준으로 일측과 타측(특정 영역)에는 두 개의 수직 공통전압배선이 이웃하도록 배치된다. 그 예로 제7수직 공통전압배선(CL7)과 제8수직 공통전압배선(CL8)을 보면, 이들은 제11서브 픽셀(PIX11)을 기준으로 일측과 타측으로 이웃(또는 연속)하여 배치된다.Since the positions of the vertical scanning wiring and the vertical common voltage wiring included in the first vertical wiring group VL1 and the second vertical wiring group VL2 are mirror-shaped, the vertical data wiring of the second vertical wiring group VL2 The ninth to sixteenth data lines DL9 to DL16 included in the data line DL are spaced apart one by one in the spacing space between the sub-pixels. The vertical scan lines GL and the vertical common voltage lines CL of the second vertical interconnection group VL2 are spaced one by one in line by line. However, since the number of the vertical common voltage lines CL is larger than the number of the vertical scanning lines GL of the second vertical wiring group VL2, two (one) and one And the vertical common voltage wiring is arranged to be adjacent. For example, when looking at the seventh vertical common voltage wiring CL7 and the eighth vertical common voltage wiring CL8, they are arranged adjacent (or continuously) to one side and the other side with reference to the eleventh subpixel PIX11.
실시예에서는 제2수직 배선 그룹(VL2)의 제9수직 데이터배선(DL9)이 배치된 수직 공간 영역에 제6수직 공통전압배선(CL6)이 배치되고, 제10수직 데이터배선(DL10)이 배치된 수직 공간 영역에 제4수직 스캔배선(GL4)이 배치된 것을 일례로 하였다. 그러나, 이는 하나의 예시일뿐 이들의 위치는 제1수직 배선 그룹(VL1)에 대응하여 서로 바뀔 수도 있고, 이들의 위치에 따라 제7 내지 제10수직 공통전압배선(CL7 ~ CL10)와 제5 내지 제6수직 스캔배선(GL5 ~ GL6)의 위치 또한 바뀔 수도 있다.The sixth vertical common data line CL6 is arranged in the vertical space region where the ninth vertical data line DL9 of the second vertical wiring group VL2 is arranged and the tenth vertical data line DL10 is arranged And the fourth vertical scanning line GL4 is disposed in the vertical space region. However, this is only one example, and their positions may be switched to correspond to the first vertical wiring group VL1, and the seventh to tenth vertical common voltage wirings CL7 to CL10 and the fifth to tenth vertical common voltage wiring The positions of the sixth vertical scanning lines GL5 to GL6 may also be changed.
한편, 앞서 설명된 방법에 따라 설정된 제1수직 배선 그룹(VL1) 및 제2수직 배선 그룹(VL2)을 도 8을 참조하여 정리하면 다음과 같다.Meanwhile, the first vertical wiring group VL1 and the second vertical wiring group VL2 set according to the above-described method are summarized below with reference to FIG.
-제1수직 배선 그룹(VL1)-- first vertical wiring group (VL1) -
제1수직 공통전압배선(CL1), 제1수직 공통전압배선(CL1)과 인접하는 제1수직 데이터배선(DL1), 제1수직 데이터배선(DL1)에 연결된 제1서브 픽셀(PIX1)을 사이에 두고 이격하는 제1수직 스캔배선(GL1), 제1수직 스캔배선(GL1)과 인접하는 제2수직 데이터배선(DL2), 제2수직 데이터배선(DL2)에 연결된 제2서브 픽셀(PIX2)을 사이에 두고 이격하는 제2수직 공통전압배선(CL2), 제2수직 공통전압배선(CL2)과 인접하는 제3수직 데이터배선(DL3), 제3수직 데이터배선(DL3)에 연결된 제3서브 픽셀(PIX3)을 사이에 두고 이격하는 제2수직 스캔배선(GL2), 제2수직 스캔배선(GL2)과 인접하는 제4수직 데이터배선(DL4), 제4수직 데이터배선(DL4)에 연결된 제4서브 픽셀(PIX4)을 사이에 두고 이격하는 제3수직 공통전압배선(CL3), 제3수직 공통전압배선(CL3)과 인접하는 제5수직 데이터배선(DL5), 제5수직 데이터배선(DL5)에 연결된 제5서브 픽셀(PIX5)을 사이에 두고 이격하는 제4수직 공통전압배선(CL4), 제4수직 공통전압배선(CL4)과 인접하는 제6수직 데이터배선(DL6), 제6수직 데이터배선(DL6)에 연결된 제6서브 픽셀(PIX6)을 사이에 두고 이격하는 제3수직 스캔배선(GL3), 제3수직 스캔배선(GL4)과 인접하는 제7수직 데이터배선(DL7), 제7수직 데이터배선(DL7)에 연결된 제7서브 픽셀(PIX7)을 사이에 두고 이격하는 제5수직 공통전압배선(CL5), 제5수직 공통전압배선(CL5)과 인접하는 제8수직 데이터배선(DL8).The first vertical data line DL1 adjacent to the first vertical common voltage line CL1 and the first vertical common voltage line CL1 and the first sub pixel PIX1 connected to the first vertical data line DL1 A second vertical data line DL2 adjacent to the first vertical scanning line GL1, a second sub pixel PIX2 connected to the second vertical data line DL2, A third vertical data line DL3 adjacent to the second vertical common voltage line CL2 and a third vertical data line DL3 connected to the third vertical data line DL3, A fourth vertical data line DL4 adjacent to the second vertical scanning line GL2, and a fourth vertical data line DL4 connected to the fourth vertical data line DL4, which are spaced apart from each other with the pixel PIX3 interposed therebetween, The third vertical common voltage wiring CL3, the fifth vertical data line DL5 adjacent to the third vertical common voltage wiring CL3, and the fifth vertical data line DL5, which are spaced apart from each other by four subpixels PIX4, The fourth vertical common voltage wiring CL4 and the sixth vertical data line DL6 adjacent to each other with the fourth subpixel PIX5 interposed therebetween, A third vertical scanning line GL3 which is spaced apart by a sixth sub pixel PIX6 connected to the sixth vertical data line DL6, a seventh vertical data line GL4 which is adjacent to the third vertical scanning line GL4, A fifth vertical common voltage wiring CL5 which is spaced apart by a seventh subpixel PIX7 connected to the seventh vertical data line DL7 and a fifth vertical common voltage wiring CL5 which is adjacent to the fifth vertical common voltage wiring CL5, Vertical data wiring (DL8).
-제2수직 배선 그룹(VL2)-- second vertical wiring group (VL2) -
제6수직 공통전압배선(CL6), 제6수직 공통전압배선(CL6)과 인접하는 제9수직 데이터배선(DL9), 제9수직 데이터배선(DL9)에 연결된 제9서브 픽셀(PIX9)을 사이에 두고 이격하는 제4수직 스캔배선(GL4), 제4수직 스캔배선(GL4)과 인접하는 제10수직 데이터배선(DL10), 제10수직 데이터배선(DL10)에 연결된 제10서브 픽셀(PIX10)을 사이에 두고 이격하는 제7수직 공통전압배선(CL7), 제7수직 공통전압배선(CL7)과 인접하는 제11수직 데이터배선(DL11), 제11수직 데이터배선(DL11)에 연결된 제11서브 픽셀(PIX11)을 사이에 두고 이격하는 제8수직 공통전압배선(CL8), 제8수직 공통전압배선(CL8)과 인접하는 제12수직 데이터배선(DL12), 제12수직 데이터배선(DL12)에 연결된 제12서브 픽셀(PIX12)을 사이에 두고 이격하는 제5수직 스캔배선(GL5), 제5수직 스캔배선(GL5)과 인접하는 제13수직 데이터배선(DL13), 제13수직 데이터배선(DL13)에 연결된 제13서브 픽셀(PIX13)을 사이에 두고 이격하는 제9수직 공통전압배선(CL9), 제9수직 공통전압배선(CL9)과 인접하는 제14수직 데이터배선(DL14), 제14수직 데이터배선(DL14)에 연결된 제14서브 픽셀(PIX14)을 사이에 두고 이격하는 제6수직 스캔배선(GL6), 제6수직 스캔배선(GL6)과 인접하는 제15수직 데이터배선(DL15), 제15수직 데이터배선(DL15)에 연결된 제15서브 픽셀(PIX15)을 사이에 두고 이격하는 제10수직 공통전압배선(CL10), 제10수직 공통전압배선(CL10)과 인접하는 제16수직 데이터배선(DL16).The ninth subpixel PIX9 connected to the ninth vertical data line DL9 and the ninth vertical data line DL9 adjacent to the sixth vertical common voltage line CL6, the sixth vertical common voltage line CL6, A tenth subpixel PIX10 connected to the tenth vertical data line DL10 and the tenth vertical data line DL10 adjacent to the fourth vertical scan line GL4 and the fourth vertical scan line GL4, The eleventh vertical data line DL11 and the eleventh vertical data line DL11 connected to the seventh vertical common voltage wiring CL7, the seventh vertical common voltage wiring CL7, The eighth vertical common voltage wiring CL8, the eighth vertical common voltage wiring CL8 and the twelfth vertical data wiring DL12 and the twelfth vertical data wiring DL12, which are spaced apart from each other with the pixel PIX11 interposed therebetween, The fifth vertical scanning line GL5 and the fifth vertical scanning line GL5 which are spaced apart from each other by the connected twelfth subpixel PIX12, The ninth vertical common voltage wiring CL9 and the ninth vertical common voltage wiring CL9 which are spaced apart from each other by the thirteenth subpixel PIX13 connected to the thirteenth vertical data line DL13, The sixth vertical scanning line GL6 and the sixth vertical scanning line GL6 which are spaced apart from each other with the fourteenth subpixel PIX14 connected to the vertical data line DL14, the fourteenth vertical data line DL14, The tenth vertical common voltage wiring CL10 and the tenth vertical common voltage wiring CL10 which are spaced apart with the fifteenth subpixel PIX15 connected to the fifteenth vertical data line DL15 and the fifteenth vertical data line DL15, And a sixteenth vertical data line DL16 adjacent to the sixteenth vertical data line DL16.
제1 및 제2수직 배선 그룹(VL1, VL2)이 설정되면, 제1 및 제2수직 배선 그룹(VL1, VL2)의 수직 데이터배선들(DL1 ~ DL18)에 인가될 극성을 각각 설정한다.(S150)(도 9 참조) 제2수직 배선 그룹(VL2)의 수직 데이터배선들(DL9 ~ DL18)에 인가될 극성은 제1수직 배선 그룹(VL1)의 수직 데이터배선들(DL1 ~ DL8)에 인가될 극성과 반대되는 극성을 갖는다.When the first and second vertical wiring groups VL1 and VL2 are set, the polarities to be applied to the vertical data lines DL1 to DL18 of the first and second vertical wiring groups VL1 and VL2 are respectively set The polarities to be applied to the vertical data lines DL9 to DL18 of the second vertical wiring group VL2 are applied to the vertical data lines DL1 to DL8 of the first vertical wiring group VL1 And has a polarity opposite to the polarity to be.
제1수직 배선 그룹(VL1)의 제1 내지 제8수직 데이터배선(DL1 ~ DL8)은 부극성(-)과 정극성(+)이 (-), (+), (-), (+), (-), (+), (-), (+)와 같이 교번하는 형태로 인가되도록 설정된다. 제2수직 배선 그룹(VL2)의 제9 내지 제18수직 데이터배선(DL9 ~ DL18)은 부극성(-)과 정극성(+)이 (-), (+), (-), (+), (-), (+), (-), (+)와 같이 교번하는 형태로 인가되도록 설정된다.The first to eighth vertical data lines DL1 to DL8 of the first vertical wiring group VL1 are connected to the negative polarity and the positive polarity by negative, , (-), (+), (-), and (+). The negative polarity (-) and the positive polarity (+) of the ninth to eighteenth vertical data lines DL9 to DL18 of the second vertical wiring group VL2 are negative, positive, , (-), (+), (-), and (+).
제1수직 배선 그룹(VL1)의 수직 데이터배선들(DL1 ~ DL8)과 제2수직 배선 그룹(VL2)의 제9 내지 제18수직 데이터배선(DL9 ~ DL18)을 겹쳐보면 이들에 인가되는 극성신호는 동일하다. 그러나, 제1수직 배선 그룹(VL1)과 제2수직 배선 그룹(VL2)을 미러 형상으로 접어보면 이들에 인가되는 극성신호는 반대가 된다.When the vertical data lines DL1 to DL8 of the first vertical wiring group VL1 and the ninth to eighteenth vertical data lines DL9 to DL18 of the second vertical wiring group VL2 are overlapped, Are the same. However, when the first vertical wiring group VL1 and the second vertical wiring group VL2 are folded into a mirror shape, the polarity signals applied to them are opposite.
제1수평 스캔배선(G1)에 위치하는 제1 내지 제16수직 데이터배선(DL1 ~ DL16)을 참조하면, 해당 라인에 위치하는 서브 픽셀들은 부극성(-)과 정극성(+)이 (-), (+), (-), (+), (-), (+), (-), (+)와 같이 교번하는 형태로 인가되도록 설정된다. 하지만, 제2수평 스캔배선(G2)에 위치하는 제1 내지 제16수직 데이터배선(DL1 ~ DL16)을 참조하면, 해당 라인에 위치하는 서브 픽셀들은 정극성(+)과 부극성(-)이 (+), (-), (+), (-), (+), (-), (+), (-)와 같이 교번하는 형태로 인가되도록 설정된다.Referring to the first to sixteenth vertical data lines DL1 to DL16 located in the first horizontal scan line G1, the sub-pixels positioned in the corresponding line are negative (-) and positive (+ ), (+), (-), (+), (-), (+), (-) and (+). However, referring to the first to sixteenth vertical data lines DL1 to DL16 located in the second horizontal scan line G2, the subpixels located in the corresponding line are positive (+) and negative (-) (+), (-), (+), (-), (+), (-), (+), (-).
기 설명된 바와 같은 방식으로 산출 및 배치될 제1 및 제2수직 배선 그룹(VL1, VL2)을 하나의 픽셀 어레이(PA)로 정의하고, 하부 기판 상에 하나의 픽셀 어레이(PA)를 반복적으로 형성한다.(S160)The first and second vertical wiring groups VL1 and VL2 to be calculated and arranged in the manner described above are defined as one pixel array PA and one pixel array PA is repeatedly formed on the lower substrate (S160)
제1 및 제2수직 배선 그룹(VL1, VL2)을 포함하는 하나의 픽셀 어레이(PA)를 하부 기판 상에 반복적으로 형성함과 더불어 상부 기판을 준비하고 이들을 합착하고 액정층을 주입하면 도 10과 같은 구조를 갖는 액정표시패널(PNL)이 제작된다.One pixel array PA including the first and second vertical wiring groups VL1 and VL2 is repeatedly formed on the lower substrate, and an upper substrate is prepared, and the upper substrate is bonded and the liquid crystal layer is injected. A liquid crystal display panel (PNL) having the same structure is manufactured.
기 설명한 바와 같이 배선하면, 제N행에 위치하는 서브 픽셀과 제N+1행에 위치하는 서브 픽셀 간의 수평 공간 사이에는 하나의 수평 스캔배선과 하나의 수평 공통전압배선이 배치된다. 제N행에 위치하는 서브 픽셀에 인가되는 극성과 제N+1행에 위치하는 서브 픽셀에 인가되는 극성이 반대가 된다. 이를 위해, 제N+1행에 위치하는 서브 픽셀은 도시된 바와 같이 수평 방향으로 이웃하는 박막 트랜지스터(TFT)로부터 데이터신호를 공급받도록 접속될 수 있으나 이에 한정되지 않는다.As described above, one horizontal scan line and one horizontal common voltage line are arranged between the horizontal space between the subpixel located in the Nth row and the (N + 1) th row. The polarity applied to the subpixel located in the (N + 1) th row is opposite to the polarity applied to the subpixel located in the (N + 1) th row. To this end, the subpixels located in the (N + 1) th row may be connected to receive data signals from the neighboring thin film transistors (TFTs) in the horizontal direction as shown, but are not limited thereto.
액정표시패널(PNL)에 형성된 수직 데이터배선들 및 수직 스캔배선들이 위와 같이 형성됨에 따라 이들에 연결된 구동부(DIC)의 출력 범프들(BMP) 또한 하나의 픽셀 어레이(PA)에 포함된 배선들의 배치에 대응하여 반복적으로 배치된다. 그 예를 설명하면, 구동부(DIC)의 출력 범프들(BMP)은 D, G, D, D, G, D, D, D, G, D, D, D, G, D, D, D, G, D, D, G, D, D와 같이 배치된다. 여기서, D는 수직 데이터배선(DL)에 연결되는 출력 범프에 해당하고, G는 수직 스캔배선(GL)에 연결되는 출력 범프에 해당한다.The vertical data lines and the vertical scan lines formed in the liquid crystal display panel PNL are formed as described above so that the output bumps BMP of the driver DIC connected thereto are also arranged in the arrangement of the wirings included in one pixel array PA As shown in Fig. For example, the output bumps BMP of the driving unit DIC may be formed of D, G, D, D, G, D, D, D, G, D, D, D, G, D, G, D, D, G, D and D. Here, D corresponds to an output bump connected to the vertical data line DL, and G corresponds to an output bump connected to the vertical scanning line GL.
수직 데이터배선들 및 수직 스캔배선들이 위와 같이 형성될 경우, 수직 공통전압배선(CL)은 액정표시패널(PNL)의 좌측 외곽, 우측 외곽 또는 좌/우측 외곽에 배선된 메인 공통전압배선(MCL)에 연결된다. 수직 공통전압배선(CL)과 수평 공통전압배선(Vcom1 ~ Vcom5)은 RC 딜레이 등을 최소화하기 위해 그물 형상으로 형성되고, 이는 메인 공통전압배선(MCL)에 연결된 것을 일례로 하였으나 이에 한정되지 않는다.When the vertical data lines and the vertical scan lines are formed as described above, the vertical common voltage line CL is connected to the main common voltage line MCL wired to the left outer side, the right outer side, or the left / right outer side of the liquid crystal display panel PNL, Lt; / RTI > The vertical common voltage wiring CL and the horizontal common voltage wiring Vcom1 to Vcom5 are formed in a net shape in order to minimize the RC delay and the like and are connected to the main common voltage wiring line MCL.
한편, 수직 데이터배선들(DL)의 총개수(A)와 수직 스캔배선(GL)의 총개수(B)에 대한 최대 공약수를 산출하면 360이 된다. 이때, 수직 데이터배선들(DL)의 총개수에 대한 약수는 16이 되고 수직 스캔배선들(GL)의 총개수에 대한 약수는 6이 된다. 최대 공약수를 이용하여 구한 수직 데이터배선들(DL)의 총개수에 대한 약수 16과 수직 스캔배선들(GL)의 총개수에 대한 약수 6에 대한 합을 산출하면 22가 된다.On the other hand, if the greatest common divisor of the total number A of vertical data lines DL and the total number B of vertical scan lines GL is calculated, 360 is obtained. At this time, the divisor for the total number of vertical data lines DL is 16 and the divisor for the total number of vertical scan lines GL is 6. [ The sum of the divisor 16 for the total number of the vertical data lines DL obtained using the greatest common divisor and the divisor 6 for the total number of the vertical scan lines GL is calculated to be 22.
결과적으로, 구동부(DIC)의 측면에서는 수직 데이터배선들(DL)의 총개수와 수직 스캔배선들(GL)의 총개수만 관계되므로 22개의 출력 범프들(BMP)이 하나의 픽셀 어레이(PA)에 대응되는 출력 범프 그룹이 된다. 위의 설명과 같이, 액정표시패널에 포함된 수직 배선들을 배치함과 더불어 이들과 전기적으로 연결되는 구동부의 출력 범프를 배치하면 미사용 출력 범프의 발생 문제 또한 최소화할 수 있게 된다.As a result, only the total number of the vertical data lines DL and the total number of the vertical scan lines GL are related at the side of the driver DIC, so that the 22 output bumps BMP are connected to one pixel array PA. Is an output bump group corresponding to the output bump group. As described above, by disposing the vertical wirings included in the liquid crystal display panel and disposing the output bumps of the driver electrically connected to the vertical wirings, generation of unused output bumps can be minimized.
이하, 본 발명이 적용 가능한 서브 픽셀의 구조에 대해 설명한다.Hereinafter, the structure of a subpixel to which the present invention is applicable will be described.
도 11 내지 도 15는 본 발명이 적용 가능한 서브 픽셀의 구조 예시도들이다.11 to 15 are diagrams illustrating exemplary structures of subpixels to which the present invention is applicable.
도 11은 공통전극(Vcom)의 상부에 화소전극(Pxl)이 형성된 구조이다. 도 11에 도시된 서브 픽셀은 공통전극(Vcom)이 개구영역에 대응하는 형태로 형성되고 화소전극(Pxl)이 분할전극 형태로 형성된다. 여기서, 공통전극(Vcom)은 수직 데이터배선(Data)의 하부에 형성된다. 그리고 화소전극(Pxl)은 개구영역의 중앙에서 부등호 형상(<)을 갖는 전극과 이 전극을 기준으로 상하가 대칭하는 사선 형상을 갖는 전극을 포함한다.11 shows a structure in which a pixel electrode Pxl is formed on a common electrode Vcom. 11, the common electrode Vcom is formed in a shape corresponding to the opening region, and the pixel electrode Pxl is formed in the shape of a split electrode. Here, the common electrode Vcom is formed below the vertical data line Data. The pixel electrode Pxl includes an electrode having an inequality shape (<) at the center of the opening region and an electrode having a diagonal shape whose upper and lower sides are symmetrical with respect to the electrode.
도 12는 공통전극(Vcom)의 상부에 화소전극(Pxl)이 형성된 구조이다. 도 12에 도시된 서브 픽셀은 공통전극(Vcom)과 화소전극(Pxl)이 분할전극 형태로 형성된다. 여기서, 공통전극(Vcom)은 수직 데이터배선(Data)의 하부에 형성된다. 그리고 화소전극(Pxl)은 개구영역에서 수직으로 분할된 형상을 갖는 전극을 포함한다.12 shows a structure in which the pixel electrode Pxl is formed on the common electrode Vcom. In the subpixel shown in FIG. 12, the common electrode Vcom and the pixel electrode Pxl are formed in the form of split electrodes. Here, the common electrode Vcom is formed below the vertical data line Data. And the pixel electrode PxI includes an electrode having a shape vertically divided in the opening region.
도 13은 화소전극(Pxl)의 상부에 공통전극(Vcom)이 형성된 구조이다. 도 13에 도시된 서브 픽셀은 화소전극(Pxl)이 개구영역에 대응하는 형태로 형성되고 공통전극(Vcom)이 분할전극 형태로 형성된다. 여기서, 화소전극(Pxl)은 수직 데이터배선(Data)의 하부에 형성된다. 그리고 공통전극(Vcom)은 개구영역에서 수직으로 분할된 형상을 갖는 전극을 포함한다.13 shows a structure in which the common electrode Vcom is formed on the pixel electrode Pxl. In the subpixel shown in FIG. 13, the pixel electrode Pxl is formed in a shape corresponding to the opening region, and the common electrode Vcom is formed in the shape of a split electrode. Here, the pixel electrode PxI is formed under the vertical data line Data. And the common electrode Vcom includes an electrode having a shape vertically divided in the opening region.
도 14는 공통전극(Vcom)의 상부에 화소전극(Pxl)이 형성된 구조이다. 도 14에 도시된 서브 픽셀은 공통전극(Vcom)이 전면전극 형태로 형성되고 화소전극(Pxl)이 분할전극 형태로 형성된다. 여기서, 공통전극(Vcom)은 수직 데이터배선(Data)의 상부와 화소전극(Pxl) 사이에 형성된다. 그리고 화소전극(Pxl)은 개구영역에서 수직으로 분할된 형상을 갖는 전극을 포함한다.14 shows a structure in which a pixel electrode Pxl is formed on a common electrode Vcom. In the subpixel shown in FIG. 14, the common electrode Vcom is formed as a front electrode and the pixel electrode Pxl is formed as a split electrode. Here, the common electrode Vcom is formed between the upper portion of the vertical data line Data and the pixel electrode Pxl. And the pixel electrode PxI includes an electrode having a shape vertically divided in the opening region.
도 15는 화소전극(Pxl)의 상부에 공통전극(Vcom)이 형성된 구조이다. 도 15에 도시된 서브 픽셀은 화소전극(Pxl)이 개구영역에 대응하는 형태로 형성되고 공통전극(Vcom)이 분할전극 형태로 형성된다. 그리고 공통전극(Vcom)은 개구영역에서 수직으로 분할된 형상을 갖되, 부등호(<) 형상을 갖는 전극을 포함한다.15 shows a structure in which the common electrode Vcom is formed on the pixel electrode Pxl. In the subpixel shown in FIG. 15, the pixel electrode Pxl is formed in a shape corresponding to the opening region, and the common electrode Vcom is formed in the shape of a split electrode. The common electrode Vcom includes an electrode having a shape divided vertically in the opening region, and having an inequality (<) shape.
한편, 위의 설명에서는 본 발명이 적용 가능한 서브 픽셀에 대해 몇 가지 예만 설명하였다. 그러나 본 발명은 앞서 설명된 구조는 물론 기타 다른 모드로 동작하는 액정표시패널에도 적용 가능하다. 한편, 도 13 내지 도 15에 도시된 I-Vcom은 공통전극(Vcom)과 동일하나 도면 부호를 도 11 및 도 12와 달리 데이터배선(Data)과 중첩하는 구조를 가지므로 구분한 것임을 참조한다.In the above description, only a few examples of subpixels to which the present invention is applicable have been described. However, the present invention is applicable to a liquid crystal display panel that operates in other modes as well as the above-described structure. Note that I-Vcom shown in FIGS. 13 to 15 is the same as the common electrode Vcom, but differs from FIG. 11 and FIG. 12 in that it has a structure of overlapping with the data line Data.
이상 본 발명은 RC 딜레이 등을 고려하여 배선의 배치를 최적화하여 베젤 영역을 최소화하는 네로우 베젤(Narrow bezel)을 구현하고, 액정표시패널에 형성된 배선들과 전기적으로 연결되는 구동부의 출력 범프를 최적 배치하여 미사용 출력 범프의 발생 문제를 최소화할 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다. 또한, 본 발명은 수직 데이터배선의 극성 대칭성 확보와 더불어 수직 스캔배선 간의 링크 저항 편차를 최소화하여 표시품질과 신뢰성을 향상시킬 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a narrow bezel which minimizes the bezel area by optimizing the arrangement of wirings in consideration of an RC delay and the like and to optimize the output bumps of the driver electrically connected to the wirings formed on the liquid crystal display panel And the problem of occurrence of unused output bumps can be minimized, and a method of manufacturing the same. The present invention also provides a liquid crystal display device and a method of manufacturing the same that can improve the display quality and reliability by minimizing the polarity symmetry of the vertical data lines and minimizing the variation of the link resistance between the vertical scan lines.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.
PNL: 액정표시패널 10, DIC: 구동부
12, TCON: 타이밍 콘트롤러 14, SYSTEM: 호스트 시스템
SIC: 데이터구동부 GIC: 스캔구동부
VL: 수직 배선들 HL: 수평 배선들
DL: 수직 데이터배선 GL: 수직 스캔배선
CL: 수직 공통전압배선 VL1: 제1수직 배선 그룹
VL2: 제2수직 배선 그룹 PA: 하나의 픽셀 어레이
BMP: 출력 범프들PNL: liquid
12, TCON: timing
SIC: data driver GIC: scan driver
VL: vertical wiring lines HL: horizontal wiring lines
DL: vertical data line GL: vertical scan line
CL: vertical common voltage wiring VL1: first vertical wiring group
VL2: second vertical wiring group PA: one pixel array
BMP: Output bumps
Claims (20)
상기 수직 데이터배선들 및 상기 수직 스캔배선들에 데이터신호 및 스캔신호를 공급하는 구동부를 포함하며,
상기 액정표시패널은
상기 수직 스캔배선들의 총개수와 상기 수직 공통전압배선들의 총개수에 대한 최대 공약수를 산출하고, 상기 최대 공약수를 이용하여 구한 상기 수직 스캔배선들의 총개수에 대한 약수와 상기 수직 공통전압배선들의 총개수에 대한 약수의 합을 산출하고,
상기 합에 해당하는 상기 수직 스캔배선들과 상기 수직 공통전압배선들이 라인 바이 라인으로 하나씩 이격 배치되고, 상기 수직 데이터배선들이 상기 수직 스캔배선들과 상기 수직 공통전압배선들에 각각 인접하여 하나씩 이격 배치되도록 제1수직 배선 그룹을 설정하고,
상기 제1수직 배선 그룹과 수평 방향으로 이웃하는 제2수직 배선 그룹을 상기 제1수직 배선 그룹과 다른 형태로 설정하고,
상기 제1 및 제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성을 각각 설정하고,
상기 제1 및 제2수직 배선 그룹을 하나의 픽셀 어레이로 정의하고 정의된 하나의 픽셀 어레이가 하부 기판 상에 반복적으로 형성된 것을 특징으로 하는 액정표시장치.A liquid crystal display panel including vertical data wirings, vertical scan wirings, vertical common voltage wirings, horizontal scan wirings, and horizontal common voltage wirings; And
And a driver for supplying a data signal and a scan signal to the vertical data lines and the vertical scan lines,
The liquid crystal display panel
Wherein the maximum common number is calculated based on the total number of vertical scan lines and the total number of vertical common voltage lines and the sum of the sum of the total number of vertical scan lines and the total number of vertical common voltage lines The sum of the divisors is calculated,
The vertical scan lines and the vertical common voltage lines corresponding to the sum are spaced apart one by one by a line by line and the vertical data lines are arranged adjacent to the vertical scan lines and the vertical common voltage lines, The first vertical wiring group is set so that the first vertical wiring group,
The second vertical wiring group neighboring in the horizontal direction with the first vertical wiring group is set to be different from the first vertical wiring group,
Setting polarities to be applied to vertical data lines of the first and second vertical wiring groups, respectively,
Wherein one pixel array defined by defining the first and second vertical wiring groups as one pixel array is formed repeatedly on the lower substrate.
상기 제2수직 배선 그룹은
상기 제1수직 배선 그룹에 대한 미러 형상으로 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The second vertical wiring group
And the second vertical wiring group has a mirror shape with respect to the first vertical wiring group.
상기 제2수직 배선 그룹의 수직 데이터배선들에 인가될 극성은
상기 제1수직 배선 그룹의 수직 데이터배선들에 인가될 극성과 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The polarity to be applied to the vertical data lines of the second vertical wiring group
And the second vertical wiring group has a polarity same as a polarity to be applied to the vertical data lines of the first vertical wiring group.
상기 제1 및 제2수직 배선 그룹은
하나의 서브 픽셀을 기준으로 일측과 타측으로 배치된 두 개의 수직 공통전압배선을 각각 포함하는 액정표시장치.The method according to claim 1,
The first and second vertical wiring groups
Each of which includes two vertical common voltage wirings arranged on one side and the other side with respect to one subpixel.
상기 제1수직 배선 그룹은
제1수직 공통전압배선, 상기 제1수직 공통전압배선과 인접하는 제1수직 데이터배선,
상기 제1수직 데이터배선에 연결된 제1서브 픽셀을 사이에 두고 이격하는 제1수직 스캔배선, 상기 제1수직 스캔배선과 인접하는 제2수직 데이터배선,
상기 제2수직 데이터배선에 연결된 제2서브 픽셀을 사이에 두고 이격하는 제2수직 공통전압배선, 상기 제2수직 공통전압배선과 인접하는 제3수직 데이터배선,
상기 제3수직 데이터배선에 연결된 제3서브 픽셀을 사이에 두고 이격하는 제2수직 스캔배선, 상기 제2수직 스캔배선과 인접하는 제4수직 데이터배선,
상기 제4수직 데이터배선에 연결된 제4서브 픽셀을 사이에 두고 이격하는 제3수직 공통전압배선, 상기 제3수직 공통전압배선과 인접하는 제5수직 데이터배선,
상기 제5수직 데이터배선에 연결된 제5서브 픽셀을 사이에 두고 이격하는 제4수직 공통전압배선, 상기 제4수직 공통전압배선과 인접하는 제6수직 데이터배선,
상기 제6수직 데이터배선에 연결된 제6서브 픽셀을 사이에 두고 이격하는 제3수직 스캔배선, 상기 제3수직 스캔배선과 인접하는 제7수직 데이터배선,
상기 제7수직 데이터배선에 연결된 제7서브 픽셀을 사이에 두고 이격하는 제5수직 공통전압배선, 상기 제5수직 공통전압배선과 인접하는 제8수직 데이터배선을 포함하는 액정표시장치.The method according to claim 1,
The first vertical wiring group
A first vertical common voltage wiring, a first vertical data wiring adjacent to the first vertical common voltage wiring,
A first vertical scan line spaced apart by a first sub-pixel connected to the first vertical data line, a second vertical data line adjacent to the first vertical scan line,
A second vertical common voltage wiring line spaced apart by a second sub pixel connected to the second vertical data line, a third vertical data line wiring line adjacent to the second vertical common voltage wiring line,
A second vertical scan line spaced apart by a third sub-pixel connected to the third vertical data line, a fourth vertical data line adjacent to the second vertical scan line,
A third vertical common voltage wiring spaced apart by a fourth subpixel connected to the fourth vertical data wiring, a fifth vertical data wiring adjacent to the third vertical common voltage wiring,
A fourth vertical common voltage wiring line spaced apart by a fifth subpixel connected to the fifth vertical data line, a sixth vertical data wiring line adjacent to the fourth vertical common voltage wiring line,
A third vertical scan line spaced apart by a sixth sub-pixel connected to the sixth vertical data line, a seventh vertical data line adjacent to the third vertical scan line,
A fifth vertical common voltage wiring spaced apart by a seventh subpixel connected to the seventh vertical data wiring, and an eighth vertical data wiring adjacent to the fifth vertical common voltage wiring.
상기 제1수직 데이터배선 내지 제8수직 데이터배선에 인가되는 극성은 정극성과 부극성 순으로 교번하는 것을 특징으로 하는 액정표시장치.6. The method of claim 5,
Wherein polarities applied to the first vertical data line to the eighth vertical data line are alternated in the order of positive polarity and negative polarity.
상기 제2수직 배선 그룹은
제9 내지 제16수직 데이터배선을 포함하며,
상기 제9수직 데이터배선 내지 제16수직 데이터배선에 인가되는 극성은 정극성과 부극성 순으로 교번하는 것을 특징으로 하는 액정표시장치.6. The method of claim 5,
The second vertical wiring group
And ninth to sixteenth vertical data lines,
Wherein the polarities applied to the ninth to sixteenth vertical data lines alternate in the order of positive polarity and negative polarity.
상기 액정표시패널은
제N행에 위치하는 서브 픽셀에 인가되는 극성과 제N+1행에 위치하는 서브 픽셀에 인가되는 극성이 반대가 되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The liquid crystal display panel
And the polarity applied to the subpixel positioned in the (N + 1) th row is opposite to the polarity applied to the subpixel located in the (N + 1) th row.
상기 제N행에 위치하는 서브 픽셀과 상기 제N+1행에 위치하는 서브 픽셀 사이에는 하나의 수평 스캔배선과 하나의 수평 공통전압배선이 배치된 것을 특징으로 하는 액정표시장치.9. The method of claim 8,
And one horizontal scan line and one horizontal common voltage line are disposed between the subpixel positioned in the Nth row and the subpixel positioned in the (N + 1) th row.
상기 하나의 수평 스캔배선은 하나의 수직 스캔배선에 연결되고,
상기 하나의 수평 공통전압배선은 다수의 수직 공통전압배선에 연결되되,
상기 수직 공통전압배선들은 그물 형상을 갖는 것을 특징으로 하는 액정표시장치.10. The method of claim 9,
The one horizontal scan line is connected to one vertical scan line,
Wherein the one horizontal common voltage wiring is connected to a plurality of vertical common voltage wiring,
Wherein the vertical common voltage wirings have a net shape.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130070799A KR101966865B1 (en) | 2013-06-20 | 2013-06-20 | Liquid Crystal Display Device and Manufacturing Method the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130070799A KR101966865B1 (en) | 2013-06-20 | 2013-06-20 | Liquid Crystal Display Device and Manufacturing Method the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20150000027A KR20150000027A (en) | 2015-01-02 |
KR101966865B1 true KR101966865B1 (en) | 2019-04-10 |
Family
ID=52474241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020130070799A KR101966865B1 (en) | 2013-06-20 | 2013-06-20 | Liquid Crystal Display Device and Manufacturing Method the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101966865B1 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102358535B1 (en) * | 2015-08-13 | 2022-02-04 | 엘지디스플레이 주식회사 | Liquid Crystal Display |
KR102404392B1 (en) * | 2015-09-17 | 2022-06-03 | 엘지디스플레이 주식회사 | Large Area Liquid Crystal Display Having Narrow Bezel Structure |
KR102479508B1 (en) * | 2016-03-31 | 2022-12-20 | 삼성디스플레이 주식회사 | Display devcie |
CN212725308U (en) | 2019-08-20 | 2021-03-16 | 友达光电股份有限公司 | Pixel array substrate |
TWI750763B (en) * | 2019-08-20 | 2021-12-21 | 友達光電股份有限公司 | Electronic device |
TWI718021B (en) * | 2019-08-20 | 2021-02-01 | 友達光電股份有限公司 | Dsiplay panel |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101325325B1 (en) | 2012-11-30 | 2013-11-08 | 엘지디스플레이 주식회사 | Liquid crystal display and method of fabricating the same |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101970800B1 (en) * | 2012-12-27 | 2019-04-23 | 엘지디스플레이 주식회사 | Liquid crystal display device |
-
2013
- 2013-06-20 KR KR1020130070799A patent/KR101966865B1/en active IP Right Grant
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101325325B1 (en) | 2012-11-30 | 2013-11-08 | 엘지디스플레이 주식회사 | Liquid crystal display and method of fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
KR20150000027A (en) | 2015-01-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102033619B1 (en) | Display Device | |
US10102813B2 (en) | Array substrate and display device including the same | |
KR102009388B1 (en) | Liquid crystal display device | |
KR101966865B1 (en) | Liquid Crystal Display Device and Manufacturing Method the same | |
US8368630B2 (en) | Liquid crystal display | |
KR102020938B1 (en) | Liquid crystal display | |
US9691343B2 (en) | Display device comprising display panel with bridge patterns | |
KR20160066119A (en) | Display panel | |
EP2975453A1 (en) | Pixel array of liquid crystal display | |
JP5128703B2 (en) | TFT substrate and liquid crystal display device using the same | |
KR101970800B1 (en) | Liquid crystal display device | |
KR102394393B1 (en) | Display device | |
KR102107408B1 (en) | Liquid crystal display device | |
CN111381392B (en) | Display device | |
KR20160130894A (en) | Liquid crystal display and driving method thereof | |
KR102180914B1 (en) | Display device | |
KR102081126B1 (en) | Liquid Crystal Display Device | |
KR102244985B1 (en) | Display panel | |
KR102043849B1 (en) | Liquid crystal display device | |
KR101901339B1 (en) | liquid crystal display device | |
KR101761407B1 (en) | Liquid Crystal Display Device | |
KR102662960B1 (en) | Flexible film having small size and display device including thereof | |
KR102016566B1 (en) | Liquid crystal display device | |
KR102075355B1 (en) | Liquid crystal display device | |
KR20120029266A (en) | Liquid crystal display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |