KR102389796B1 - 집적 회로들에 대한 적응적 멀티-티어 전력 분배 그리드들 - Google Patents

집적 회로들에 대한 적응적 멀티-티어 전력 분배 그리드들 Download PDF

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Abstract

복수의 타일들을 포함하는 하드 매크로에 대한 배치 및 배선 스테이지는, 타일들의 일부가 더 견고한 전력-그리드 티어를 할당받고 그리고 타일들 중 다른 타일들이 덜 견고한 전력-그리드 티어를 할당받도록 수정된다.

Description

집적 회로들에 대한 적응적 멀티-티어 전력 분배 그리드들{ADAPTIVE MULTI-TIER POWER DISTRIBUTION GRIDS FOR INTEGRATED CIRCUITS}
[0001] 본 출원은, 2016년 11월 18일자로 출원된 미국 가출원 제 62/424,289호를 우선권으로 주장하는, 2017년 2월 14일자로 출원된 미국 특허 출원 제 15/432,431호를 우선권으로 주장한다.
[0002] 본 출원은 집적 회로들에 대한 전력 분배에 관한 것으로, 더 상세하게는 집적 회로 적응적 멀티-티어 전력 분배 그리드에 관한 것이다.
[0003] 전력 분배는 집적 회로 설계에서 중요 인자이다. 예컨대, 마이크로프로세서 집적 회로, 이를테면 SoC(system-on-a-chip)는 유휴 상태로부터 활성 스위칭으로 시프팅될 수 있는 다수의 트랜지스터들을 포함한다. 그렇게 많은 트랜지스터들의 활성 상태로의 급작스러운 트랜지션은 트랜지스터들로의 전력 공급 전압이 변동되게 한다. 전력 공급 전압이 그러한 변동으로 인해 최소의 요구되는 값 아래로 드롭되면, 시스템은 리세팅되거나 또는 에러를 경험할 수 있다. 전력 공급 전압을 제공하는 전력 그리드의 저항은 회로 모듈의 급작스러운 활성화에 대한 응답인 전압 드롭을 최소화시키는 것과 관련된 중요 인자이다. 예컨대, 전력 레일로부터 회로 모듈 내의 다양한 트랜지스터들로의 비아들의 수(비아 밀도)는 전력 수요들에 따라 다른 모듈들과 비교하여 증가될 수 있다. 부가적으로, 전력 레일들의 폭 및 밀도가 증가될 수 있다. 유사하게, 하나의 전력 도메인의 레일들을 메인 전력 레일에 커플링시키는 헤드(head) 스위치들의 수는 주어진 회로 모듈의 전력 필요성들에 따라 변할 수 있다. 마지막으로, 주어진 전력 도메인의 전력 레일들을 지원하는 디커플링 커패시터들의 수 및 밀도가 또한 변할 수 있다.
[0004] 따라서, 복수의 전력-그리드 티어(tier)들을 포함하도록 SoC를 설계하는 것이 통상적이다. 각각의 티어는 전력-그리드 인자들의 특정한 세트, 이를테면 비아 밀도, 전력 레일 폭 및 밀도, 헤드 스위치 밀도, 및 디커플링 커패시터 밀도 인자들에 대응한다. 이들 전력-그리드 인자들은 도 1에 도시된 바와 같은, 집적 회로의 종래의 물리적 설계(PD)를 위한 프로세스 흐름을 참조하여 더 양호하게 인식될 수 있다. 프로세스는 다양한 입력들, 이를테면 원하는 네트리스트(netlist), UPF(unified power format), 타이밍 제약들, MV(multi-voltage) 아일랜드(island) 제약들, 및 핀 선호도들을 수신해서, 입력들에 기반하여, 다양한 하드 매크로들(회로 모듈들)에 대한 로직 기능들이 주어진 전력-그리드 티어에 할당되는 견고한(robust) 전력-그리드 계획을 수행하는 블록 플로어플랜(floorplan) 흐름 단계(100)로 시작된다. 전력-그리드 계획은, 주어진 하드 매크로가 대응하는 전력-그리드 티어에 할당된다는 점에서 "견고한" 것으로 간주되며, 따라서, 결과적인 전압 레일들은 전체 하드 매크로 전반에 걸쳐 동일한 비아 밀도 및 다른 전력-그리드 티어 인자들을 가질 것이다. 전력-그리드 티어들이 할당되면, 종래의 셀 배치, 클록 트리 합성, 라우팅, 및 마무리(finishing)(ECO(engineering change order), 및 DFM(design-for-manufacturing) 서브-단계들)를 포함하는 배치 및 배선(place and route) 단계(105)가 수행될 수 있다. 프로세스는 기생 저항 및 커패시턴스(RC) 추출 단계(115), 이어서 타이밍, 잡음 및 전력 분석(120)으로 계속된다. 마지막으로, 설계는, 전력 공급 전압이 바람직하지 않게 드롭된 구역들을 하드 매크로가 갖는지 여부를 결정하는 전류*저항(IR) 드롭 분석(125)에 영향을 받는다. 설계가 IR 드롭 분석을 만족시키지 않으면, 전력-그리드 계획 단계(100), 배치 및 배선 단계(105), RC 추출 단계(110) 및 타이밍, 잡음, 및 전력 분석 단계(120)는 ECO(engineering change order)를 통한 필요한 설계 수정을 수용하기 위해 필요에 따라 반복된다.
[0005] 종래의 SoC 설계 프로세스는 또한, 밀도 감소 및 연관된 비용 이슈들을 만족시켜야 한다. 따라서, 적절한 전력-그리드 티어를 주어진 회로 모듈에 할당하는 것은 상당히 난해하다. 전력-그리드 티어가 대응하는 회로 모듈의 전력 수요들에 대해 너무 견고하면, 밀도가 악화된다. 반대로, 전력-그리드 티어가 불충분하면, 회로 모듈은 불충분한 전력 공급 전압으로 인해 리세팅되고 그리고/또는 오동작할 수 있다. 부가적으로, 비-선형 저항 스케일링, 온-칩 리소스들의 부족, 증가된 성능 요건들, 밀도, 및 라우터빌리티(routability)와 같은 인자들은 전력-그리드의 설계를 복잡하게 만든다. 예컨대, 도 2는, 도 1와 관련하여 논의된 프로세스 흐름에 따라 설계된 종래의 하드 매크로에 대한 전력 공급 전압 드롭들(IR 드롭들)을 예시한다. 이러한 예시에서, 제3 티어 전력-그리드(PG3)가 전체 하드 매크로에 대해 선택되었다. 설계는, 클록(CLK) 드라이버들의 다양한 클러스터들(200)이 임계 경로의 부근에서 큰 구동 강도를 갖는 것을 초래하며, 이는, 원치않는 로컬화된 전력 공급 전압 드롭들을 야기한다. 그러나, 하드 매크로의 실질적인 부분은 구역(205)과 같은 PG3에 의해 오버-서빙(over-serve)되며, 이는 라우터빌리티를 낮추고 비용들을 증가시킨다.
[0006] 따라서, 집적 회로들에 대한 개선된 전력-그리드 아키텍처들에 대한 필요성이 당업계에 존재한다.
[0007] 하드 매크로가 복수의 전력-그리드 티어 할당들을 수용하는 개선된 전력-그리드 티어 설계 프로세스가 제공된다. 본 명세서에서 사용되는 바와 같이, 용어 "하드 매크로"는, 하드 매크로를 통해 구현되는 회로 모듈을 포함하는 반도체 다이의 제조 동안 반도체 마스킹 단계에서 구현될 준비가 된 완전히 라우팅된 설계를 지칭한다. 하드 매크로는 반도체 다이 상에서 전체 풋프린트(footprint)를 점유한다. 이러한 풋프린트는 복수의 회로 타일들을 포함하며, 여기서, 각각의 타일은 풋프린트 내에서 특정한 양의 다이 공간을 점유한다. 타일들의 예상되는 전력 공급 전압 드롭들에 따라, 하드 매크로에 대한 임계 경로를 인스턴스화하는 타일들과 같은 타일들의 일부는 더 견고한 전력-그리드 티어들을 할당받는 반면, 하드 매크로 내의 타일들의 나머지는 덜 견고한 전력-그리드 티어들을 수용한다. 특히, 덜 견고한 전력-그리드 티어가 주어질 경우, 타일이 너무 높은 전력 공급 전압 드롭을 갖는다고 결정되면, 타일은 더 견고한 전력-그리드 티어를 할당받는다. 이러한 방식으로, 로컬화된 감소된 전력 공급 전압들의 문제점들 및 또한 하드 매크로에 대한 종래의 고정된 전력-그리드 할당으로부터 초래되는 밀도 이슈들이 완화된다.
[0008] 이들 및 부가적인 장점들이 다음의 상세한 설명을 통해 더 양호하게 인식될 수 있다.
[0009] 도 1은 종래의 물리적 설계 프로세스에 대한 흐름도이다.
[0010] 도 2는 도 1의 프로세스에 따라 설계된 하드 매크로에 대한 플로어플랜을 예시한다.
[0011] 도 3은 본 개시내용의 일 양상에 따른, 하드 매크로에 대한 적응적 전력 그리드 티어 할당을 제공하는 물리적 설계 프로세스에 대한 흐름도이다.
[0012] 도 4는 도 3의 프로세스에 따라 설계된 도 2의 하드 매크로에 대한 플로어플랜이다.
[0013] 도 5a는 하드 매크로의 일부에 대한 전력-그리드 티어들(PG2 및 PG3)에 관한 금속층들(M1 내지 M4)에 대한 비아 밀도의 평면도이다.
[0014] 도 5b는 전력-그리드 티어가 PG4로 업그레이드된 이후의 도 5a의 하드 매크로 부분의 평면도이다.
[0015] 도 6은 본 개시내용의 일 양상에 따른, 하드 매크로에 대한 전력-그리드 티어들을 할당하는 예시적인 방법에 대한 흐름도이다.
[0016] 본 발명의 실시예들 및 그들의 장점들은 후속하는 상세한 설명을 참조함으로써 가장 양호하게 이해된다. 유사한 참조 번호들이 도면들 중 하나 이상에 예시된 유사한 엘리먼트들을 식별하는 데 사용됨을 인식해야 한다.
[0017] 집적 회로들에 대한 적응적 멀티-티어 전력 그리드가 제공되며, 여기서, 클록 드라이버들과 같은 회로 엘리먼트들 내에서 옴 손실(ohmic loss)(전류*저항(IR))에 의해 야기된 전력 공급 전압 드롭의 로컬화된 영역들을 수용하고 다이 구역들에 대한 부가적인 전력 그리드 리소스들을 제공하기 위해 설계 스테이지 동안 하드 매크로에 대한 전력-그리드 계획이 완화된다. 하드 매크로는 본 명세서에서 그의 풋프린트로서 표시되는 그의 반도체 다이 상의 특정한 양의 다이 공간을 점유할 것이다. 하드 매크로를 형성하는 디바이스들의 기능 양상들에 따라, 풋프린트는 복수의 타일들로 분할된다. 타일들의 사이즈들은, 그들이 구현하고 있는 대응하는 기능의 필요성들에 따라 변할 것이다. 본 명세서에서 사용되는 바와 같이, 타일들 내의 상당한 로컬화된 전력 공급 전압 드롭의 구역들은 "핫 스팟(hot spot)들"로 표시된다. 전력-그리드 계획의 완화는, 풋프린트 내의 다양한 타일들이 상이한 전력-그리드 티어들을 할당받도록 개별 하드 매크로가 복수의 전력-그리드 티어들을 포함할 수 있게 한다. 로컬화된 전력 공급 전압 드롭들이 비교적 거의 없는 그 타일들은 덜 견고한 전력-그리드 티어들을 할당받는다. 반대로, 더 확연한 전력 공급 전압 드롭들을 갖는 타일들은 더 견고한 전력-그리드 티어들을 할당받는다. 이러한 방식으로, 하드 매크로에서 임계 경로를 포함하는 타일들이 더 견고한 전력-그리드 티어들을 수용할 수 있는 반면, 비-임계 타일들이 덜 견고한 전력-그리드 티어들을 수용할 수 있다는 점에서, 전력-그리드 할당이 최적화된다. 따라서, 개별 하드 매크로가 특정한 구역들에서는 불충분한 전력-그리드 티어 및 다른 구역들에서는 매우-견고한 전력-그리드 티어 둘 모두를 갖는 문제점들이 완화된다.
[0018] 본 명세서에서 사용되는 바와 같이, 전력-그리드 티어는 다음의 인자들 각각에 대한 특정한 할당을 지칭한다: 전력 레일로부터 회로 모듈 내의 다양한 트랜지스터들로의 비아들의 수(비아 밀도); 회로 모듈에 대한 전력 레일들의 폭 및 밀도; 회로 모듈에 대한 전력 도메인을 메인 전력 레일에 커플링시키는 헤드 스위치들의 수; 및 회로 모듈에 대하여 전력 레일들에 의한 전력 전달을 지원하는 디커플링 커패시터들의 수 및 밀도. 특히, 전력-그리드 티어는 이들 인자들 중 적어도 하나에 대한 특정한 할당을 지칭한다. 이어서, 하나의 전력-그리드 티어들은, 이들 중 적어도 하나가 더 낮은 전력 공급 전압 드롭을 생성하도록 변경되었다면, 다른 전력-그리드 티어와 비교하여 더 견고한 것으로 분류될 수 있다. 일반적으로, 설계자는, 인자들이 그들의 가장 낮은 값들을 갖는 가장 낮은 티어로부터 인자들이 그들의 가장 높은 값들을 갖는 가장 높은 티어까지의 범위에 있는 복수의 전력-그리드 티어들로부터 선택할 수 있다.
[0019] 개별 하드 매크로가 특정한 구역들에서는 불충분한 전력-그리드 티어 및 다른 구역들에서는 매우-견고한 전력-그리드 티어 둘 모두를 갖는 문제점들을 해결하기 위해, 하드 매크로에 대한 임계 경로 타일들이 물리적 설계 프로세스 동안의 배치 및 배선 단계 동안 식별된다. 이어서, 임계 경로 타일들은 더 견고한 전력-그리드 티어를 할당받을 수 있다. 하드 매크로를 형성하는 타일들의 나머지에 대한 디폴트 상태는 더 완화된 전력-그리드 티어일 것이고, 이는 더 큰 밀도를 초래한다. 임계 경로가 식별될 경우, 그의 클록 드라이버들은, 어떠한 오버사이즈된 불필요하게 큰 클록 드라이버들도 배치 및 배선 스테이지 동안 사용될 필요가 없도록 배치 및 배선 단계 동안 클러스터화-해제(de-cluster)될 수 있다. 클록 드라이버들의 이러한 클러스터화-해제는 IR 드롭(로컬화된 핫스팟) 이슈를 개선시킨다.
[0020] 이들 유리한 결과들을 달성하기 위한 예시적인 물리적 설계 흐름(300)이 도 3에 도시된다. 프로세스는 도 1의 스테이지(100)와 관련하여 논의된 바와 같이, 종래의 네트리스트, UPF(unified power format), 타이밍 제약들, MV(multi-voltage) 아일랜드 제약들, 및 핀 선호도 제약들에 따르는 전력-그리드 계획 스테이지(305)로 시작된다. 그러나, 스테이지(305)는, 스테이지(305)가 임계 경로 타일들의 식별을 통한 주어진 하드 매크로에 대한 전력-그리드 티어들의 적응적 할당을 수반한다는 점에서, 스테이지(100)와 비교하여 더 완화된다. 따라서, 임계 경로 타일들은 더 견고한 전력-그리드 티어를 할당받는 반면, 하드 매크로의 나머지를 형성하는 타일들은 덜 견고한 전력-그리드 티어를 할당받는다. 이전에 언급된 바와 같이, 각각의 전력-그리드 티어는, 비아 사이즈, 인클로저(enclosure), 비아 피치(pitch) 및 밀도, 전력 및 접지 레일 폭 및 피치, 전력 스위치들의 밀도 및 피치, 및 디커플링 커패시터들의 밀도의 특정한 할당을 수반한다.
[0021] 후속 배치 및 배선 스테이지(310)는 종래의 셀 배치 및 클록 트리 합성을 포함한다. 그러나, 이들 종래의 분석들에는, 클록 트리 합성 및 타이밍 최적화 이후 IR 병목들(핫 스팟들)의 식별을 포함하는 전력 공급 전압 드롭(IR) 핫 스팟 분석 및 전력-그리드 조정 단계(330)가 후속한다. 예컨대, 핫 스팟들은, 설계의 시뮬레이션에서 교차되는 전력 공급 전압 드롭 임계치를 통해 식별된다. 이어서, 핫 스팟들을 갖는 타일들에 대한 클록 드라이버들이 스테이지(335)에서 클러스터화-해제된다. 핫 스팟 구역들 내에서 (예컨대, 전력 공급 전압의 10 퍼센트보다 큰) 전력 공급 전압 드룹들의 특정한 나머지 집중(concentration)이 존재할 경우, 영향받은 타일들에 대한 전력-그리드 티어는, 증가된 밀도의 전력 스위치들을 갖는 전력-그리드 티어를 할당함으로써 단계(340)에서 조정될 수 있다. 핫 스팟 타일들 내의 결과적인 전력 공급 전압 드롭이 임계치 값만큼의 VDD로부터의 일부 편차, 이를테면 10mV 보다 큰 편차를 초래할 경우, 영향받은 핫 스팟 타일들에 대한 전력-그리드 티어는, 동작(345)에서 전력 및 접지(PG) 레일들에 대한 더 견고하고 더 낮은 금속층 피치 및 폭을 갖는 전력-그리드 티어를 할당함으로써 추가로 조정될 수 있다. 이와 관련하여, 반도체 프로세스는 통상적으로, 반도체 다이에 인접한 최하부 금속층으로부터 반도체 다이로부터 가장 멀리있는 최상부 금속층까지의 범위에 있는 복수의 금속층들을 제공할 것이다. 따라서, 동작(345)은 하부 금속층들에서 전력 및 접지(PG) 레일들에 대해 피치를 감소시키고 폭을 증가시키는 것에 관련된다. 핫 스팟 타일 내의 결과적인 전력 공급 전압 드롭이 동작(345)와 비교하여 전력 공급 전압으로부터 일부 감소된 임계치 편차, 이를테면 5mV 보다 큰 전력 공급 전압 드롭을 여전히 갖는 경우, 영향받은 타일들은, 동작(350)에서 PG 레일들에 대해, 감소된 상부 금속층 피치 및 증가된 폭을 갖는 훨씬 더 견고한 전력-그리드 티어를 할당받을 수 있다. 예컨대, 8개의 금속층들을 갖는 실시예에서, 4개의 최하부 금속층들은 동작(345)에 의해 영향을 받을 수 있는 반면, 4개의 최상부 금속층들은 동작(350)에 의해 영향을 받을 수 있다. 이어서, 종래의 라우팅 및 마무리 동작들, 이어서 전력-그리드 티어들의 임의의 필요한 기회주의적인 조정이 수행되어, 배치 및 배선 스테이지(310)를 완료할 수 있다.
[0022] 종래의 RC 추출 스테이지(320), 타이밍, 잡음 및 전력 분석 스테이지(325), 및 IR 드롭 분석(330)이 배치 및 배선 스테이지(310)에 후속한다. 그러나, 배치 및 배선 스테이지(310) 및 초기 계획 스테이지(305)에서의 전력-그리드 티어들의 조정으로 인해 추가적인 ECO(engineering change order)들(프로세스가 전력-그리드 계획 스테이지(305)에서 새롭게 시작하도록 하는 IR 드롭 분석(330)으로부터의 ECO)이 더 이상 필요하지 않음을 유의한다. 전력-그리드 티어들의 결과적인 적응은 도 2에서 사용된 것과 동일한 하드 매크로에 대해 도 4에 도시된다. 타일들(400)에 대한 로컬화된 핫 스팟들은 사이즈가 상당히 감소되며, 가장 견고한 전력-그리드 티어(PG4)를 할당받는다. 타일들(400)과 비교하여 더 감소된 전력 공급 전압 드롭들을 갖는 타일들(405)은 두번째로-가장 높은 전력-그리드 티어(PG3)를 할당받는다. 그러나, 하드 매크로의 대부분은 더 완화된 전력-그리드 티어(PG2)를 수용한다. 반대로, 도 2와 관련하여 논의된 바와 같은 종래의 기법들을 사용하여 설계된 동일한 하드 매크로는 전체 하드 매크로에 걸쳐 더 발전된 전력-그리드 티어(PG3)를 사용했으며, 이는, 밀도를 낮추지만 더 악화된 핫 스팟들(200)을 초래한다. 반대로, 도 4의 하드 매크로는 개선된 금속층 이용도, 더 큰 밀도 및 감소된 제조 비용들을 갖는다.
[0023] 몇몇 예시적인 전력-그리드 티어들이 이제 논의될 것이다. 일 실시예에서, 전력-그리드 티어들(PG2 및 PG3)은 하부 금속층(M1 내지 M4)에서 동일한 밀도의 비아들을 공유한다. 예컨대, PG2 또는 PG3 전력-그리드 티어 중 어느 하나의 할당을 갖는 하드 매크로 타일에 대한 금속층들(M1 내지 M4)에 대해 비아 밀도가 도 5a에 도시된다. 비아들(505)은 전력 레일들(VDD) 및 접지 레일들(VSS) 둘 모두에 대해 금속층(M3)으로부터 금속층(M1)으로 연장되며, 금속 쉴드(shield)들(510)에 의해 둘러싸인다. 유사하게, 비아들(515)은 전력 레일들(VDD) 및 접지 레일들(VSS) 둘 모두에 대해 금속층(M4)으로부터 금속층(M2)으로 연장되며, 금속 쉴드들(520)에 의해 둘러싸인다. 도 5b에 도시된 바와 같이, 동일한 타일이 전력-그리드 티어(PG4)로 업그레이드될 경우, 비아들(505 및 515)의 밀도는 (각각, 대응하는 금속 쉴드들(510 및 520)의 밀도와 같이) 효과적으로 2배가 된다. 이러한 방식으로, 더 견고한 전력-그리드 티어의 할당을 통해 타일에 대한 로컬화된 핫 스팟은 사이즈가 감소될 수 있다. 하드 매크로에 대한 전력-그리드 티어들을 할당하는 예시적인 방법이 이제 논의될 것이다.
[0024] 도 6은 본 개시내용의 일 양상에 따른, 하드 매크로에 대한 전력-그리드 티어들을 할당하는 방법에 대한 흐름도이다. 방법은, 하드 매크로에 대한 복수의 타일들 내의 타일들의 제1 서브세트를 제1 전력-그리드 티어에 할당하는 동작(600)을 포함한다. 동작(305)에서의 전력-그리드 티어의 임계 경로 타일들로의 할당이 동작(600)의 일 예이다. 부가적으로, 방법은, 하드 매크로에 대한 배치 및 배선 스테이지 동안, 클록 트리 합성 이후 전력 공급 전압 드롭 구역(핫 스팟)을 갖는 타일들 중 제1 타일들을 타일들의 제1 서브세트에서 식별하고, 각각의 제1 타일이 제1 수정된 핫 스팟을 갖도록 제1 타일들에 대한 클록 드라이버들을 클러스터화-해제하는 605를 포함하며, 여기서, 제1 수정된 핫 스팟들은 핫 스팟들보다 작다. 동작(605)에 대한 그러한 식별의 일 예는 도 3과 관련하여 논의된 전력 그리드 계획 스테이지(305)에서 발생한다. 도 3의 단계(335)와 관련하여 논의된 바와 같은 핫-스팟-포함 타일들에서의 클록 드라이버들의 클러스터화-해제가 동작(605)의 일 예이다. 마지막으로, 방법은, 제1 타일들 중에서 하드 매크로에 대한 전력 공급 전압의 임계 퍼센티지 초과의 전력 공급 전압 드롭을 갖는 제1 타일들을 식별하고, 제2 수정된 핫 스팟을 각각 갖는 제2 타일들을 형성하기 위해 제1 전력-그리드 티어와 비교하여 증가된 수의 전력 스위치들을 갖는 제2 전력-그리드 티어를 갖도록, 식별된 제1 타일들을 조정하는 동작(610)을 포함하며, 여기서, 제2 수정된 핫 스팟들은 제1 수정된 핫 스팟들보다 작다. 단계(340)와 관련하여 논의된 바와 같은, 상당한 전력 공급 전압 드롭을 갖는 그 타일들에 대한 여분의 전력 스위치들의 부가가 동작(610)의 일 예이다.
[0025] 당업자들이 이제 인식할 바와 같이 그리고 당면한(at hand) 특정한 애플리케이션에 의존하여, 많은 변형들, 치환들 및 변경들이, 본 개시내용의 범위를 벗어나지 않으면서, 본 개시내용의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 그리고 그에 대해 행해질 수 있다. 이러한 관점에서, 본 개시내용의 범위는, 본 명세서에 예시되고 설명된 특정한 실시예들이 단지 본 개시내용의 몇몇 예들에만 의한 것이므로, 그 특정한 실시예들의 범위로 제한되지 않아야 하며, 오히려, 아래에 첨부된 청구항들 및 그들의 기능적인 등가물들의 범위와 완전히 동등해야 한다.

Claims (16)

  1. 반도체 다이(die) 상에 풋프린트(footprint)를 갖는 하드 매크로(hard macro)로서,
    상기 풋프린트의 제1 부분에 대한 제1 전력-그리드 티어(power-grid tier) ― 상기 제1 전력-그리드 티어는 제1 복수의 전력 레일들 및 접지 레일들을 포함함 ―; 및
    상기 풋프린트의 제2 부분에 대한 제2 전력-그리드 티어를 포함하고,
    상기 제2 전력-그리드 티어는 제2 복수의 전력 레일들 및 접지 레일들을 포함하며,
    상기 제1 전력-그리드 티어는, 제1 밀도에 따라 배열되는 제1 복수의 디커플링 커패시터들을 포함하고,
    상기 제2 전력-그리드 티어는, 제2 밀도에 따라 배열되는 제2 복수의 디커플링 커패시터들을 포함하고,
    상기 제2 밀도는 상기 제1 밀도보다 더 큰, 하드 매크로.
  2. 제1 항에 있어서,
    상기 제1 복수의 전력 레일들 및 접지 레일들 각각은 제1 폭을 가지며, 상기 제2 복수의 전력 레일들 및 접지 레일들 각각은 상기 제1 폭보다 큰 제2 폭을 가지는, 하드 매크로.
  3. 제1 항에 있어서,
    상기 제1 전력-그리드 티어는, 제1 개수의 디커플링 커패시터들을 포함하고,
    상기 제2 전력-그리드 티어는, 제2 개수의 디커플링 커패시터들을 포함하며,
    상기 제2 개수는 상기 제1 개수보다 더 큰, 하드 매크로.
  4. 제1 항에 있어서,
    상기 제1 전력-그리드 티어는, 제1 개수의 전력 스위치들을 포함하고,
    상기 제2 전력-그리드 티어는, 제2 개수의 전력 스위치들을 포함하고,
    상기 제2 개수의 전력 스위치들에 대한 밀도는 상기 제1 개수의 전력 스위치들에 대한 밀도보다 더 큰, 하드 매크로.
  5. 제4 항에 있어서,
    상기 제2 개수는 상기 제1 개수보다 더 큰, 하드 매크로.
  6. 제1 항에 있어서,
    상기 풋프린트의 제1 부분은 제1 복수의 타일들을 포함하고,
    상기 풋프린트의 제2 부분은 제2 복수의 타일들을 포함하는, 하드 매크로.
  7. 집적 회로로서,
    풋프린트의 제1 부분에 대한 제1 전력-그리드 티어 ― 상기 제1 전력-그리드 티어는, 제1 폭을 각각 가지는 제1 복수의 전력 레일들 및 접지 레일들을 포함함 ―; 및
    상기 풋프린트의 제2 부분에 대한 제2 전력-그리드 티어를 포함하고,
    상기 제2 전력-그리드 티어는, 상기 제1 폭보다 큰 제2 폭을 각각 가지는 제2 복수의 전력 레일들 및 접지 레일들을 포함하고,
    상기 제1 복수의 전력 레일들 및 접지 레일들에 대한 제1 금속 피치(pitch)는, 상기 제2 복수의 전력 레일들 및 접지 레일들에 대한 제2 금속 피치보다 더 큰, 집적 회로.
  8. 제7 항에 있어서,
    상기 제1 전력-그리드 티어는 제1 복수의 전력 스위치들을 더 포함하고,
    상기 제2 전력-그리드 티어는 제2 복수의 전력 스위치들을 더 포함하며,
    상기 제2 복수는 상기 제1 복수보다 더 큰, 집적 회로.
  9. 제7 항에 있어서,
    상기 풋프린트의 제2 부분은 상기 집적 회로에 대한 임계 경로를 포함하고,
    상기 풋프린트의 제1 부분은 상기 집적 회로에 대한 임계 경로를 포함하지 않는, 집적 회로.
  10. 제7 항에 있어서,
    상기 풋프린트의 제1 부분은 제1 복수의 타일들을 포함하고,
    상기 풋프린트의 제2 부분은 제2 복수의 타일들을 포함하는, 집적 회로.
  11. 제7 항에 있어서,
    상기 제1 전력-그리드 티어는 제1 개수의 비아(via)들을 포함하고,
    상기 제2 전력-그리드 티어는 제2 개수의 비아들을 포함하며,
    상기 제2 개수의 비아들에 대한 밀도는 상기 제1 개수의 비아들에 대한 밀도보다 더 큰, 집적 회로.
  12. 제11 항에 있어서,
    상기 제2 개수는 상기 제1 개수보다 더 큰, 집적 회로.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10318694B2 (en) 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
US10678987B2 (en) * 2017-10-25 2020-06-09 Taiwan Semiconductor Manufacturing Company Ltd. Cell layout method and system for creating stacked 3D integrated circuit having two tiers
US10629533B2 (en) * 2018-03-13 2020-04-21 Toshiba Memory Corporation Power island segmentation for selective bond-out
TWI664546B (zh) * 2018-06-21 2019-07-01 瑞昱半導體股份有限公司 時脈樹合成方法
US10810346B2 (en) * 2018-09-28 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Static voltage drop (SIR) violation prediction systems and methods
DE102019116061A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Systeme und verfahren zur vorhersage von statischen spannungsabfallverletzungen
CN112347728B (zh) * 2019-08-08 2024-06-18 瑞昱半导体股份有限公司 集成电路布局方法
CN110532327B (zh) * 2019-08-22 2023-04-18 深圳供电局有限公司 一种人工智能电网线路规划方法
CN112989742B (zh) * 2019-12-13 2024-01-02 瑞昱半导体股份有限公司 借助于额外导线来进行电网优化的方法与设备
US11449660B1 (en) * 2020-03-10 2022-09-20 Synopsys, Inc. Method to perform secondary-PG aware buffering in IC design flow
CN111540735B (zh) * 2020-05-09 2021-03-19 安徽省东科半导体有限公司 一种提升芯片硬宏供电能力的方法
US11829698B2 (en) * 2020-08-17 2023-11-28 Synopsys, Inc. Guided power grid augmentation system and method
CN112131831B (zh) * 2020-11-25 2021-08-20 北京智芯微电子科技有限公司 多电源域版图布局方法及存储介质
US11620428B1 (en) * 2021-05-07 2023-04-04 Cadence Design Systems, Inc. Post-CTS clock tree restructuring
CN113778216B (zh) * 2021-09-17 2022-07-05 东科半导体(安徽)股份有限公司 一种降低芯片功耗的方法
CN117113011B (zh) * 2023-10-24 2024-01-26 中国矿业大学 基于xml技术的煤矿电力整定数据拼接方法和装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133894A1 (en) * 2003-12-17 2005-06-23 Bohr Mark T. Method and apparatus for improved power routing
US20070241790A1 (en) * 2004-03-10 2007-10-18 Sony Corporation Semiconductor integrated circuit

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450258B2 (ja) 2000-03-03 2003-09-22 Ｎｅｃエレクトロニクス株式会社 集積回路装置、回路製造方法
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US7474001B2 (en) * 2001-11-21 2009-01-06 Hermes-Microvision, Inc. Method for in-line monitoring of via/contact holes etch process based on test structures in semiconductor wafer manufacturing
JP2004031389A (ja) 2002-06-21 2004-01-29 Fujitsu Ltd 半導体回路設計方法、半導体回路設計装置、プログラム及び半導体装置
US6943446B2 (en) * 2002-11-08 2005-09-13 Lsi Logic Corporation Via construction for structural support
US7003748B1 (en) 2003-06-01 2006-02-21 Cadence Design Systems, Inc. Methods and apparatus for defining Manhattan power grid structures beneficial to diagonal signal wiring
US6861753B1 (en) 2003-10-09 2005-03-01 International Business Machines Corporation Method and apparatus for performing power routing on a voltage island within an integrated circuit chip
JP2005136178A (ja) * 2003-10-30 2005-05-26 Matsushita Electric Ind Co Ltd 半導体集積回路の電源配線レイアウト方法、電源配線レイアウトプログラム、および電源配線レイアウト装置
JP4287294B2 (ja) 2004-01-21 2009-07-01 株式会社東芝 自動設計方法、自動設計装置、及び半導体集積回路
JP4765259B2 (ja) 2004-03-22 2011-09-07 ソニー株式会社 半導体集積回路とその設計装置、設計方法および設計プログラム
US7279926B2 (en) * 2004-05-27 2007-10-09 Qualcomm Incoporated Headswitch and footswitch circuitry for power management
JP4628709B2 (ja) 2004-07-07 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法
US7424696B2 (en) 2004-12-03 2008-09-09 Lsi Corporation Power mesh for multiple frequency operation of semiconductor products
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
US7581198B2 (en) * 2006-10-07 2009-08-25 Active-Semi, Inc. Method and system for the modular design and layout of integrated circuits
JP2008205399A (ja) 2007-02-22 2008-09-04 Seiko Epson Corp 半導体集積回路の設計方法
JP2009111117A (ja) 2007-10-30 2009-05-21 Nec Electronics Corp 半導体集積回路のレイアウト方法、半導体集積回路設計支援装置およびプログラム
JP2010040537A (ja) 2008-07-31 2010-02-18 Sharp Corp 半導体集積回路及びその設計方法
JP2010123895A (ja) 2008-11-21 2010-06-03 Toshiba Corp 半導体集積回路装置およびレイアウト方法
JP5097997B2 (ja) * 2009-10-19 2012-12-12 ルネサスエレクトロニクス株式会社 配線素子ブロックとそれを含む半導体チップ
JP2011091178A (ja) 2009-10-22 2011-05-06 Renesas Electronics Corp 多層配線及び半導体装置
US8549447B2 (en) * 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
US8336018B2 (en) * 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
US9768119B2 (en) * 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8504967B2 (en) * 2010-09-10 2013-08-06 Apple Inc. Configurable power switch cells and methodology
WO2012127784A1 (ja) 2011-03-24 2012-09-27 ルネサスエレクトロニクス株式会社 半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置
US8742618B2 (en) 2011-03-25 2014-06-03 Mediatek Inc. Method for designing power distribution network of circuit system and related circuit system
US8719756B2 (en) 2011-10-06 2014-05-06 Oracle International Corporation Power grid mosaicing with deep-sub-tile cells
JP5819218B2 (ja) * 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5915439B2 (ja) 2012-07-30 2016-05-11 富士通株式会社 判定回路および半導体装置
US8946856B2 (en) * 2012-10-30 2015-02-03 Silicon Laboratories Inc. Decoupling capacitors for integrated circuits
US10192813B2 (en) * 2012-11-14 2019-01-29 Qualcomm Incorporated Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
JP5820412B2 (ja) 2013-03-08 2015-11-24 株式会社東芝 半導体集積回路
JP6342165B2 (ja) * 2014-01-24 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びｉｏセル
JP2016035995A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体集積回路装置
WO2016077813A1 (en) 2014-11-16 2016-05-19 Marvin Motsenbocker Dc power grid and equipment
US9543958B1 (en) * 2015-02-18 2017-01-10 Flex Logix Technologies, Inc. Multiplexer-memory cell circuit, layout thereof and method of manufacturing same
US10318694B2 (en) 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133894A1 (en) * 2003-12-17 2005-06-23 Bohr Mark T. Method and apparatus for improved power routing
US20070241790A1 (en) * 2004-03-10 2007-10-18 Sony Corporation Semiconductor integrated circuit

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Publication number Publication date
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