JP2002288253A - 集積回路設計中にデカップリング・キャパシタンスを加えるための方法 - Google Patents

集積回路設計中にデカップリング・キャパシタンスを加えるための方法

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JP2002288253A JP2002004163A JP2002004163A JP2002288253A JP 2002288253 A JP2002288253 A JP 2002288253A JP 2002004163 A JP2002004163 A JP 2002004163A JP 2002004163 A JP2002004163 A JP 2002004163A JP 2002288253 A JP2002288253 A JP 2002288253A
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    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Abstract

(57)【要約】 【課題】 集積回路の平面設計段階の間に、集積回路内
にデカップリング・キャパシタンスを加えるための方法
を提供すること。 【解決手段】集積回路設計でデカップリング・キャパシ
タンスを加えるための方法であって、複数の機能単位の
相対位置を有する、集積回路のための平面図を作成する
ステップと、前記平面図上にパワー・グリッドを重ね合
わせるステップと、前記平面図および前記パワー・グリ
ッドを複数の領域に分割し、各領域ごとに、前記パワー
・グリッドの電圧をサポートするのに必要なサポート・
デカップリング・キャパシタンス値を決定するステップ
と、固有キャパシタンス値を決定するステップと、前記
サポート・デカップリング・キャパシタンス値および前
記固有キャパシタンス値に基づいて、必要なデカップリ
ング・キャパシタンス値を決定するステップと、前記必
要なデカップリング・キャパシタンス値に対するデカッ
プリング・コンデンサ・エリアを決定するステップと、
前記デカップリング・コンデンサ・エリアに基づいて、
前記領域中の回路エリアを修正するステップを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に集積回路に関
する。詳細には、本発明は、集積回路設計の平面図設計
段階の間に、集積回路中にデカップリング・キャパシタ
ンスを加えるための方法に関する。
【０００２】
【従来の技術】特に特定用途向け集積回路（ＡＳＩＣ）
や、マイクロプロセッサなど他の先進・複雑な半導体集
積回路デバイスの半導体設計で現在の一趨勢は、動作電
力を下げることである。この趨勢により、電源およびデ
バイス閾値（すなわちターンオン）電圧がより低いレベ
ルに追い込まれる。デカップリングの必要性を強調する
別の趨勢は、電圧スケーリングが遅れエリア／キャパシ
タンス・スケーリングを有することである。パワー・グ
リッド供給電圧（ＶＤＤ）およびデバイス閾値電圧（Ｖ
ｔ）が降下するにつれて、雑音レベルがＶｔおよびＶＤ
Ｄと同じ比率ではスケールダウンしないので、雑音電圧
のＶｔおよびＶＤＤに対する比が増大する。したがっ
て、このタイプの半導体集積回路デバイスでの、雑音へ
の感度が増大する。
【０００３】ノイズに対する感度の増大は、さらに、局
部高電流の使用によって引き起こされる、ＶＤＤの局部
降下によって悪化する。これは、例えば高電流回路また
は高デューティ・サイクル回路によって引き起こされる
可能性がある。この効果は、一部の回路または回路のグ
ループが短期間に全ＶＤＤ電圧を認識せず、さらに雑音
対信号比が増大するものである。このようなノイズ感度
の問題は、しばしば設計工程の非常に後の方になるま
で、あるいは実際のデバイスの製造中または試験中にな
るまで明らかにならず、改造、シミュレーション、また
は設計活動、あるいはそれらの組み合わせで費用と時間
がかかってしまう。現在、このノイズ感度問題は、しば
しば、集積回路が雑音または電力降下を許容するように
過剰設計することによって克服されている。遺憾なが
ら、この解決策では性能が低下し、電力消費が増大し、
チップ・エリアが増大し、チップが高価となってしま
う。
【０００４】局部パワー・グリッド電圧降下を補償する
１つの方法は、デカップリング・コンデンサを使用する
ことによる方法である。必要なデカップリング・キャパ
シタンス量は、一度にスイッチングする近くの回路の数
や、そのスイッチングのシーケンスなどの要因に依存す
る局部要件である。現況技術は、デカップリング・キャ
パシタンスを集積回路設計に加えるという課題を、２つ
の方法の一方を用いて実施する。一方の方法では、入出
力（Ｉ／Ｏ）セルまたはクロック・バッファあたりのデ
カップリング・キャパシタンスの量を推定し、次いで対
応する回路の近くに配置する。この設計の残りの部分に
ついては、経験則を使用する。１つの方法は、デカップ
リング・コンデンサを各ラッチの近くに配置することで
ある。別の方法は、配置した後に、チップ・エリア中の
空きスペース上にデカップリング・コンデンサを配置す
ることである。これにより、しばしば過剰なデカップリ
ング・キャパシタンスが設計に加えられてしまう。別の
方法では、設計する完全な回路についてのグリッド電圧
の電力降下に基づいて、デカップリング・キャパシタン
スの量を計算する。次いで、デカップリング・コンデン
サのためのスペースが存在する、チップのマクロの領域
中にデカップリング・コンデンサを配置する。この方法
の１つの欠点は、利用可能なスペースが、デカップリン
グ・キャパシタンスが必要な所の十分に近くではない可
能性があり、電圧降下をなくするためにより多くのデカ
ップリング・キャパシタンスが必要となる可能性がある
ことである。
【０００５】したがって、集積回路中にデカップリング
・キャパシタンスを加え、または配置する従来の方法に
より、集積回路の設計が完了した後になってからでしか
対処することができない他の問題がしばしば生み出され
る。これらには、とりわけ、チップ・スペースの浪費、
過剰なデカップリング・キャパシタンス（およびデカッ
プリング・キャパシタンスを実装するのに必要なサポー
ト回路（例えばスイッチング・バッファ・ツリー）によ
る電力要件の増大、およびデカップリング・キャパシタ
ンスを必要とする回路から過度に離して事後設計配置
し、配線要件が増加することによって引き起こされるグ
リッド電圧の電力降下に対する不十分な補償が含まれ
る。
【０００６】したがって、現在利用可能なキャパシタン
ス配置技法に関連するこれらの問題や他の問題を解決す
る、集積回路の設計中にデカップリング・キャパシタン
スを加えるための方法に関しての必要が存在する。
【０００７】
【発明が解決しようとする課題】本発明は、集積回路設
計の平面設計段階の間に、集積回路内にデカップリング
・キャパシタンスを加えるための方法を提供する。
【０００８】
【課題を解決するための手段】本発明は、集積回路設計
でデカップリング・キャパシタンスを加えるための方法
であって、複数の機能単位の相対位置を有する、集積回
路のための平面図を作成するステップと、前記平面図上
にパワー・グリッドを重ね合わせるステップと、前記平
面図および前記パワー・グリッドを複数の領域に分割
し、各領域ごとに、前記パワー・グリッドの電圧をサポ
ートするのに必要なサポート・デカップリング・キャパ
シタンス値を決定するステップと、固有キャパシタンス
値を決定するステップと、前記サポート・デカップリン
グ・キャパシタンス値および前記固有キャパシタンス値
に基づいて、必要なデカップリング・キャパシタンス値
を決定するステップと、前記必要なデカップリング・キ
ャパシタンス値に対するデカップリング・コンデンサ・
エリアを決定するステップと、前記デカップリング・コ
ンデンサ・エリアに基づいて、前記領域中の回路エリア
を修正するステップを含む方法を提供する。
【０００９】加えて本発明は、集積回路に関する平面図
を作成するステップと、前記平面図を複数の領域に分割
し、各領域ごとに、前記平面図のパワー・グリッドの電
圧をサポートするのに必要なサポート・デカップリング
・キャパシタンス値を決定するステップと、固有キャパ
シタンス値を決定するステップと、前記サポート・デカ
ップリング・キャパシタンス値および前記固有キャパシ
タンス値に基づいて、必要なデカップリング・キャパシ
タンス値を決定するステップと、前記必要なデカップリ
ング・キャパシタンス値に対するデカップリング・コン
デンサ・エリアを決定するステップと、前記デカップリ
ング・コンデンサ・エリアに基づいて、前記領域中の回
路エリアを修正するステップを含む方法を提供する。
【００１０】本発明は、さらに、集積回路設計中にデカ
ップリング・キャパシタンスを加えるための方法を実行
するためにその中で実施されたコンピュータ可読プログ
ラム・コードを有するコンピュータ使用可能媒体を備え
るコンピュータ・プログラムであって、コンピュータ可
読プログラム・コードが、コンピュータ・システムに集
積回路に関する平面図を作成させるためのコードと、コ
ンピュータ・システムに、平面図を複数の領域に分割さ
せるためのコードと、各領域ごとに、平面図のパワー・
グリッドの電圧をサポートするのに必要なサポート・デ
カップリング・キャパシタンス値をコンピュータ・シス
テムに決定させるためのコードと、コンピュータ・シス
テムに固有キャパシタンス値を決定させるためのコード
と、サポート・デカップリング・キャパシタンス値およ
び固有キャパシタンス値に基づいて、必要なデカップリ
ング・キャパシタンス値をコンピュータ・システムに決
定させるためのコードと、必要なデカップリング・キャ
パシタンス値に対するデカップリング・コンデンサ・エ
リアをコンピュータ・システムに決定させるためのコー
ドと、デカップリング・コンデンサ・エリアに基づい
て、領域中の回路エリアをコンピュータ・システムに修
正させるためのコードとを含むコンピュータ・プログラ
ムを提供する。
【００１１】本発明の上記その他の特徴は、以下の本発
明の実施形態のより具体的な説明から明らかとなろう。
【００１２】本発明の実施形態を、添付の図面を参照し
ながら詳細に説明する。添付の図面では、類似の名称は
類似の要素を示す。
【００１３】
【発明の実施の形態】本発明のある実施形態を詳細に示
し、説明するが、添付の特許請求の範囲から逸脱するこ
となく様々な変更および修正を行えることを理解された
い。本発明の範囲は、構成要素の数、その材料、形状、
相対配置などに限定されない。図面は本発明を図示する
ためのものであるが、この図面は必ずしも原寸に比例し
ない。
【００１４】集積回路チップ１０に関する例示的な平面
図１２を図１に示す。平面図１２は、しばしば「マク
ロ」と呼ばれる、相互に論理的な関係で配置され、特定
の機能を提供する複数の機能単位１４の相対位置を含
む。インターナショナル・ビジネス・マシーンズ・コー
ポレイションから入手可能なCplace（商標）およびMCpl
ace（商標）を含む多くの製品が、平面図１２を生成す
るために利用可能である。図１では、平面図１２内のマ
クロ１４の境界を例示的に画定するために太線１６を使
用している。
【００１５】各マクロ１４は、事前設計し、事前検証し
た機能を提供し、かつ各マクロ１４は、例えば組込みデ
カップリング・キャパシタンス・スペース要件（すなわ
ち、デカップリング・コンデンサの配置のために利用可
能なマクロ中のエリアの量）を含む、すでに十分確立さ
れた機能特性、動作特性、および電気特性を有する。図
３の流れ図２０に示すように、複数の異なるマクロ、ま
たは異なるマクロの集合１４が、一般に、マクロ・ベン
ダによってマクロ・ライブラリ２２で提供される。集積
回路チップ１０に関する平面図１２は、ＶＨＤＬまたは
Verilog（登録商標）などのハードウェア記述言語（Ｈ
ＤＬ）で一般に定義される、集積回路チップ１０に関す
る所望の回路機能および要件２６を、マクロ・ライブラ
リ２２で提供される１組のマクロ１４にマッピングする
ことにより、周知の方式で合成される（２４）。これら
の回路は、インバータ、ＮＡＮＤおよびＮＯＲゲート、
ならびにフリップ・フロップおよびラッチなどの最も単
純な機能から、加算器、カウンタ、混合信号回路、位相
ロック・ループ、メモリ・アレイ（例えばＳＲＡＭ）、
デジタル信号プロセッサ、マイクロコントローラ、さら
にはマイクロプロセッサなどのより複雑な回路にまでお
よぶことができる。
【００１６】平面図１２に関するパワー・グリッド２８
は周知の方式で生成され、重ね合わされるか、そうでな
ければ平面図１２中に組み込まれる。パワー・グリッド
２８は、すべての金属層上で通常同じ周期性を有するグ
リッド・タイプ構造を有する。あるケースでは、コアま
たはアレイなどの事前設計したマクロを使用する場合
に、同じ平面図内で異なるパワー・グリッド・ピッチを
有することが可能である。合成構造を図２に略図で示
す。図２では、パワー・グリッド２８は、線３０によっ
て表されている。図２に示すパワー・グリッド２８はパ
ワー・グリッドが存在するということだけを表してお
り、パワー・グリッドの実際の構造またはレイアウトを
表すものではないことに留意されたい。
【００１７】図３のステップ３０では、各マクロ１４ご
との固有キャパシタンスまたは各マクロ１４ごとの固有
キャパシタンス分布、あるいはその両方を決定する。固
有キャパシタンスは、マクロ１４を備える回路中に存在
する接地キャパシタンスへの自然発生供給レール（natu
rally occurring supply rail）（例えばＶＤＤ）を指
す。マクロ・ライブラリ２２中の各マクロ１４ごとの固
有キャパシタンスは、周知の方法を用いて各マクロ１４
ごとに事前定義することができ、またはやはり周知の方
法を用いて必要に応じて決定することができ、あるいは
その両方で行うことができる。
【００１８】マクロ１４の固有キャパシタンスは、一般
に、マクロ１４を形成するデバイスおよび回路の設計お
よびレイアウトや、マクロ１４を実装するのに使用され
る半導体技術を含む多くの要因に依存する。例えばバル
ク・シリコン基板上に形成されるシリコン・デバイスで
は、固有キャパシタンスは、基板またはｎウェルへのそ
れぞれｎまたはｐ拡散接合キャパシタンス、接地源のキ
ャパシタンス、未使用ゲートから生じる静電キャパシタ
ンス負荷などを含む可能性がある。他の多くの固有キャ
パシタンス源も存在する可能性がある。
【００１９】図３のステップ３２では、図４に示すよう
に、集積回路チップ１０の平面図１２を、複数の領域１
８を有するグリッドに分割する。図４に示す実施形態で
は、例えば平面図１２全体は、複数の等しいサイズ領域
１８を有するグリッドに分割される。本発明の代替実施
形態では、領域１８のサイズは、例えば位相電力放散差
（topological power dissipation difference）に応じ
て、各マクロ１４ごとに変動することがある。本発明の
別の代替実施形態では、１つまたは複数のマクロ１４
は、領域１８に分割されないことがある。これは、例え
ばマクロ１４が大きい相対サイズを有し（例えばマクロ
１４がＳＲＡＭを有する）、補正デカップリング・キャ
パシタンスが既にマクロ１４中に構築されている場合に
行われることがある。
【００２０】グリッド領域１８のサイズは、デカップリ
ング・コンデンサおよび供給インピーダンス３４に基づ
いて決定される。本発明の一実施形態では、出力ＶＤＤ
がチップの境界上のピンを介して平面図１２によって表
される設計に供給されていると仮定する。パワー・グリ
ッドが一様である場合、設計中のセルと電力ピンとの間
の最長距離は、チップの中心である。供給インピーダン
スは、ＶＤＤピンに向かうセルによって認識される抵抗
を含む。チップ中心のキャパシタンス（セル）を帯電さ
せる時間は、キャパシタンスのサイズ（セル固有のキャ
パシタンスおよび負荷）と、ＶＤＤとセル位置間の抵抗
との関数である。同様に、デカップリング・キャパシタ
ンスを一時的電源として見る場合、前の関係が当てはま
る。しかし、デカップリング・コンデンサがセルにより
近いので、デカップリング・コンデンサと負荷キャパシ
タンスの間の抵抗はより小さくなる。小さくなる程度
は、それらの間の距離の関数となる。したがってグリッ
ド領域１８のサイズは、負荷キャパシタンスからのデカ
ップリング・キャパシタンスの距離の関数であり、パワ
ー・グリッドが所定の電圧より下に降下することを防止
するのにやはり効果的である。最小のとき、グリッド領
域１８のサイズは、パワー・グリッドの領域のサイズと
なる。しかし、必要なデカップリング・キャパシタンス
の決定をより高速に、しかも正確さを保ちながら行うた
めに、より疎のグリッド（すなわち、より大きなグリッ
ド領域１８を有するグリッド）を使用することができ
る。グリッドのサイズを見つけるための１つの方法は、
セル・ライブラリからの１つのデカップリング・キャパ
シタンスを最大にし（例えば最も粗いグリッドに対して
最大にし）、それがどの程度の負荷を、パワー・グリッ
ドによって駆動される同じ負荷よりも（大きな電圧降下
を防止しながら）速く駆動することができるかを決定す
ることである。負荷が領域あたりのセルの平均数に変換
される場合、デカップリング・コンデンサから最も遠い
セルの距離を決定することができる。例えばデカップリ
ング・コンデンサが円の中心に配置される場合、その円
の直径はグリッド領域の対角線となり、グリッド・ピッ
チは円内部の最大の正方形となる。話を簡単にするため
に、計算したグリッド領域を複数のパワー・グリッドに
調整することができるとする。最小のデカップリングに
対して同じプロセスを繰り返して、グリッド・サイズに
関する上限を得る（前者は下限またはより疎なグリッド
となる）。電力ＶＤＤが周辺部からではなく、チップ内
で一様な分布を有する設計に供給される場合、先の説明
はやはり当てはまる。しかし、典型的な電源からのイン
ピーダンスは前よりも小さくなる。
【００２１】ステップ３６では、グリッド領域１８のサ
イズを確立した後、領域１８のそれぞれの内部に位置す
る回路の電流要件を、様々な所定の動作条件（例えば、
平均命令ストリームに基づく活動因子、ＤＣ回路位相、
および待機電流を含む）に対して決定する。集積回路チ
ップのエリア内の電流要件を決定するための多くの回路
シミュレーション・ツールが存在し、そのツールには、
Synopsysから入手可能なプログラムPowerMill（登録商
標）が含まれる。一般に、このようなツールは、シミュ
レーションした動作条件の下で、集積回路チップの離散
的領域のＡＣおよびＤＣ電流ドローまたは電力要件を計
算する。
【００２２】ステップ３８は、ステップ３６と平行に実
行することができる。ステップ３８では、各領域１８内
の固有キャパシタンス値を、ステップ３０で決定したの
と同様に、領域１８が位置するマクロ１４の固有キャパ
シタンスに基づいて決定する。
【００２３】（ステップ３６で決定した）所定の電流条
件の下で各領域１８中のパワー・グリッド２８の電圧を
サポートするために必要なサポート・デカップリング・
キャパシタンス値を、ステップ４０で提供する。例え
ば、サポート・デカップリング・キャパシタンス値は、
領域１８内の所定の電流レベル（例えば平均または最大
動作電流レベル）で動作するすべての回路要素に対し
て、各領域１８内の、所定の、応用例特有の範囲内のパ
ワー・グリッド電圧をサポートするように選ぶことがで
きる。次いで、ステップ３８でその領域に対して決定さ
れた固有キャパシタンス値を、ステップ４０で決定され
たその領域に対するサポート・デカップリング・キャパ
シタンス値から引くことによって、各領域１８中で必要
なデカップリング・キャパシタンス値を計算する。
【００２４】ステップ４２でデカップリング・コンデン
サに対する適用可能規則４４に基づいて、各領域１８中
で必要なデカップリング・キャパシタンス値を実装する
のに必要なエリアを決定する。次いで、デカップリング
・コンデンサを設計に加え、必要なデカップリング・キ
ャパシタンス値を提供する。デカップリング・コンデン
サに対する設計規則４４は、一般に、ゲート酸化物完全
性、拡散分離欠陥制御、ポリシリコン・アノード・プレ
ート間の最小間隔、ポリシリコンおよび拡散シート抵
抗、ポリ／拡散コンタクト技術などを含むいくつかの要
因に依存する。
【００２５】各領域１８ごとの必要なデカップリング・
コンデンサ・エリアをステップ４２で決定した後、図３
の処理フローは、設計する集積回路チップ１０のタイプ
に応じてステップ４６で分岐する。ステップ４６での分
岐は、様々なチップ・タイプに対して共通に利用される
設計方法に組み込まれるデカップリング・コンデンサ・
アカウンティングの差（その例を以下で説明する）のた
めに提供される。例えば、ＡＳＩＣ（分岐４８）に対し
ては、デカップリング・キャパシタンス・スペース要件
は一般に各マクロ１８中に組み込まれ、マイクロプロセ
ッサ（分岐５０）に対しては、デカップリング・キャパ
シタンスは一般にマクロ１８の空領域中に、さらには集
積回路チップ１０全体の空領域中に加えられる。上述の
典型的なＡＳＩＣまたはマイクロプロセッサのいずれか
のデカップリング・キャパシタンス・アカウンティング
実施例に該当しない、デジタル信号プロセッサ（ＤＳ
Ｐ）、アナログ通信チップ、マイクロコントローラなど
の集積回路チップに対して、追加の分岐５２を提供す
る。分岐５２は、例えば分岐４８または５０で実行され
るステップの修正バージョン、分岐４８および５０で実
行される１組のステップの組み合わせなどを含むことが
できる。ＡＳＩＣおよびマイクロプロセッサが分岐４６
および５０で定義される以下のフローに厳密に限定され
ないことにも留意されたい。実際、特定のＡＳＩＣおよ
びマイクロプロセッサ設計に関して追従する特定の設計
方法およびデカップリング・キャパシタンス・アカウン
ティング実施例や、他の可能性のある要素に応じて、集
積回路チップのどちらのタイプに対するフローも、流れ
図２０の１つまたは複数の分岐４８および５０をたどる
ことができる。必ずしもＡＳＩＣまたはマイクロプロセ
ッサ・チップに該当しない他のチップ・タイプも、流れ
図２０の分岐４８および５０の一方または両方をたどる
ことができる。
【００２６】ＡＳＩＣ分岐４８では、ステップ５４で、
各領域１８中の回路が利用可能なエリアを、その領域１
８に対して必要なデカップリング・コンデンサ・エリア
によって縮小する。例えば、マクロ１４（または集積回
路１０、あるいはその両方）の設計規則により、４０回
路を領域１８内に配置することができるが、その領域１
８に対して必要なデカップリング・コンデンサ・エリア
が１０回路によって占有されるエリアに等しいことが示
される場合、回路配置を３０回路に制限する、その領域
１８に対する設計配置規則例外を生成する（ステップ５
６）。逆に言えば、ステップ３８で領域１８に対する固
有キャパシタンスの過大な量を決定し、ステップ４０で
その領域１８に対する必要なデカップリング・コンデン
サ・エリアが負となる場合、その領域１８中に追加の回
路を配置することができる。やはり、その領域１８に対
する設計配置規則をステップ５６で作成し、その領域１
８に対する回路配置値が増加する。このプロセスを集積
回路チップ１０の各領域１８ごとに実行する。その後ス
テップ５８で、流れ図２０の分岐４８で生成した設計配
置規則例外に基づいて新しい平面図１２’を作成する。
【００２７】マイクロプロセッサ分岐５０では、ステッ
プ６０で、マクロ１４を有する各領域１８ごとにステッ
プ４２で計算した、必要なデカップリング・コンデンサ
・エリアを合計することによって、各マクロ１４ごとの
必要な全デカップリング・コンデンサ・エリアを決定す
る。次いでステップ６２で、各マクロ１４ごとの必要な
全デカップリング・コンデンサ・エリアと、そのマクロ
１４が利用可能なデカップリング・コンデンサ・エリア
とを比較する。マクロ１４中に過剰な利用可能なデカッ
プリング・コンデンサ・エリアが存在する（すなわち、
利用可能なデカップリング・コンデンサ・エリアから必
要な全デカップリング・コンデンサ・エリアを引いた結
果正となった）場合、フローは、分岐６４に沿ってステ
ップ６６に進む。ステップ６６では、例えばマクロ１４
のサイズ、レイアウト、または設計、あるいはそれらの
組み合わせを変更することによって、そのマクロ１４に
割り振られたスペースを縮小する。ステップ６２で、マ
クロ１４中に十分な利用可能なデカップリング・コンデ
ンサ・エリアが存在しないと判定した場合、フローは分
岐６８に沿ってステップ７０に進み、そこで追加のデカ
ップリング・コンデンサ・スペースをそのマクロ１４に
加える。これは、例えばデカップリング・コンデンサの
配置のためにマクロ１４の縁に沿って追加のスペースを
提供することによって実施することができる。集積回路
チップ１０の平面図１２中の各マクロ１４ごとにこれら
のステップを実行し、必要に応じてステップ７２で平面
図を修正する。
【００２８】本発明のデカップリング・コンデンサ配置
方法を実施するための代表的なコンピュータ・システム
１００を図５に示す。このコンピュータ・システム１０
０は、少なくとも１つのプロセッサ１０２（例えば中央
演算処理装置（ＣＰＵ））を含む。プロセッサ１０２
は、バス１０４を介して、ランダム・アクセス・メモリ
（ＲＡＭ）１０６と、読取り専用メモリ１０８と、様々
な周辺装置１１２をバス１０４に接続する入出力（Ｉ／
Ｏ）アダプタ１１０とに相互接続される。周辺装置１１
２は、とりわけ、ハード・ドライブ、コンパクト・ディ
スク（ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ）ドライ
ブ、テープ・ドライブ、フロッピー（登録商標）・ディ
スク・ドライブ、スキャナ、プリンタ、ビデオ・カメラ
などを含むことができる。ユーザ・インターフェース・
アダプタ１１４は、キーボード１１６、マウス１１８、
マイクロフォン１２０、スピーカ１２２などの少なくと
も１つのユーザ入力装置をバス１０４に接続するために
提供される。ディスプレイ・アダプタ１２４は、少なく
とも１つのディスプレイ装置１２６をバス１０４に相互
接続するために提供される。少なくとも１つのデータ・
ネットワーク１２８は、１つまたは複数の通信アダプタ
１３０を介してバス１０４に接続される。図５は、コン
ピュータ・システム１００をハードウェアおよびソフト
ウェアの特定の構成として示すが、当業者に周知のどん
な適切なハードウェアおよびソフトウェアの構成を使用
しても、本発明のデカップリング・コンデンサ配置方法
を実行することができる。
【００２９】図３で詳述した実施形態などの本発明のデ
カップリング・コンデンサ配置方法の別の実施形態を、
１組または複数組の命令（例えばコンピュータ可読プロ
グラム・コード）として実装することができる。この命
令は、図５を参照して説明したように一般に構成される
１つまたは複数のコンピュータ・システム１００のラン
ダム・アクセス・メモリ１０６中に、または他の適切な
位置に常駐することができる。その１組の命令は、コン
ピュータ・システム１００によって要求されるまで、例
えばハード・ドライブ、フロッピー・ディスク、磁気テ
ープ、コンパクト・ディスク、光ディスクなどを含む取
外し可能な、または固定のコンピュータ使用可能媒体中
に格納される。コンピュータ使用可能媒体はバス１０４
に直接接続することができ、またはＣＤ−ＲＯＭドライ
ブ、フロッピー・ディスク・ドライブなどの適切な装置
を介してアクセスすることができる。さらに、この１組
の命令を別のコンピュータのメモリ中に、または別のコ
ンピュータに装着されたコンピュータ使用可能媒体中に
格納し、ローカル・エリア・ネットワーク（ＬＡＮ）、
ワイド・エリア・ネットワーク（例えばインターネッ
ト）などのネットワークを介して送ることもできる。１
組の命令が電気的、機械的、または化学的に格納される
媒体を、その命令の物理記憶域が物理的に変更し、その
結果その媒体がコンピュータ使用可能情報を担持するこ
とを当業者は理解されよう。
【００３０】上記で概説した特定の実施形態に関連して
本発明を説明したが、多くの代替形態、修正形態、およ
び変形形態が当業者には明らかであろう。したがって、
上述の本発明の実施形態は、例示的なものであって限定
的なものではない。頭記の特許請求の範囲で定義される
本発明の精神および範囲から逸脱することなく、様々な
変更を行うことができる。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３２】（１）集積回路設計でデカップリング・キ
ャパシタンスを加えるための方法であって、複数の機能
単位の相対位置を有する、集積回路のための平面図を作
成するステップと、前記平面図上にパワー・グリッドを
重ね合わせるステップと、前記平面図および前記パワー
・グリッドを複数の領域に分割し、各領域ごとに、前記
パワー・グリッドの電圧をサポートするのに必要なサポ
ート・デカップリング・キャパシタンス値を決定するス
テップと、固有キャパシタンス値を決定するステップ
と、前記サポート・デカップリング・キャパシタンス値
および前記固有キャパシタンス値に基づいて、必要なデ
カップリング・キャパシタンス値を決定するステップ
と、前記必要なデカップリング・キャパシタンス値に対
するデカップリング・コンデンサ・エリアを決定するス
テップと、前記デカップリング・コンデンサ・エリアに
基づいて、前記領域中の回路エリアを修正するステップ
を含む方法。 （２）前記機能単位がマクロを含む上記（１）に記載の
方法。 （３）ライブラリから前記複数の機能単位を選択するス
テップと、前記複数の選択した機能単位を、相互に論理
的な関係で配置することによって前記平面図を作成する
ステップをさらに含む上記（１）に記載の方法。 （４）前記集積回路が特定用途向け集積回路（ＡＳＩ
Ｃ）を備える上記（１）に記載の方法。 （５）前記集積回路がマイクロプロセッサを備える上記
（１）に記載の方法。 （６）各領域中の前記修正した回路エリアに基づいて前
記平面図を修正するステップをさらに含む上記（１）に
記載の方法。 （７）前記機能単位内の各領域中の前記修正した回路エ
リアに基づいて、前記平面図中の機能単位を修正するス
テップをさらに含む上記（１）に記載の方法。 （８）各領域ごとの前記必要なデカップリング・キャパ
シタンス値が、前記固有キャパシタンス値から前記サポ
ート・デカップリング・キャパシタンス値を引くことに
よって決定される上記（１）に記載の方法。 （９）各領域が同一サイズを有する上記（１）に記載の
方法。 （１０）各機能単位内の前記領域が同一サイズを有する
上記（１）に記載の方法。 （１１）各領域のサイズを確立するステップをさらに含
む上記（１）に記載の方法。 （１２）各領域ごとに、前記デカップリング・コンデン
サ・エリアに対応する量だけ、領域中の利用可能な回路
エリアを縮小するステップをさらに含む上記（１）に記
載の方法。 （１３）各領域ごとに、前記デカップリング・コンデン
サ・エリアに対応する量だけ、前記領域中の利用可能な
回路エリアを増大させるステップをさらに含む上記
（１）に記載の方法。 （１４）各機能ユニットごとに、デカップリング・コン
デンサが利用可能な所定量のエリアを提供するステップ
と、前記必要な全デカップリング・コンデンサ・エリア
を決定するステップと、前記必要な全デカップリング・
コンデンサ・エリアと、前記利用可能なデカップリング
・コンデンサ・エリアとを比較するステップをさらに含
む上記（１）に記載の方法。 （１５）前記機能単位内の各領域ごとに、前記必要なデ
カップリング・コンデンサ・エリアを合計することによ
って、各機能単位ごとの前記必要な全デカップリング・
コンデンサ・エリアを決定するステップをさらに含む上
記（１４）に記載の方法。 （１６）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記平面図中の前記機能単位に割り
振られたスペースを縮小するステップをさらに含む上記
（１４）に記載の方法。 （１７）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記機能単位のサイズを縮小するス
テップをさらに含む上記（１４）に記載の方法。 （１８）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記機能単位のレイアウトを調整す
るステップをさらに含む上記（１４）に記載の方法。 （１９）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リアより大きい場合に、前記機能単位中のデカップリン
グ・キャパシタンスが利用可能な前記所定量のエリアを
増大させるステップをさらに含む上記（１４）に記載の
方法。 （２０）集積回路に関する平面図を作成するステップ
と、前記平面図を複数の領域に分割し、各領域ごとに、
前記平面図のパワー・グリッドの電圧をサポートするの
に必要なサポート・デカップリング・キャパシタンス値
を決定するステップと、固有キャパシタンス値を決定す
るステップと、前記サポート・デカップリング・キャパ
シタンス値および前記固有キャパシタンス値に基づい
て、必要なデカップリング・キャパシタンス値を決定す
るステップと、前記必要なデカップリング・キャパシタ
ンス値に対するデカップリング・コンデンサ・エリアを
決定するステップと、前記デカップリング・コンデンサ
・エリアに基づいて、前記領域中の回路エリアを修正す
るステップを含む方法。 （２１）前記平面図が複数のマクロを備える上記（２
０）に記載の方法。 （２２）ライブラリから前記複数のマクロを選択するス
テップと、前記複数の選択したマクロを、相互に論理的
な関係で配置することによって前記平面図を作成するス
テップをさらに含む上記（２１）に記載の方法。 （２３）前記集積回路が特定用途向け集積回路（ＡＳＩ
Ｃ）を備える上記（２０）に記載の方法。 （２４）前記集積回路がマイクロプロセッサを備える上
記（２０）に記載の方法。 （２５）各領域中の前記修正した回路エリアに基づいて
平面図を修正するステップをさらに含む上記（２０）に
記載の方法。 （２６）マクロ内の各領域中の修正した回路エリアに基
づいて、前記平面図中の前記マクロを修正するステップ
をさらに含む上記（２１）に記載の方法。 （２７）各領域ごとの前記必要なデカップリング・キャ
パシタンス値が、前記固有キャパシタンス値から前記サ
ポート・デカップリング・キャパシタンス値を引くこと
によって決定される上記（２０）に記載の方法。 （２８）各領域が同一サイズを有する上記（２０）に記
載の方法。 （２９）各マクロ内の前記領域が同一サイズを有する上
記（２１）に記載の方法。 （３０）各領域のサイズを確立するステップをさらに含
む上記（２０）に記載の方法。 （３１）各領域ごとに、前記デカップリング・コンデン
サ・エリアに対応する量だけ、前記領域中の利用可能な
回路エリアを縮小するステップをさらに含む上記（２
０）に記載の方法。 （３２）各領域ごとに、前記デカップリング・コンデン
サ・エリアに対応する量だけ、前記領域中の利用可能な
回路エリアを増大させるステップをさらに含む上記（２
０）に記載の方法。 （３３）各マクロごとに、デカップリング・コンデンサ
が利用可能な所定量のエリアを提供するステップと、前
記必要な全デカップリング・コンデンサ・エリアを決定
するステップと、前記必要な全デカップリング・コンデ
ンサ・エリアと、前記利用可能なデカップリング・コン
デンサ・エリアとを比較するステップをさらに含む上記
（２１）に記載の方法。 （３４）前記マクロ内の各領域ごとに、前記必要なデカ
ップリング・コンデンサ・エリアを合計することによっ
て、各マクロごとの前記必要な全デカップリング・コン
デンサ・エリアを決定するステップをさらに含む上記
（３３）に記載の方法。 （３５）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記平面図中の前記マクロに割り振
られたスペースを縮小するステップをさらに含む上記
（３３）に記載の方法。 （３６）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記マクロのサイズを縮小するステ
ップをさらに含む上記（３３）に記載の方法。 （３７）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記マクロのレイアウトを調整する
ステップをさらに含む上記（３３）に記載の方法。 （３８）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リアより大きい場合に、前記マクロ中のデカップリング
・キャパシタンスが利用可能な前記所定量のエリアを増
大させるステップをさらに含む上記（３３）に記載の方
法。 （３９）集積回路設計中にデカップリング・キャパシタ
ンスを加えるための方法を実行するためにその中で実施
されたコンピュータ可読プログラム・コードを有するコ
ンピュータ使用可能媒体を備えるコンピュータ・プログ
ラムであって、前記コンピュータ可読プログラム・コー
ドが、コンピュータ・システムに集積回路に関する平面
図を作成させるためのコードと、コンピュータ・システ
ムに、前記平面図を複数の領域に分割させるためのコー
ドと、各領域ごとに、平面図のパワー・グリッドの電圧
をサポートするのに必要なサポート・デカップリング・
キャパシタンス値をコンピュータ・システムに決定させ
るためのコードと、前記コンピュータ・システムに固有
キャパシタンス値を決定させるためのコードと、前記サ
ポート・デカップリング・キャパシタンス値および前記
固有キャパシタンス値に基づいて、必要なデカップリン
グ・キャパシタンス値を前記コンピュータ・システムに
決定させるためのコードと、前記必要なデカップリング
・キャパシタンス値に対するデカップリング・コンデン
サ・エリアを前記コンピュータ・システムに決定させる
ためのコードと、前記デカップリング・コンデンサ・エ
リアに基づいて、前記領域中の回路エリアを前記コンピ
ュータ・システムに修正させるためのコードとを含むコ
ンピュータ・プログラム。 （４０）前記平面図が複数のマクロを備え、前記コンピ
ュータ・システムにライブラリから前記複数のマクロを
選択させるためのコードと、前記コンピュータ・システ
ムに、前記複数の選択したマクロを相互に論理的な関係
で配置することによって前記平面図を作成させるための
コードとをさらに含む上記（３９）に記載のコンピュー
タ・プログラム。 （４１）各領域中の前記修正した回路エリアに基づいて
前記コンピュータ・システムに前記平面図を修正させる
ためのコードをさらに含む上記（３９）に記載のコンピ
ュータ・プログラム。 （４２）前記平面図が複数のマクロを備え、マクロ内の
各領域中の前記修正した回路エリアに基づいて前記コン
ピュータ・システムに平面図中のマクロを修正させるた
めのコードをさらに含む上記（３９）に記載のコンピュ
ータ・プログラム。 （４３）必要なデカップリング・キャパシタンス値を前
記コンピュータ・システムに決定させるための前記コー
ドが、前記固有キャパシタンス値から前記サポート・デ
カップリング・キャパシタンス値を前記コンピュータ・
システムに減算させるためのコードを含む上記（３９）
に記載のコンピュータ・プログラム。 （４４）前記コンピュータ・システムに各領域のサイズ
を確立させるためのコードをさらに含む上記（３９）に
記載のコンピュータ・プログラム。 （４５）各領域中の利用可能な回路エリアを、前記デカ
ップリング・コンデンサ・エリアに対応する量だけ前記
コンピュータ・システムに縮小させるためのコードをさ
らに含む上記（３９）に記載のコンピュータ・プログラ
ム。 （４６）各領域中の利用可能な回路エリアを、前記デカ
ップリング・コンデンサ・エリアに対応する量だけ前記
コンピュータ・システムに増大させるためのコードをさ
らに含む上記（３９）に記載のコンピュータ・プログラ
ム。 （４７）各マクロごとに、デカップリング・コンデンサ
が利用可能な所定量のエリアを前記コンピュータ・シス
テムに提供させるためのコードと、前記必要な全デカッ
プリング・コンデンサ・エリアを前記コンピュータ・シ
ステムに決定させるためのコードと、前記必要な全デカ
ップリング・コンデンサ・エリアと、前記利用可能なデ
カップリング・コンデンサ・エリアとを前記コンピュー
タ・システムに比較させるためのコードとをさらに含む
上記（４２）に記載のコンピュータ・プログラム。 （４８）マクロ内の各領域ごとに、前記必要なデカップ
リング・コンデンサ・エリアを合計することによって、
各マクロごとの前記必要な全デカップリング・コンデン
サ・エリアをコンピュータ・システムに決定させるため
のコードをさらに含む上記（４７）に記載のコンピュー
タ・プログラム。 （４９）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記平面図中の前記マクロに割り振
られたスペースを前記コンピュータ・プログラムに縮小
させるためのコードをさらに含む上記（４７）に記載の
コンピュータ・プログラム。 （５０）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記マクロのサイズを前記コンピュ
ータ・システムに縮小させるためのコードをさらに含む
上記（４７）に記載のコンピュータ・プログラム。 （５１）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リア未満の場合に、前記マクロのレイアウトを前記コン
ピュータ・システムに調整させるためのコードをさらに
含む上記（４７）に記載のコンピュータ・プログラム。 （５２）前記必要な全デカップリング・コンデンサ・エ
リアが前記利用可能なデカップリング・コンデンサ・エ
リアより大きい場合に、前記マクロ中のデカップリング
・キャパシタンスが利用可能な前記所定量のエリアを前
記コンピュータ・システムに増大させるためのコードを
さらに含む上記（４７）に記載のコンピュータ・プログ
ラム。
【図面の簡単な説明】
【図１】集積回路チップに関する平面図である。
【図２】図１の平面図の上にパワー・グリッドを重ね合
わせた図である。
【図３】本発明の方法を示す流れ図である。
【図４】本発明により複数の領域に分割される図２の平
面図を示す図である。
【図５】本発明の方法を実施するための代表的なコンピ
ュータ・システムを示す図である。
【符号の説明】
１０ 集積回路チップ １２ 平面図 １４ マクロ １８ 領域 ２０ 流れ図 ２８ パワー・グリッド １００ コンピュータ・システム １０２ プロセッサ １０４ バス １０６ ランダム・アクセス・メモリ １０８ 読取り専用メモリ １１０ Ｉ／Ｏアダプタ １１２ 周辺装置 １１４ ユーザ・インターフェース・アダプタ １１６ キーボード １１８ マウス １２０ マイクロフォン １２２ スピーカ １２４ ディスプレイ・アダプタ １２６ ディスプレイ装置 １２８ ネットワーク １３０ 通信アダプタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケリー・バーンスタイン アメリカ合衆国05489 バーモント州アン ダーヒル サム・ワード・ロード 32 (72)発明者 ジョン・エム・コーン アメリカ合衆国05477 バーモント州リッ チモンド ダクスベリー・ロード 20 オ ールド・ジョーンズビル・スクールハウス (72)発明者 ジョゼ・エル・ピー・ネベス アメリカ合衆国2590 ニューヨーク州ワッ ピンガー・フォールズ タウン・ビュー・ ドライブ 328 Ｆターム(参考） 5B046 AA08 BA05 5F064 AA06 BB05 BB06 BB07 BB09 BB13 BB19 BB20 CC23 DD07 DD50 EE52 HH01 HH06 HH09 HH12 HH13 HH14

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】集積回路設計でデカップリング・キャパシ
    タンスを加えるための方法であって、 複数の機能単位の相対位置を有する、集積回路のための
    平面図を作成するステップと、 前記平面図上にパワー・グリッドを重ね合わせるステッ
    プと、 前記平面図および前記パワー・グリッドを複数の領域に
    分割し、各領域ごとに、 前記パワー・グリッドの電圧をサポートするのに必要な
    サポート・デカップリング・キャパシタンス値を決定す
    るステップと、 固有キャパシタンス値を決定するステップと、 前記サポート・デカップリング・キャパシタンス値およ
    び前記固有キャパシタンス値に基づいて、必要なデカッ
    プリング・キャパシタンス値を決定するステップと、 前記必要なデカップリング・キャパシタンス値に対する
    デカップリング・コンデンサ・エリアを決定するステッ
    プと、 前記デカップリング・コンデンサ・エリアに基づいて、
    前記領域中の回路エリアを修正するステップを含む方
    法。
  2. 【請求項２】前記機能単位がマクロを含む請求項１に記
    載の方法。
  3. 【請求項３】ライブラリから前記複数の機能単位を選択
    するステップと、 前記複数の選択した機能単位を、相互に論理的な関係で
    配置することによって前記平面図を作成するステップを
    さらに含む請求項１に記載の方法。
  4. 【請求項４】前記集積回路が特定用途向け集積回路（Ａ
    ＳＩＣ）を備える請求項１に記載の方法。
  5. 【請求項５】前記集積回路がマイクロプロセッサを備え
    る請求項１に記載の方法。
  6. 【請求項６】各領域中の前記修正した回路エリアに基づ
    いて前記平面図を修正するステップをさらに含む請求項
    １に記載の方法。
  7. 【請求項７】前記機能単位内の各領域中の前記修正した
    回路エリアに基づいて、前記平面図中の機能単位を修正
    するステップをさらに含む請求項１に記載の方法。
  8. 【請求項８】各領域ごとの前記必要なデカップリング・
    キャパシタンス値が、前記固有キャパシタンス値から前
    記サポート・デカップリング・キャパシタンス値を引く
    ことによって決定される請求項１に記載の方法。
  9. 【請求項９】各領域が同一サイズを有する請求項１に記
    載の方法。
  10. 【請求項１０】各機能単位内の前記領域が同一サイズを
    有する請求項１に記載の方法。
  11. 【請求項１１】各領域のサイズを確立するステップをさ
    らに含む請求項１に記載の方法。
  12. 【請求項１２】各領域ごとに、前記デカップリング・コ
    ンデンサ・エリアに対応する量だけ、領域中の利用可能
    な回路エリアを縮小するステップをさらに含む請求項１
    に記載の方法。
  13. 【請求項１３】各領域ごとに、前記デカップリング・コ
    ンデンサ・エリアに対応する量だけ、前記領域中の利用
    可能な回路エリアを増大させるステップをさらに含む請
    求項１に記載の方法。
  14. 【請求項１４】各機能ユニットごとに、 デカップリング・コンデンサが利用可能な所定量のエリ
    アを提供するステップと、 前記必要な全デカップリング・コンデンサ・エリアを決
    定するステップと、 前記必要な全デカップリング・コンデンサ・エリアと、
    前記利用可能なデカップリング・コンデンサ・エリアと
    を比較するステップをさらに含む請求項１に記載の方
    法。
  15. 【請求項１５】前記機能単位内の各領域ごとに、前記必
    要なデカップリング・コンデンサ・エリアを合計するこ
    とによって、各機能単位ごとの前記必要な全デカップリ
    ング・コンデンサ・エリアを決定するステップをさらに
    含む請求項１４に記載の方法。
  16. 【請求項１６】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記平面図中の前記機能単位
    に割り振られたスペースを縮小するステップをさらに含
    む請求項１４に記載の方法。
  17. 【請求項１７】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記機能単位のサイズを縮小
    するステップをさらに含む請求項１４に記載の方法。
  18. 【請求項１８】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記機能単位のレイアウトを
    調整するステップをさらに含む請求項１４に記載の方
    法。
  19. 【請求項１９】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリアより大きい場合に、前記機能単位中のデカッ
    プリング・キャパシタンスが利用可能な前記所定量のエ
    リアを増大させるステップをさらに含む請求項１４に記
    載の方法。
  20. 【請求項２０】集積回路に関する平面図を作成するステ
    ップと、 前記平面図を複数の領域に分割し、各領域ごとに、 前記平面図のパワー・グリッドの電圧をサポートするの
    に必要なサポート・デカップリング・キャパシタンス値
    を決定するステップと、 固有キャパシタンス値を決定するステップと、 前記サポート・デカップリング・キャパシタンス値およ
    び前記固有キャパシタンス値に基づいて、必要なデカッ
    プリング・キャパシタンス値を決定するステップと、 前記必要なデカップリング・キャパシタンス値に対する
    デカップリング・コンデンサ・エリアを決定するステッ
    プと、 前記デカップリング・コンデンサ・エリアに基づいて、
    前記領域中の回路エリアを修正するステップを含む方
    法。
  21. 【請求項２１】前記平面図が複数のマクロを備える請求
    項２０に記載の方法。
  22. 【請求項２２】ライブラリから前記複数のマクロを選択
    するステップと、 前記複数の選択したマクロを、相互に論理的な関係で配
    置することによって前記平面図を作成するステップをさ
    らに含む請求項２１に記載の方法。
  23. 【請求項２３】前記集積回路が特定用途向け集積回路
    （ＡＳＩＣ）を備える請求項２０に記載の方法。
  24. 【請求項２４】前記集積回路がマイクロプロセッサを備
    える請求項２０に記載の方法。
  25. 【請求項２５】各領域中の前記修正した回路エリアに基
    づいて平面図を修正するステップをさらに含む請求項２
    ０に記載の方法。
  26. 【請求項２６】マクロ内の各領域中の修正した回路エリ
    アに基づいて、前記平面図中の前記マクロを修正するス
    テップをさらに含む請求項２１に記載の方法。
  27. 【請求項２７】各領域ごとの前記必要なデカップリング
    ・キャパシタンス値が、前記固有キャパシタンス値から
    前記サポート・デカップリング・キャパシタンス値を引
    くことによって決定される請求項２０に記載の方法。
  28. 【請求項２８】各領域が同一サイズを有する請求項２０
    に記載の方法。
  29. 【請求項２９】各マクロ内の前記領域が同一サイズを有
    する請求項２１に記載の方法。
  30. 【請求項３０】各領域のサイズを確立するステップをさ
    らに含む請求項２０に記載の方法。
  31. 【請求項３１】各領域ごとに、前記デカップリング・コ
    ンデンサ・エリアに対応する量だけ、前記領域中の利用
    可能な回路エリアを縮小するステップをさらに含む請求
    項２０に記載の方法。
  32. 【請求項３２】各領域ごとに、前記デカップリング・コ
    ンデンサ・エリアに対応する量だけ、前記領域中の利用
    可能な回路エリアを増大させるステップをさらに含む請
    求項２０に記載の方法。
  33. 【請求項３３】各マクロごとに、 デカップリング・コンデンサが利用可能な所定量のエリ
    アを提供するステップと、 前記必要な全デカップリング・コンデンサ・エリアを決
    定するステップと、 前記必要な全デカップリング・コンデンサ・エリアと、
    前記利用可能なデカップリング・コンデンサ・エリアと
    を比較するステップをさらに含む請求項２１に記載の方
    法。
  34. 【請求項３４】前記マクロ内の各領域ごとに、前記必要
    なデカップリング・コンデンサ・エリアを合計すること
    によって、各マクロごとの前記必要な全デカップリング
    ・コンデンサ・エリアを決定するステップをさらに含む
    請求項３３に記載の方法。
  35. 【請求項３５】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記平面図中の前記マクロに
    割り振られたスペースを縮小するステップをさらに含む
    請求項３３に記載の方法。
  36. 【請求項３６】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記マクロのサイズを縮小す
    るステップをさらに含む請求項３３に記載の方法。
  37. 【請求項３７】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記マクロのレイアウトを調
    整するステップをさらに含む請求項３３に記載の方法。
  38. 【請求項３８】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリアより大きい場合に、前記マクロ中のデカップ
    リング・キャパシタンスが利用可能な前記所定量のエリ
    アを増大させるステップをさらに含む請求項３３に記載
    の方法。
  39. 【請求項３９】集積回路設計中にデカップリング・キャ
    パシタンスを加えるための方法を実行するためにその中
    で実施されたコンピュータ可読プログラム・コードを有
    するコンピュータ使用可能媒体を備えるコンピュータ・
    プログラムであって、前記コンピュータ可読プログラム
    ・コードが、 コンピュータ・システムに集積回路に関する平面図を作
    成させるためのコードと、 コンピュータ・システムに、前記平面図を複数の領域に
    分割させるためのコードと、各領域ごとに、 平面図のパワー・グリッドの電圧をサポートするのに必
    要なサポート・デカップリング・キャパシタンス値をコ
    ンピュータ・システムに決定させるためのコードと、 前記コンピュータ・システムに固有キャパシタンス値を
    決定させるためのコードと、 前記サポート・デカップリング・キャパシタンス値およ
    び前記固有キャパシタンス値に基づいて、必要なデカッ
    プリング・キャパシタンス値を前記コンピュータ・シス
    テムに決定させるためのコードと、 前記必要なデカップリング・キャパシタンス値に対する
    デカップリング・コンデンサ・エリアを前記コンピュー
    タ・システムに決定させるためのコードと、 前記デカップリング・コンデンサ・エリアに基づいて、
    前記領域中の回路エリアを前記コンピュータ・システム
    に修正させるためのコードとを含むコンピュータ・プロ
    グラム。
  40. 【請求項４０】前記平面図が複数のマクロを備え、 前記コンピュータ・システムにライブラリから前記複数
    のマクロを選択させるためのコードと、 前記コンピュータ・システムに、前記複数の選択したマ
    クロを相互に論理的な関係で配置することによって前記
    平面図を作成させるためのコードとをさらに含む請求項
    ３９に記載のコンピュータ・プログラム。
  41. 【請求項４１】各領域中の前記修正した回路エリアに基
    づいて前記コンピュータ・システムに前記平面図を修正
    させるためのコードをさらに含む請求項３９に記載のコ
    ンピュータ・プログラム。
  42. 【請求項４２】前記平面図が複数のマクロを備え、 マクロ内の各領域中の前記修正した回路エリアに基づい
    て前記コンピュータ・システムに平面図中のマクロを修
    正させるためのコードをさらに含む請求項３９に記載の
    コンピュータ・プログラム。
  43. 【請求項４３】必要なデカップリング・キャパシタンス
    値を前記コンピュータ・システムに決定させるための前
    記コードが、前記固有キャパシタンス値から前記サポー
    ト・デカップリング・キャパシタンス値を前記コンピュ
    ータ・システムに減算させるためのコードを含む請求項
    ３９に記載のコンピュータ・プログラム。
  44. 【請求項４４】前記コンピュータ・システムに各領域の
    サイズを確立させるためのコードをさらに含む請求項３
    ９に記載のコンピュータ・プログラム。
  45. 【請求項４５】各領域中の利用可能な回路エリアを、前
    記デカップリング・コンデンサ・エリアに対応する量だ
    け前記コンピュータ・システムに縮小させるためのコー
    ドをさらに含む請求項３９に記載のコンピュータ・プロ
    グラム。
  46. 【請求項４６】各領域中の利用可能な回路エリアを、前
    記デカップリング・コンデンサ・エリアに対応する量だ
    け前記コンピュータ・システムに増大させるためのコー
    ドをさらに含む請求項３９に記載のコンピュータ・プロ
    グラム。
  47. 【請求項４７】各マクロごとに、 デカップリング・コンデンサが利用可能な所定量のエリ
    アを前記コンピュータ・システムに提供させるためのコ
    ードと、 前記必要な全デカップリング・コンデンサ・エリアを前
    記コンピュータ・システムに決定させるためのコード
    と、 前記必要な全デカップリング・コンデンサ・エリアと、
    前記利用可能なデカップリング・コンデンサ・エリアと
    を前記コンピュータ・システムに比較させるためのコー
    ドとをさらに含む請求項４２に記載のコンピュータ・プ
    ログラム。
  48. 【請求項４８】マクロ内の各領域ごとに、前記必要なデ
    カップリング・コンデンサ・エリアを合計することによ
    って、各マクロごとの前記必要な全デカップリング・コ
    ンデンサ・エリアをコンピュータ・システムに決定させ
    るためのコードをさらに含む請求項４７に記載のコンピ
    ュータ・プログラム。
  49. 【請求項４９】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記平面図中の前記マクロに
    割り振られたスペースを前記コンピュータ・プログラム
    に縮小させるためのコードをさらに含む請求項４７に記
    載のコンピュータ・プログラム。
  50. 【請求項５０】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記マクロのサイズを前記コ
    ンピュータ・システムに縮小させるためのコードをさら
    に含む請求項４７に記載のコンピュータ・プログラム。
  51. 【請求項５１】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリア未満の場合に、前記マクロのレイアウトを前
    記コンピュータ・システムに調整させるためのコードを
    さらに含む請求項４７に記載のコンピュータ・プログラ
    ム。
  52. 【請求項５２】前記必要な全デカップリング・コンデン
    サ・エリアが前記利用可能なデカップリング・コンデン
    サ・エリアより大きい場合に、前記マクロ中のデカップ
    リング・キャパシタンスが利用可能な前記所定量のエリ
    アを前記コンピュータ・システムに増大させるためのコ
    ードをさらに含む請求項４７に記載のコンピュータ・プ
    ログラム。
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