KR102379960B1 - 금속 평탄화 공정의 최적화 방법 - Google Patents

금속 평탄화 공정의 최적화 방법 Download PDF

Info

Publication number
KR102379960B1
KR102379960B1 KR1020177026005A KR20177026005A KR102379960B1 KR 102379960 B1 KR102379960 B1 KR 102379960B1 KR 1020177026005 A KR1020177026005 A KR 1020177026005A KR 20177026005 A KR20177026005 A KR 20177026005A KR 102379960 B1 KR102379960 B1 KR 102379960B1
Authority
KR
South Korea
Prior art keywords
metal layer
polishing process
interconnect structure
thickness
layer
Prior art date
Application number
KR1020177026005A
Other languages
English (en)
Other versions
KR20170116156A (ko
Inventor
이누오 진
지안 왕
후에이 왕
Original Assignee
에이씨엠 리서치 (상하이) 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이씨엠 리서치 (상하이) 인코포레이티드 filed Critical 에이씨엠 리서치 (상하이) 인코포레이티드
Publication of KR20170116156A publication Critical patent/KR20170116156A/ko
Application granted granted Critical
Publication of KR102379960B1 publication Critical patent/KR102379960B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 잔류 금속층의 두께가 소정 값 Y가 될 때까지, 응력이 가하여진 연마 공정에 의해 상호 연결 구조체의 상부 표면상의 벌크 금속층을 제거하되, 잔류 금속층은 상호 연결 구조체의 상부 표면을 덮는 연속층이며, 여기서 상기 잔류 금속층은 응력이 가하여진 연마 공정에 의해 유도된 제1 평균 표면 조도 Ra1을 갖는 단계; 응력이 가하여지지 않은 연마 공정에 의해 상호 연결 구조체의 상부 표면상의 잔류 금속층을 제거하되, 상기 상호 연결 구조체의 리세스 영역 내 금속층의 상부 표면은 응력이 가하여지지 않은 연마 공정 후의 디싱 값 H2만큼 상호 연결 구조체의 상부 표면보다 낮고, 여기서, 상기 리세스 영역 내의 금속층은 상기 응력이 가하여 지지 않은 연마 공정에 의해 유도된 제2 평균 표면 조도 Ra2를 가지며, 상기 응력이 가하여지지 않은 연마 공정의 제거 두께를 Ra2로 나누어 비 α를 구하는 단계를 포함하며; 상기 응력이 가하여지지 않은 연마 공정 후의 최소 금속 표면 조도를 얻기 위한 디싱 값 H2를 설정하는 경우, 상기 응력이 가하여진 연마 공정 후 잔류 금속층의 두께 Y가 하기 식: Y= α/6 *H2-αRa1을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법을 제공한다.

Description

금속 평탄화 공정의 최적화 방법
본 발명은 일반적으로 반도체 제조에 관한 것으로, 보다 상세하게는 금속 평탄화 공정의 최적화 방법에 관한 것이다.
상호 연결 구조체(interconnection structure) 제조 공정에서, 선폭의 수축(shrinking)과 구리 및 저 k 유전체(low k dielectric) 재료의 적용으로, 상호 연결 구조체 평탄화 기술은 과거에 비해 보다 엄격한 요건을 갖는다. 현재, 상호 연결 구조체 상의 금속을 평탄화하기 위해 사용되는 적어도 2종류의 기술은, CMP와 같은 응력이 가하여지는 연마 공정, 전기화학적 연마와 같은 응력이 가하여지지 않는 연마 공정을 포함한다. CMP는 금속을 제거하기 위해 슬러리 및 다운포스(down force)를 이용한다. CMP는 여전히 가장 통상적으로 사용되는 평탄화 기술이나, 반도체 기술의 발전으로, CMP 공정에 존재하는 병목현상(bottlenecks) 및 문제점이 점진적으로 드러나고 있다. CMP는 상대적으로 강한 기계적 힘이 연관되기 때문에 상호 연결 구조체의 하부구조(underlying structures)에 여러 악영향을 미친다. 특히 유전체 재료의 k값이 점점 감소하는 경우, 기계적 힘이 유전체 재료에 영구적 손상을 야기할 수 있다.
전기화학적 연마는 하전된(charged) 전해질을 이용하여 상호 연결 구조체 상의 금속을 제거한다. 하전된 전해질만이 금속 표면에 접촉하기 때문에, 전기화학적 연마 공정은 기계적 힘을 갖지 않으며, 기계적 힘이 저 k 유전체 재료에 손상을 야기하지 않을 것이다. 하전된 전해질은 금속 표면으로 방출되고, 금속과 반응한다. 금속 이온은 캐소드로 전달된다. 전기화학적 연마 공정에서, 금속 표면은 애노드로 고려될 수 있다. 따라서, 부산물로서, 금속 표면에 거대한 기포가 생성되고, 이는 금속 표면의 조도(roughness)를 나쁘게 만든다. 알려진 바와 같이, 전기화학적 연마 이후 금속 표면 상의 기포의 양이 적을수록, 금속 표면 조도는 더 나아진다. 따라서, 금속 표면 조도를 개선하기 위해, 금속 표면 상의 기포의 양은 조절되어야 한다. 기포의 양은 전기화학적 연마 시간에 비례한다. 전기화학적 연마 시간이 짧을수록, 기포의 양은 적다. 또한, 전기화학적 연마 시간은 전기화학적 연마 제거 두께에 비례한다. 전기화학적 연마 두께가 작을수록, 전기화학적 연마 시간은 짧아진다. 상기 관계에 기초하여, 전기화학적 연마 후에 전기화학적 연마 제거 두께가 작을수록, 금속 표면 조도가 더 나은 것을 얻을 수 있다.
평탄화 효율을 향상시키고, 전기화학적 연마 제거 두께를 감소하기 위해, CMP 및 전기화학적 연마를 조합하여 상호 연결 구조체 상의 금속을 평탄화한다. 먼저, CMP에 의해 상호 연결 구조체의 상부 표면 상의 벌크(bulk) 금속을 제거하고, 상호 연결 구조체의 상부 표면을 덮는 연속적 금속층이 잔류한다. 연속적 금속층은 손상으로부터 저 k 유전체 재료의 보호를 위해, CMP의 기계적 힘에 저항할 수 있다. 이후, 전기화학적 연마에 의해 상호 연결 구조체의 상부 표면 상의 연속적 금속층을 제거하고, 배리어층과 같은 상호 연결 구조체의 하부구조를 노출시킨다. 최적의 CMP후 잔류 두께, 또한, 전기화학적 연마의 제거 두께를 찾는 방법은 최종 금속 표면 조도 및 디싱(dishing) 조절에 매우 중요하다. CMP후 잔류 금속층의 두께가 너무 얇으면, 금속층이 상호 연결 구조체의 상부 표면을 완전히 덮을 수 있는지 보장하기 어렵고, 저 k 유전체 재료가 공정 중에 손상될 가능성이 있다. CMP후 잔류 금속층의 두께가 너무 두꺼우면, 이는 전기화학적 연마 제거 두께가 두꺼운 것을 의미하고, 이는 전기화학적 연마 후의 금속 표면 조도 불량을 야기할 수 있다.
본 발명은 다음과 같은 단계를 포함하는 금속 평탄화 공정을 최적화하는 방법을 제공한다:
잔류 금속층의 두께가 소정 값 Y가 될 때까지, 응력이 가하여진 연마 공정에 의해 상호 연결 구조체의 상부 표면상의 벌크 금속층을 제거하되, 잔류 금속층은 상호 연결 구조체의 상부 표면을 덮는 연속층이며, 여기서 상기 잔류 금속층은 응력이 가하여진 연마 공정에 의해 유도된 제1 평균 표면 조도 Ra1을 갖는 단계;
응력이 가하여지지 않은 연마 공정에 의해 상호 연결 구조체의 상부 표면상의 잔류 금속층을 제거하되, 상기 상호 연결 구조체의 리세스 영역 내 금속층의 상부 표면은 응력이 가하여지지 않은 연마 공정 후의 디싱 값 H2만큼 상호 연결 구조체의 상부 표면보다 낮고, 여기서, 상기 리세스 영역 내의 금속층은 상기 응력이 가하여 지지 않은 연마 공정에 의해 유도된 제2 평균 표면 조도 Ra2를 가지며, 상기 응력이 가하여지지 않은 연마 공정의 제거 두께를 Ra2로 나누어 비 α를 구하는 단계를 포함하며;
상기 응력이 가하여지지 않은 연마 공정 후의 최소 금속 표면 조도를 얻기 위한 디싱 값 H2를 설정하는 경우, 상기 응력이 가하여진 연마 공정 후 잔류 금속층의 두께 Y가 하기 식: Y=α/6 *H2-αRa1을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법.
상술한 바와 같이, 응력이 가하여진 연마 공정의 기계적 힘에 저항하여, 상호 연결 구조체 내부구조의 손상을 피하고, 응력이 가하여지지 않은 연마 공정 후의 금속 표면 조도를 향상시키기 위해, 응력이 가하여진 연마 공정 후의 잔류 금속층의 두께는 하기 요건을 충족시킬 필요가 있다: 잔류 금속층의 두께는 가능한 얇다; 잔류 금속층은 상호 연결 구조체의 상부 표면을 덮는 연속층이다; 목표 디싱 값을 설정하는 경우, 잔류 금속층의 두께는 다음 식: Y= α/6*H2-αRa1을 만족한다.
본 발명은 다음과 같은 첨부된 도면을 참조하여 실시예에 대한 이하의 설명을 읽은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명해질 것이다:
도 1은 금속층이 제거되지 않은 상호 연결 구조체의 단면도이다.
도 2는 CMP에 의해 상호 연결 구조체의 상부 표면상의 벌크 금속층이 제거된 것을 나타낸 단면도이다.
도 3은 전기화학적 연마에 의해 상호 연결 구조체의 상부 표면상의 잔류 금속층이 완전히 제거된 것을 나타낸 단면도이다.
도 4는 전기화학적 연마에 의해 제거되는 상호 연결 구조체의 상부 표면상의 잔류 금속층의 임계 상태를 나타낸 단면도이며, 상호 연결 구조체의 여유 공간(space areas) 상에 약간의 잔여 금속이 있다.
도 5는 전기화학적 연마에 의해 상호 연결 구조체의 여유 공간상의 잔여 금속이 완전히 제거된 것을 나타낸 단면도이다.
도 6은 CMP 및 전기화학적 연마 공정 후, 전기화학적 연마 제거 두께 및 평균 조도 사이의 관계를 나타낸 그래프이다.
도 7은 전기화학적 연마공정에 의해 유도된 전기화학적 연마 제거 두께 및 평균 조도 사이의 관계를 나타낸 그래프이다.
도 8은 전기화학적 연마 제거 두께와 CMP 공정에 의해 유도된 평균 조도 Ra1, CMP 및 전기화학적 연마 공정 이후의 평균 조도 Ra, 전기화학적 연마 공정에 의해 유도된 평균 조도 Ra2, 전기화학적 연마 제거 두께를 전기화학적 연마 공정에 의해 유도된 평균 조도 Ra2로 나눈 값 α 사이의 대응 관계를 나타낸 그래프이다.
도 9는 상이한 선폭과 선밀도를 갖는 상호 연결 구조체의 상부 표면 상의 벌크 금속층이 CMP에 의해 제거된 것을 나타낸 단면도이다.
본 발명은 잔류 금속층이 전기화학적 연마 공정에 의해 제거된 이후, 금속 표면 조도를 향상시키기 위해, CMP 공정 이후, 상호 연결 구조체의 상부 표면의 잔류 금속층의 두께의 조절을 통하여 금속 평탄화 공정을 최적화하는 방법을 제공한다.
도 1을 참조하면, 예시적인 상호 연결 구조체가 도시되어 있다. 상호 연결 구조체의 형성은 도 1에 나타난 예시적인 상호 연결 구조체에 한정되지 않는다는 것을 알 수 있다. 상이한 공정 요건에 따라, 상호 연결 구조체의 형성은 상이할 수 있다. 도 1에 나타난 바와 같이, 예시적인 상호 연결 구조체는 기재(101), 기재(101)상에 형성된 제1 유전체층(102), 제1 유전체층(102) 상에 형성된 제2 유전체층(103), 제2 유전체층(103) 상에 형성된 하드마스크층(104), 하드마스크층(104), 제2 유전체층(103) 및 제1 유전체층(102) 상에 형성된 리세스 영역(108), 예를 들어, 트렌치(trenches), 비아(vias) 등, 하드마스크층(104) 상에 형성된 제1 배리어층(105), 리세스 영역(108)의 측벽 및 리세스 영역(108)의 바닥, 제1 배리어층(105) 상에 형성된 제2 배리어층(106) 및 제2 배리어층(106) 상에 형성되고 리세스 영역(108)을 충진하는 금속층(107)을 갖는다.
금속층(107)이 제2 배리어층(106) 상에 형성되고 리세스 영역(108)을 충진한 후, 이어지는 공정은 상호 연결 구조체의 상부 표면상의 금속층(107)을 제거하는 것이다. 먼저, 벌크 금속층(107)을 제거하고, 특정 두께의 금속층(107)을 잔류시키기 위해, CMP와 같은, 응력이 가하여진 연마 공정을 사용한다. CMP의 기계적 힘에 저항하여 상호 연결 구조체의 하부구조의 손상을 피하고, 전기화학적 연마 이후 금속 표면 조도를 향상시키기 위해, CMP 이후의 잔류 금속층(107)의 두께는 가능한 얇은 것이 바람직하며, 잔류 금속층(107)은 도 2에 나타낸 바와 같이 상호 연결 구조체의 상부 표면을 덮는 연속층이다.
다음으로, 도 3에 나타난 바와 같이, 응력이 가하여지지 않은 연마 공정, 예를 들어 전기화학적 연마를 사용하여, 상호 연결 구조체의 상부 표면 상의 잔류 금속층(107)을 제거한다. 상호 연결 구조체의 상부 표면 상의 잔류 금속층(107)이 제거된 후, 제2 배리어층(106)이 노출된다. 다음 공정에서 제2 배리어층(106)과 상호 연결 구조체의 상부 표면 상의 제1 배리어층(105) 및 하드마스크층(104)이 제거되는 것을 고려하면, 리세스 영역(108) 내의 금속층(107)의 표면은 제2 유전체층(103)의 상부 표면과 높이가 동등하거나 또는 제2 유전체층(103)의 상부 표면보다 다소 낮을 수 있다.
본 발명에서는 이하에서 CMP 이후 잔류 금속층(107)의 두께를 얻는 방법을 교시한다.
계산을 단순화하기 위해, 금속층은 상호 연결 구조체의 상부 표면에 걸쳐 동일한 두께를 갖는 것으로 가정한다. 환언하면, 상호 연결 구조체의 선폭 및 선밀도가 동일한지 여부에 관계없이, 상호 연결 구조체의 상부 표면상의 금속층을 CMP에 의해 제거하기 전의 상호 연결 구조체의 상부 표면상의 금속층의 두께는 동일하다. CMP 및 전기화학적 연마 공정이 완료된 후, 금속 표면 최대 조도는 하기식을 만족한다:
Rt=Rt1+Rt2
여기서, Rt는 CMP 및 전기화학적 연마 공정이 완료된 후의 금속 표면 최대 조도이고, Rt1은 CMP 공정에 의해 유도된 금속 표면 조도이고, Rt2는 전기화학적 연마 공정에 의해 유도된 금속 표면 조도이다.
통계 정규 분포에 기초하여, 3 시그마(3 sigma) 조건에서, Rt=6Ra이고, Ra는 CMP 및 전기화학적 연마 공정이 완료된 후의 금속 표면 평균 조도이다. 상기 관계는 다음과 같이 설명될 수 있다:
Rt=Rt1+Rt2=6Ra1+6Ra2
여기서, Ra1은 CMP 공정에 의해 유도된 금속 표면 평균 조도이고, Ra2는 전기화학적 연마 공정에 의해 유도된 금속 표면 평균 조도이다.
도 5를 참조하면, 다음 공정에서 제2 배리어층(106)과 상호 연결 구조체의 상부 표면 상의 제1 배리어층(105) 및 하드마스크층(104)이 제거되는 것을 고려하지 않으면, 디싱 H2는 리세스 영역(108) 내의 제2 배리어층(106)의 상부 표면 높이에서 금속층(107)의 상부 표면 높이를 뺀 것과 동일하다.
도 4에 나타낸 것과 같이, 상호 연결 구조체의 상부 표면 상의 잔류 금속층이 전기화학적 연마에 의해 제거되는 임계 상태에서, 리세스 영역(108)내의 금속층(107)의 상부 표면은 제2 배리어층(106)의 상부 표면의 높이와 동등하다. 상호 연결 구조체의 여유 공간에는 약간의 잔여 금속(107)이 존재하며, 보통 잔여 금속 높이(H1)는 Rt와 동일하다. CMP 및 전기화학적 연마 공정이 완료된 후의 금속 표면 조도, 특히 Rt는 최소 디싱을 결정한다는 것을 알 수 있다. 디싱 H2는 Rt보다 작지 않아야한다(H2≥Rt). H2≥Rt의 조건만 충족하면, 잔여 금속을 완전히 제거할 수 있다. CMP 후의 잔류 금속층(107)의 두께와 최소 디싱의 관계는 다음 식을 만족한다:
Y=α/6 (H2-Rt1)=α/6*H2-αRa1
여기서 Y는 CMP 후의 잔류 금속층의 최적의 두께, H2는 공정 요건에 따라 설정된 목표값인 최소 디싱이며, 이 식에서, H2는 알려진 양이고, α는 전기 화학적 연마 제거 두께를 Ra2로 나눈 값과 같으며, α는 실험을 통해 얻은 경험적인 식이다. 비 α는 전해질 유형, 점도, 온도, 기판 회전 속도, 수평 이동 속도, 전류, 전압 등에 의해 결정된다.
상술한 바와 같이, CMP의 기계적 힘에 저항하여, 상호 연결 구조체의 하부 구조를 손상시키지 않고, 전기화학적 연마 후의 금속 표면 조도를 향상시키기 위해서는 CMP 후의 잔류 금속층의 두께가 다음의 요건을 충족시켜야 한다: 잔류 금속층의 두께는 가능한 얇다; 잔류 금속층은 상호 연결 구조체의 상부 표면을 덮는 연속층이다; 목표 디싱 값을 설정할 때, 잔류 금속층의 두께는 다음 식을 만족시킨다: Y= α/6 (H2-Rt1)= α/6 *H2-αRa1
다음 공정에서 제2 배리어층(106) 및 상호 연결 구조체의 상부 표면 상의 제1 배리어층(105) 및 하드마스크층(104)이 제거되는 것을 고려하면, CMP 후의 잔류 금속층의 실제 두께는 다음의 요건을 만족시킨다:
Y'=Y-Yb-Ym
여기서, Y'는 CMP 후의 잔류 금속층의 실제 두께이고, Yb는 제2 배리어층(106) 및 제1 배리어층(105)의 총 두께이며, Ym은 하드마스크층(104)의 두께이다.
도 9를 참조하면, 본 발명의 또 다른 실시태양에서, 상호 연결 구조체는 상이한 선폭 및 선밀도를 갖는다. 도금 공정에서, 선폭 및 선밀도는 상이한 선 영역 사이의 단차(step height)의 차이를 야기하며, 이는 금속층 높이의 균일성을 결정한다. 여유 영역을 덮는 금속층의 높이는 0옹스트롬(Angstrom)이고 기준면으로 고려될 수 있다. 일반적으로, 넓은 선(wide line)을 덮고 있는 금속층의 높이는 기준면보다 낮다. 반대로, 좁은 선(narrow line)을 덮고 있는 금속층의 높이는 기준면보다 높다. 상호 연결 구조체의 상부 표면 상의 금속층을 완전히 제거하기 위해, 좁은 선 상의 금속층은 확실하게 완전히 제거되어야 한다. 반면, 전기화학적 연마 공정은 컨포멀(conformal) 공정이므로, 좁은 선 상의 금속층이 완전히 제거되면, 전기화학적 연마 공정은 넓은 선의 디싱을 유도할 것이다. 디싱의 깊이는 CMP 공정 후의 단차 차이와 선의 밀도에 의해 결정된다. 디싱은 다음의 식을 만족한다:
Rx=Tmin/Dx -Tx
여기서, Rx는 x영역의 선폭의 디싱이고, Tmin은 기준면에 대한 최소 선폭의 단차이며, Dx는 x영역의 선폭의 밀도이고, Tx는 기준면에 대한 x영역의 선폭의 단차이다.
예를 들어, 최소 좁은 선의 선폭이 28nm인 경우, 기준면에 대한 최소 좁은 선의 단차는 200옹스트롬이고, 넓은 선의 선폭은 10um, 기준면에 대한 넓은 선의 단차는 -100옹스트롬이며, 최소 좁은 선 상의 금속층이 완전히 제거된 경우, 넓은 선의 밀도는 50%이고, 10um 영역의 선폭의 디싱은 다음과 같다.
R10= Tmin/D10-T10 = 200/50%-(-100) = 500 옹스트롬
식 Y'=Y-Yb-Ym과 조합되어, 상호 연결 구조체가 상이한 선폭 및 선밀도를 갖는 경우, CMP 이후 잔류 금속층의 실제 두께는 하기 식을 만족한다:
Y''= α'/6 (H2+Tmin-Rt1)= α'/6 *(H2+Tmin)-α'Ra1
α'=(Y'+Tmin)/Ra2'
여기서 Y''는 응력이 가하여진 연마 공정 후의 잔류 금속층의 실제 두께이고, Tmin은 기준면에 대한 최소 선폭의 단차이다.
α'는 다음의 두가지 측면에 따라 얻어진다:
1) 전기화학적 연마(응력이 가하여지지 않은 연마 공정)에 의해 제거된 두께 Y'+Tmin; 및
2) 도 7에 나타낸 것과 같이, 전기화학적 연마 제거 두께 및 전기화학적 연마 공정에 의해 유도된 금속 표면 평균 조도 사이의 관계.
상술한 바와 같이, 상호 연결 구조체의 상부 표면상의 금속층을 완전히 제거하고, 목표 디싱 및 최소 금속 표면 조도를 얻기 위해 CMP 이후 잔류 금속층의 두께는 식 요건을 만족하여야 하며, 다이의 단차는 가능한 낮아야 하고, 특히 좁은 선의 단차가 최적화되어야 하고 0이 되도록 하여야 한다.
본 발명의 상기 설명은 예시 및 설명의 목적으로 제공되었다. 이는 포괄적이거나 본 발명을 개시된 정확한 형태로 한정하려는 것은 아니며, 상기 교시에 비추어 많은 수정 및 변형이 가능하다는 것은 명백하다. 이 기술 분야의 기술자에게 명백할 수 있는 이러한 수정 및 변형은 첨부된 특허청구범위에 의해 규정되는 본 발명의 범위 내에 포함되는 것으로 의도된다.

Claims (7)

  1. 잔류 금속층의 두께가 소정 값 Y가 될 때까지, 응력이 가하여진 연마 공정에 의해 상호 연결 구조체의 상부 표면상의 벌크 금속층을 제거하되, 잔류 금속층은 상호 연결 구조체의 상부 표면을 덮는 연속층이며, 여기서 상기 잔류 금속층은 응력이 가하여진 연마 공정에 의해 유도된 제1 평균 표면 조도 Ra1을 갖는 단계;
    응력이 가하여지지 않은 연마 공정에 의해 상호 연결 구조체의 상부 표면상의 잔류 금속층을 제거하되, 상기 상호 연결 구조체의 리세스 영역 내 금속층의 상부 표면은 응력이 가하여지지 않은 연마 공정 후의 디싱 값 H2만큼 상호 연결 구조체의 상부 표면보다 낮고, 여기서, 상기 리세스 영역 내의 금속층은 상기 응력이 가하여 지지 않은 연마 공정에 의해 유도된 제2 평균 표면 조도 Ra2를 가지며, 상기 응력이 가하여지지 않은 연마 공정의 제거 두께를 Ra2로 나누어 제1 비(first ratio) α를 구하는 단계를 포함하며;
    상기 응력이 가하여지지 않은 연마 공정 후의 최소 금속 표면 조도를 얻기 위한 디싱 값 H2를 설정하는 경우, 상기 응력이 가하여진 연마 공정 후 잔류 금속층의 두께 Y가 하기 식: Y=α/6 *H2-αRa1을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법.
  2. 제1항에 있어서,
    상기 상호 연결 구조체의 상부 표면상의 금속층이 응력이 가하여진 연마 공정에 의해 제거되기 전에, 상기 금속층은 상호 연결 구조체의 상부 표면에 대해 동일한 두께를 갖는 것인 금속 평탄화 공정을 최적화하는 방법.
  3. 제1항에 있어서,
    상기 응력이 가하여진 연마 공정 및 응력이 가하여지지 않은 연마 공정이 완료된 후, 금속 표면의 최대 조도는 하기 식을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법.
    Rt=Rt1+Rt2
    여기서, Rt는 응력이 가하여진 연마 공정 및 응력이 가하여지지 않은 연마 공정이 완료된 후의 금속 표면의 최대 조도이고, Rt1은 응력이 가하여진 연마 공정에 의해 유도된 금속 표면의 조도이고, Rt2는 응력이 가하여지지 않은 연마 공정에 의해 유도된 금속 표면의 조도이다.
  4. 제3항에 있어서,
    통계 정규 분포에 기초하여, 3시그마 조건에서, 상기 Rt가 하기 식을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법.
    Rt=Rt1+Rt2=6Ra1+6Ra2
  5. 제3항에 있어서,
    상기 디싱 값이 H2≥Rt인 것인 금속 평탄화 공정을 최적화하는 방법.
  6. 제1항에 있어서,
    상기 상호 연결 구조체는 상호 연결 구조체의 상부 표면 상의 배리어층 및 하드마스크층이 제거되는 것을 고려하여, 적어도 하나의 배리어층 및 하드마스크층을 포함하고, 응력이 가하여진 연마 공정 후의 잔류 금속층의 제1 실제 두께 Y'는 하기 식을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법.
    Y'=Y-Yb-Ym
    여기서, Yb는 배리어층의 두께이며, Ym은 하드마스크층의 두께이다.
  7. 제1항에 있어서,
    상기 상호 연결 구조체는 적어도 하나의 배리어층 및 하드마스크층을 포함하고, 상이한 선폭을 가지며, 패턴이 형성되지 않은 공간을 덮는 금속층의 높이가 기준면으로 사용되고, 응력이 가하여진 연마 공정 후의 잔류 금속층의 제2 실제 두께 Y''가 하기 식을 만족하는 것인 금속 평탄화 공정을 최적화하는 방법.
    Y''= α'/6 *(H2+Tmin)-α'Ra1
    α'=(Y'+Tmin)/Ra2'
    α'는 Y''를 얻기 위한 제2 비(second ratio)이며, 여기서, Tmin은 기준면에 대한 최소 선폭의 단차이며;
    여기서, Y'는 응력이 가하여진 연마 공정 후의 잔류 금속층의 제1 실제 두께이고, Y'=Y-Yb-Ym이며, Yb는 배리어층의 두께이며, Ym은 하드마스크층의 두께이고,
    여기서, Ra2'는 응력이 가하여 지지 않은 연마 공정에 의해 유도되고, 상이한 선폭을 갖는 상호 연결 구조체에 적용되는 제2 평균 표면 조도이다.
KR1020177026005A 2015-02-15 2015-02-15 금속 평탄화 공정의 최적화 방법 KR102379960B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2015/073086 WO2016127424A1 (en) 2015-02-15 2015-02-15 Method for optimizing metal planarization process

Publications (2)

Publication Number Publication Date
KR20170116156A KR20170116156A (ko) 2017-10-18
KR102379960B1 true KR102379960B1 (ko) 2022-03-29

Family

ID=56614096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177026005A KR102379960B1 (ko) 2015-02-15 2015-02-15 금속 평탄화 공정의 최적화 방법

Country Status (4)

Country Link
KR (1) KR102379960B1 (ko)
CN (1) CN107210209B (ko)
SG (1) SG11201706624UA (ko)
WO (1) WO2016127424A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004534396A (ja) 2001-06-14 2004-11-11 ピーピージー インダストリーズ オハイオ, インコーポレイテッド シリカベーススラリー

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111656A (ja) * 1997-09-30 1999-04-23 Nec Corp 半導体装置の製造方法
KR100899060B1 (ko) * 2001-08-17 2009-05-25 에이씨엠 리서치, 인코포레이티드 평탄화 방법 및 전해 연마의 조합을 이용한 반도체 구조형성 방법
JP2005217360A (ja) * 2004-02-02 2005-08-11 Hitachi Chem Co Ltd 金属用研磨液及び研磨方法
US7229907B2 (en) * 2004-09-15 2007-06-12 Tom Wu Method of forming a damascene structure with integrated planar dielectric layers
JP5472585B2 (ja) * 2008-05-22 2014-04-16 Jsr株式会社 化学機械研磨用水系分散体および化学機械研磨方法
CN101992421B (zh) * 2009-08-14 2012-10-03 中芯国际集成电路制造(上海)有限公司 铜互连工艺中的化学机械抛光方法
CN102689266A (zh) * 2011-03-23 2012-09-26 中芯国际集成电路制造(上海)有限公司 一种抛光装置及晶片抛光方法
WO2013040751A1 (en) * 2011-09-20 2013-03-28 Acm Research (Shanghai) Inc. Method for forming air gap interconnect structure
CN104347481B (zh) * 2013-07-31 2019-10-25 盛美半导体设备(上海)有限公司 金属镀层处理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004534396A (ja) 2001-06-14 2004-11-11 ピーピージー インダストリーズ オハイオ, インコーポレイテッド シリカベーススラリー
JP2008141214A (ja) 2001-06-14 2008-06-19 Ppg Ind Ohio Inc シリカベーススラリー

Also Published As

Publication number Publication date
KR20170116156A (ko) 2017-10-18
WO2016127424A1 (en) 2016-08-18
CN107210209A (zh) 2017-09-26
CN107210209B (zh) 2020-05-19
SG11201706624UA (en) 2017-09-28

Similar Documents

Publication Publication Date Title
CN102282666B (zh) 多深度浅沟槽隔离工艺
CN103456685B (zh) 一种不需使用cmp的tsv与第一层再布线层的制造方法
US11069559B1 (en) Semiconductor structure and method of forming same
CN102386139A (zh) 分离式字元线的制程
US9818622B2 (en) Uniform back side exposure of through-silicon vias
CN103021926A (zh) 浅沟槽隔离结构的形成方法及存储器的形成方法
KR102379960B1 (ko) 금속 평탄화 공정의 최적화 방법
TWI685029B (zh) 優化金屬平坦化工藝的方法
JP2008004881A (ja) 素子分離構造部の製造方法
KR100538882B1 (ko) 반도체 소자의 제조 방법
CN110265352B (zh) 浅沟槽隔离结构的形成方法及存储器件的形成方法
CN112750699A (zh) 半导体结构及其制作方法
KR101038315B1 (ko) 반도체 소자 및 그의 제조방법
KR20070002659A (ko) 반도체 소자의 소자분리막 형성 방법
KR20030092520A (ko) 반도체 소자의 배선 형성 방법
CN210668278U (zh) 半导体结构及电子设备
US6211060B1 (en) Method for planarizing a damascene structure
KR101102052B1 (ko) 반도체 소자 및 그의 형성 방법
CN105336676A (zh) 接触插塞的形成方法
KR100557916B1 (ko) 금속막 화학적기계연마 방법
US20050026389A1 (en) Method for the fabrication of isolation structures
KR100831265B1 (ko) 반도체 소자의 제조 방법
CN110838490A (zh) 一种浮栅存储器的制备方法和浮栅存储器
CN115565935A (zh) 一种半导体器件的制作方法以及半导体器件
JP2011181585A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant