KR102308486B1 - 접합된 웨이퍼를 위한 보호 구조체 - Google Patents

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Abstract

방법은 제1 웨이퍼를 제2 웨이퍼에 본딩하는 단계를 포함한다. 제1 웨이퍼는 복수의 유전체 층, 복수의 유전체 층을 관통하는 금속관과, 금속관에 의해 둘러싸인 유전체 영역을 포함한다. 유전체 영역은, 금속관에 의해 둘러싸인 복수의 유전체 층의 일부분의 상단 표면 및 측벽으로 형성된 복수의 계단(step)을 갖는다. 방법은, 유전체 영역을 제거하고 금속관에 의해 둘러싸인 개구부를 남기도록 제1 웨이퍼를 에칭하는 단계, 제2 웨이퍼 내의 금속 패드를 노출시키도록 개구를 제2 웨이퍼 내로 연장하는 단계와, 개구를 도전성 물질로 충전하여 개구 내에 도전성 플러그를 형성하는 단계를 더 포함한다.

Description

접합된 웨이퍼를 위한 보호 구조체{PROTECTION STRUCTURES FOR BONDED WAFERS}
우선권 주장 및 상호 참조
본 출원은 이하의 가출원된 미국 특허 출원: 2018년 6월 29일자로 출원되고 발명의 명칭이 "접합 웨이퍼용 보호 구조체(Protection Structures for Bonded Wafers)"인 출원 번호 제62/692,007호의 이익을 청구하고, 이 미국 출원은 본 명세서에 참조로서 합체되어 있다.
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도의 연속적인 향상에 기인하여 급속한 성장을 경험하고 있다. 대부분, 이러한 집적 밀도의 향상은 최소 선폭(minimum feature size)의 반복적인 감소(예를 들어, 20 nm 이하 노드를 향한 반도체 프로세스 노드의 수축)로부터 유래하는데, 이는 더 많은 부품이 주어진 영역에 집적될 수 있게 한다. 최근에 소형화, 고속 및 더 큰 대역폭, 뿐만 아니라 더 낮은 전력 소비 및 지연 시간(latency)에 대한 요구가 증가함에 따라, 반도체 다이의 더 소형 및 더 독창적인 패키징 기술에 대한 요구가 증가하고 있다.
반도체 기술이 더 진보함에 따라, 반도체 디바이스의 물리적 크기를 더 감소시키기 위해 적층형 반도체 디바이스가 효과적인 대안으로서 나타났다. 적층형 반도체 디바이스에서, 논리 회로, 메모리 회로, 프로세서 회로 등과 같은 능동 회로가 상이한 반도체 웨이퍼 상에 제조된다. 2개 이상의 반도체 웨이퍼는 반도체 디바이스의 형상 인자를 더 감소시키기 위해 서로의 위에 설치될 수도 있다.
2개의 반도체 웨이퍼는 적합한 접합 기술을 통해 함께 접합될 수도 있다. 통상적으로 사용되는 접합 기술은 직접 접합, 화학적 활성화 접합, 플라즈마 활성화 접합, 양극 접합(anodic bonding), 공정 접합(eutectic bonding), 글래스 프릿 접합(glass frit bonding), 접착제 접합, 열 압축 접합, 반응 접합 등을 포함한다. 일단 2개의 반도체 웨이퍼가 함께 접합되면, 2개의 반도체 웨이퍼 사이의 계면은 적층형 반도체 웨이퍼 사이에 전기 전도성 경로를 제공할 수도 있다.
적층형 반도체 디바이스의 유리한 특징은 적층형 반도체 디바이스를 채용함으로써 훨씬 더 높은 밀도가 달성될 수 있다는 것이다. 더욱이, 적층형 반도체 디바이스는 더 작은 형상 인자, 비용 효용성, 개선된 성능 및 낮은 전력 소비를 달성할 수 있다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 12는 일부 실시예에 따라 2개의 다이를 접속하는 상호 접속 구조체의 형성에 있어서의 중간 스테이지의 단면도.
도 13a, 도 13b 및 도 13c는 일부 실시예에 따른 금속 파이프의 상이한 층의 듀얼 다마신 구조체의 저면도.
도 14a 및 도 14b는 일부 실시예에 따른 금속 파이프의 일부 듀얼 다마신 구조체의 저면도.
도 15는 일부 실시예에 따른 적층형 웨이퍼/다이 구조체를 형성하기 위한 프로세스 흐름을 도시하고 있는 도면.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "하위에 있는", "아래", "하부", "상위에 있는", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
2개의 적층형 다이를 상호 접속하는 상호 접속 구조체 및 이를 형성하기 위한 방법이 다양한 실시예에 따라 제공된다. 상호 접속 구조체를 형성하는 중간 스테이지가 일부 실시예에 따라 도시되어 있다. 일부 실시예의 일부 변형예가 설명된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 도면 부호가 유사한 요소를 나타내는데 사용된다.
도 1 내지 도 12는 본 개시내용의 일부 실시예에 따른 적층형 웨이퍼(및 대응하는 적층형 다이)의 형성에 있어서의 중간 스테이지의 단면도를 도시하고 있다. 도 1 내지 도 12에 도시되어 있는 단계는 또한 도 15에 도시되어 있는 프로세스 흐름(300)에 개략적으로 반영된다.
도 1은 웨이퍼(110)의 형성에 있어서의 단면도를 도시하고 있다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(302)로서 도시되어 있다. 본 개시내용의 일부 실시예에 따르면, 웨이퍼(110)는 트랜지스터 및/또는 다이오드와 같은 능동 디바이스(122), 및 가능하게는 캐패시터, 인덕터, 저항기 등과 같은 수동 디바이스를 포함하는 디바이스 웨이퍼이다. 웨이퍼(110)는 그 내부에 복수의 동일한 칩(124)을 포함할 수도 있는데, 칩(124) 중 하나가 도시되어 있다. 칩(124)은 대안적으로 이하에 (디바이스) 다이라 칭한다. 웨이퍼의 후속 설명은 따라서 대응하는 디바이스 다이에도 또한 적용된다. 본 개시내용의 일부 실시예에 따르면, 웨이퍼(110)는 또한 이면 조명 이미지 센서 웨이퍼일 수도 있는 이미지 센서 웨이퍼이고, 능동 디바이스(122)는 예를 들어 포토다이오드일 수도 있는 이미지 센서를 포함할 수도 있다. 본 개시내용의 일부 실시예에 따르면, 집적 회로 디바이스(122)의 일부는 반도체 기판(120)의 상부면 상에 형성된다. 집적 회로 디바이스(122)의 상세는 본 명세서에 도시되어 있지 않다. 본 개시내용의 대안 실시예에 따르면, 웨이퍼(110)는 수동 디바이스 다이를 포함하고 능동 디바이스가 없다.
본 개시내용의 일부 실시예에 따르면, 웨이퍼(110)는 응용 주문형 집적 회로(Application Specific Integrated Circuit: ASIC) 회로를 포함할 수도 있는 논리 디바이스 및 회로를 그 내부에 포함한다. 본 개시내용의 대안 실시예에 따르면, 웨이퍼(110)는 중앙 처리 유닛(Central Processing Unit: CPU) 다이, 마이크로 제어 유닛(Micro Control Unit: MCU) 다이, 입출력(input-output: IO) 다이, 기저대역(BaseBand: BB) 다이, 또는 응용 프로세서(Application processor: AP) 다이 등을 포함할 수도 있는 논리 웨이퍼이다. 웨이퍼(110)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM) 다이 또는 정적 랜덤 액세스 메모리(Static Random Access Memory: SRAM) 다이와 같은 메모리 다이를 또한 포함할 수도 있다.
본 개시내용의 일부 실시예에 따르면, 웨이퍼(110)는 반도체 기판(120) 및 반도체 기판(120)의 상부면에 형성된 피처(예를 들어, 트랜지스터)를 포함한다. 반도체 기판(120)은 결정질 실리콘, 결정질 게르마늄, 결정질 실리콘 게르마늄, 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족 화합물 반도체로 형성될 수도 있다. 반도체 기판(120)은 또한 벌크 실리콘 기판 또는 반도체-온-절연체(Semiconductor-On-Insulator: SOI) 기판일 수도 있다. 얕은 트렌치 격리(Shallow Trench Isolation: STI) 구역(도시되어 있지 않음)이 반도체 기판(120) 내에 형성되어 반도체 기판(120) 내의 활성 구역을 격리시킬 수도 있다. 도시되어 있지는 않았지만, 관통 비아가 반도체 기판(120) 내로 연장하도록 형성될 수도 있고, 관통 비아는 웨이퍼(110)의 대향 측면들 상의 피처를 전기적으로 상호 결합하는 데 사용된다.
층간 유전체(Inter-Layer Dielectric: ILD)(126)가 반도체 기판(120) 위에 형성되고, 집적 회로 디바이스(122) 내의 트랜지스터(도시되어 있지 않음)의 게이트 스택 사이의 공간을 충전한다. 본 개시내용의 일부 실시예에 따르면, ILD(126)는 포스포 실리케이트 글래스(PSG), 보로 실리케이트 글래스(BSG), 붕소 도핑된 포스포 실리케이트 글래스(BPSG), 불소 도핑된 실리케이트 글래스(FSG), 테트라 에틸 오쏘실리케이트(TEOS) 등으로 형성된다. ILD(126)는 스핀 코팅, 유동성 화학 기상 퇴적(Flowable Chemical Vapor Deposition: FCVD), 화학 기상 퇴적(Chemical Vapor Deposition: CVD), 플라즈마 향상 화학 기상 퇴적(Plasma Enhanced Chemical Vapor Deposition : PECVD), 저압 화학 기상 퇴적(Low Pressure Chemical Vapor Deposition: LPCVD) 등을 사용하여 형성될 수도 있다. 도시되어 있지는 않지만, 콘택트 에칭 정지층(Contact Etch Stop Layer: CESL)이 ILD(126)와 집적 회로 디바이스(122) 사이에 형성될 수도 있고, 콘택트 플러그(128)가 CESL을 관통한다.
콘택트 플러그(128)는 ILD(126) 내에 형성되고, 집적 회로 디바이스(122)를 상위의 금속 라인(134) 및 비아(136)에 전기적으로 접속하는데 사용된다. 본 개시내용의 일부 실시예에 따르면, 콘택트 플러그(128)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 이들의 합금 및/또는 이들의 다층으로부터 선택된 전도성 재료로 형성된다. 콘택트 플러그(128)의 형성은 ILD(126)(및 하위의 CESL) 내에 콘택트 개구를 형성하는 것, 콘택트 개구 내로 전도성 재료(들)를 충전하는 것, 및 평탄화 프로세스[예를 들어, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 프로세스]를 수행하여 ILD(126)의 상부면과 콘택트 플러그(128)의 상부면을 평준화하는 것을 포함할 수도 있다.
ILD(126) 및 콘택트 플러그(128) 위에 상호 접속 구조체(130)가 존재한다. 상호 접속 구조체(130)는 유전층(132), 및 유전층(132) 내에 형성된 금속 라인(134) 및 비아(136)를 포함한다. 유전층(132)은 때때로 이하에 금속간 유전체(Inter-Metal Dielectric: IMD) 층(132)이라 칭한다. 본 개시내용의 일부 실시예에 따르면, 하부 유전층(132)의 일부는 약 3.0 또는 약 2.5 미만인 유전 상수(k-값)를 갖는 로우-k 유전 재료로 형성된다. 유전층(132)은 블랙 다이아몬드(Applied Materials의 등록 상표), 탄소 함유 로우-k 유전성 재료, 수소 실세스퀴녹산(HSQ), 메틸 실세스퀴녹산(MSQ) 등으로 형성될 수도 있다. 본 개시내용의 대안 실시예에 따르면, 유전층(132)의 일부 또는 모두는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN)과 같은 비-로우-k 유전성 재료로 형성된다. 본 개시내용의 일부 실시예에 따르면, 유전층(132)의 형성은 포로겐-함유 유전성 재료를 퇴적하는 것, 및 이어서 경화 프로세스를 수행하여 포로겐을 제거하는 것을 포함하고, 따라서 나머지 유전층(132)은 다공성이 된다. 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수도 있는 에칭 정지층(133)이 IMD 층(132) 사이에 형성된다.
금속 라인(134) 및 비아(136)는 유전층(132) 및 에칭 정지층(133)에 형성된다. 동일한 레벨에 있는 금속 라인(134)은 이하에 금속층이라 총칭한다. 본 개시내용의 일부 실시예에 따르면, 상호 접속 구조체(130)는 비아(136)를 통해 상호 접속된 복수의 금속층을 포함한다. 금속 라인(134) 및 비아(136)는 구리 또는 구리 합금으로 형성될 수도 있고, 또한 다른 금속으로 형성될 수 있다. 형성 프로세스는 단일 다마신 및 듀얼 다마신 프로세스를 포함할 수도 있다. 단일 다마신 프로세스에서, 트렌치가 먼저 유전층(132) 중 하나에 형성되고, 이어서 트렌치가 전도성 재료로 충전된다. CMP 프로세스와 같은 평탄화 프로세스가 이어서 수행되어 IMD 층의 상부면보다 높은 전도성 재료의 초과 부분을 제거하여, 트렌치 내에 금속 라인을 남겨둔다. 듀얼 다마신 프로세스에서, 트렌치 및 비아 개구의 모두가 IMD 층에 형성되고, 비아 개구는 트렌치 하위에 있어 그에 접속된다. 전도성 재료는 이어서 트렌치 및 비아 개구의 모두 내에 충전되어 금속 라인 및 비아를 각각 형성한다. 전도성 재료는 확산 배리어 및 확산 배리어 위의 구리 함유 금속 재료를 포함할 수도 있다. 확산 배리어는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수도 있다.
금속 라인(134)은 때때로 상부 금속 라인이라 칭하는 금속 라인(134A)을 포함한다. 상부 금속 라인(134A)은 또한 상부 금속층이라 총칭된다. 각각의 유전층(132A)은 미도핑 실리케이트 글래스(USG), 실리콘 산화물, 실리콘 질화물 등과 같은 비-로우-k 유전성 재료로 형성될 수도 있다. 유전층(132A)은 또한 하위의 IMD 층(132)과 유사한 재료로부터 선택될 수도 있는 로우-k 재료로 형성될 수도 있다.
본 개시내용의 일부 실시예에 따르면, 패시베이션층(138)이 상부 금속층 위에 형성된다. 패시베이션층(138)은 웨이퍼(110)의 표면 유전층이다. 패시베이션층(138)은 습기 및 유해한 화학물이 디바이스(122) 및 상호 접속 구조체(130)에 도달하는 것을 차단하는 기능을 갖는 비-로우-k 유전성 재료로 형성된다. 더욱이, 패시베이션층(138)은 용융 접합에 사용될 수 있는 재료로 형성될 수도 있고, 실리콘 산화물을 포함할 수도 있다. 본 개시내용의 일부 실시예에 따르면, 상부 금속층(134)과 패시베이션층(138) 사이에 에칭 정지층이 형성되지 않는다. 이에 따라, 패시베이션층(138)의 하부면은 금속 라인(134A)의 상부면과 직접 접촉한다. 패시베이션층(138)은 균질 재료로 형성될 수도 있고, 패시베이션층(138)의 모든 부분은 실리콘 산화물과 같은 동일한 재료로 형성된다.
웨이퍼(110)[다이(124)]는 복수의 금속 파이프(140)를 포함하는데, 하나의 금속 파이프(140)가 도시되어 있다. 금속 파이프(140)는 구리, 티타늄, 알루미늄, 알루미늄 구리(AlCu), 탄탈, 텅스텐 등과 같은 금속 및 금속 합금으로 형성될 수도 있다. 일부 실시예에 따르면, 각각의 금속 파이프(140)는 확산 배리어 및 확산 배리어 상의 금속 재료를 포함한다. 확산 배리어는 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물 등으로 형성될 수도 있다. 금속 재료는 구리, 알루미늄 등일 수도 있다. 도 1은 금속 파이프(140)의 일부 내의 확산 배리어층(35) 및 금속 재료를 개략적으로 도시하고 있고, 반면에 다른 금속 파이프 및 금속 라인 및 비아는 유사한 구조를 가질 수도 있다. 금속 파이프(140)는 도시되어 있는 예에 도시되어 있는 바와 같이, 복수의 금속 라인부(134B-1, 134B-2, 134B-3, 134B-4)를 포함하는데, 그 각각은 금속 라인층들 중 하나 내에 있다. 즉, 금속 라인부(134B-1, 134B-2, 134B-3, 134B-4와 같은)와 금속 라인(134) 중 하나는 동일한 레벨에 있다. 금속 파이프(140)는 도시되어 있는 실시예에 도시되어 있는 바와 같이 복수의 비아부(136B-1, 136B-2, 136B-3)를 더 포함하는데, 그 각각은 금속 비아층 중 하나 내에 있다. 즉, 비아부(136B-1, 136B-2, 136B-3과 같은)와 비아(136) 중 하나는 동일한 레벨에 있다. 금속 라인부(134B-1, 1334B-2, 134B-3, 134B-4)와 비아부(136B-1, 136B-2, 136B-3)는 교대로 배열되어 있다. 웨이퍼(110)는 도시되어 있는 것보다 더 많거나 더 적은 금속층 및 비아층을 포함할 수 있다. 이에 따라, 금속 파이프(140) 내의 비아부 및 금속 라인부의 총 수는 대응적으로 변할 것이다. 금속 파이프(140)는 동일한 금속층 내의 금속 라인(134) 및 비아(136)의 형성과 동일한 프로세스에서 형성된다. 각각의 금속 라인부(134B-1, 134B-2, 134B-3, 134B-4) 및 각각의 비아부(136B-1, 136B-2, 136B-3)는 중실 링일 수도 있다. 최종 금속 파이프(140)는 또한 중실 금속 파이프이다. 금속 파이프(140)는 일부 실시예에 따라 도시되어 있는 바와 같이, 일부 금속 라인(134) 및 비아(136)를 통해 능동 디바이스(122)에 전기적으로 결합된다.
금속 파이프(140)는 그 내부의 유전 구역(142)을 에워싸고, 유전 구역(142)은 금속 파이프(140)에 의해 에워싸인 유전층(132)의 부분을 포함한다. 본 개시내용의 일부 실시예에 따르면, 유전 구역(142)은 유전 구역(142)의 상부로부터 유전 구역(142)의 저부까지의 직경일 수도 있는 점진적으로 증가하는 측방향 치수를 갖는다. 예를 들어, 도시되어 있는 실시예에서, 금속 파이프(140)의 대응하는 비아부에 의해 에워싸인 각각의 유전체부는 금속 파이프(140)의 대응하는 상위의 금속 라인부에 의해 에워싸인 유전체부보다 큰 측방향 치수를 갖는다. 금속 파이프(140)의 대응하는 금속 라인부에 의해 에워싸인 각각의 유전체부는 대응하는 상위의 비아부에 의해 에워싸인 유전체부보다 큰 측방향 치수를 또한 갖는다. 이에 따라, 유전 구역(142)의 측벽 및 상부면은 복수의 단차부를 형성한다. 달리 말하면, 금속 파이프(140)의 듀얼 다마신 구조체의 각각에서, 금속 파이프(140)의 비아부의 내부 측벽은 각각의 상위의 금속 라인부의 내부 측벽에 대해 리세스 형성된다. 비아부 및 금속 라인부의 내부 측벽은 유전 구역(142)의 측벽과 접촉하는 측벽이다.
본 개시내용의 대안 실시예에 따르면, 금속 파이프(140)의 듀얼 다마신 구조체의 각각(또는 일부 그러나 모두는 아님)에서, 금속 파이프(140)의 비아부(136B-1/136B-2/136B-3)의 내부 측벽(140)은 각각의 상위의 금속 라인부(134B-2/136B-3/136B-4)의 내부 측벽과 동일 높이에 있다. 달리 말하면, 금속 파이프(140)의 비아부의 각각은 동일한 듀얼 다마신 구조체에서 상위의 금속 라인부의 내부 측벽과 동일 높이의 내부 측벽을 가질 수도 있다. 예를 들어, 비아부(136B-1) 및 금속 라인부(134B-2)는 동일한 듀얼 다마신 구조체에 있고, 서로 동일 높이의 내부 측벽을 가질 수도 있다. 비아부(136B-2) 및 금속 라인부(134B-3)는 동일한 듀얼 다마신 구조체에 있고, 서로 동일 높이의 내부 측벽을 가질 수도 있다. 비아부(136B-3) 및 금속 라인부(134B-4)는 동일한 듀얼 다마신 구조체 내에 있고, 서로 동일 높이의 내부 측벽을 가질 수도 있다. 이에 따라, 대응하는 유전 구역(142)은 일부 듀얼 다마신 구조체 내부에 어떠한 단차부도 형성되지 않기 때문에 도시되어 있는 것보다 더 적은 단차부를 갖는다. 오히려, 단차부는 듀얼 다마신 구조체 사이에 형성된다.
본 개시내용의 일부 실시예에 따르면, 금속 파이프(140)의 외부 측벽은 실질적으로 직선형이고 수직이다. 이는 비아부 및 금속 파이프(140)의 금속 라인부의 외부 측벽이 서로 동일 높이에 있다는 것을 의미한다. 본 개시내용의 일부 실시예에 따르면, 금속 파이프(140)의 비아부 및 금속 라인부의 외부 측벽은 서로 동일 높이에 있지 않다. 예를 들어, 금속 라인부(134B-1, 134B-2, 134B-3, 134B-4) 및 비아부(136B-1, 136B-2, 136B-3)가 동일한 두께(수평 방향으로 측정됨)를 가질 때, 비아부 및 금속 라인부 중 하부의 것들의 외부 측벽은 비아부 및 금속 라인부 중 대응하는 상부의 것들의 외부 측벽보다 금속 파이프(140)의 중심선(141)으로부터 더 멀리 이격되어 있다. 달리 말하면, 비아부 및 금속 파이프(140)의 금속 라인부의 외부 측벽은 또한 복수의 단차부를 형성한다.
도 13a는 각각 내부 측벽(136B-3', 134B-4')을 갖는 비아부(136B-3) 및 금속 라인부(134B-4)(도 1)로 형성된 제1 듀얼 다마신 구조체의 저면도를 도시하고 있다. 내부 측벽(134B-4', 136B-3')의 직경은 각각 D1 및 D2이고, 직경 D2는 직경 D1보다 크다(또는 동일함). 도 13b는 각각 내부 측벽(136B-2', 134B-3')을 갖는 비아부(136B-2) 및 금속 라인부(134B-3)(도 1)로 형성된 제2 듀얼 다마신 구조체의 저면도를 도시하고 있다. 내부 측벽(134B-3', 136B-2')의 직경은 각각 D3 및 D4이고, 직경 D4는 직경 D3보다 크고(또는 동일함), D3은 또한 D2보다 더 크다. 도 13c는 각각 내부 측벽(136B-1', 134B-2')을 갖는 비아부(136B-1) 및 금속 라인부(134B-2)(도 1)로 형성된 제3 듀얼 다마신 구조체의 저면도를 도시하고 있다. 내부 측벽(134B-2', 136B-1')의 직경은 각각 D5 및 D6이고, 직경 D6은 직경 D5보다 더 크고(또는 동일함), D5는 또한 직경 D4보다 크다. 금속 라인부(134B-1)(도 1)는 금속 라인부(134B-2)(도 13c)와 유사한 저면뷰 형상(bottom-view shape)을 가질 수도 있는데, 내부 측벽의 직경은 D6보다 크다.
설명 전반에 걸쳐, 치수(D1 내지 D7)는 금속 파이프(140)의 내부 측방향 치수라 칭한다. 본 개시내용의 일부 실시예에 따르면, 도 13a, 도 13b 및 도 13c에 도시되어 있는 바와 같이, D7> D6≥D5>D4≥D3>D2≥D1의 관계가 존재할 수도 있다.
도 13a, 도 13b 및 도 13c에 도시되어 있는 바와 같은 예에서, 듀얼 다마신 구조체의 내부 측벽 및 외부 측벽은 원형의 저면뷰 형상을 갖는다. 듀얼 다마신 구조체(및 단일 다마신 구조체)의 내부 측벽 및 외부 측벽의 저면뷰는, 이들에 한정되는 것은 아니지만, 정사각형, 육각형, 직사각형, 타원형 등을 포함할 수도 있는, 원 이외의 형상을 채택할 수도 있다는 것이 이해된다. 예를 들어, 도 14a는 정사각형의 저면뷰를 갖는 내부 측벽, 및 원의 저면뷰를 갖는 외부 측벽을 갖는 금속 파이프(140)의 금속부를 도시하고 있다. 도 14b는 원의 저면뷰 형상을 갖는 내부 측벽, 및 정사각형의 저면뷰 형상을 갖는 외부 측벽을 갖는 금속부를 도시하고 있다.
도 2는 웨이퍼(210)의 형성에 있어서의 단면도를 도시하고 있다. 본 개시내용의 일부 실시예에 따르면, 웨이퍼(210)는 트랜지스터 및/또는 다이오드와 같은 능동 디바이스(222), 및 가능하게는 캐패시터, 인덕터, 저항기 등과 같은 수동 디바이스를 포함하는 디바이스 웨이퍼이다. 웨이퍼(210)는 그 내부에 복수의 동일한 칩/다이(224)를 포함할 수도 있는데, 칩(224) 중 하나의 상세가 도시되어 있다. 본 개시내용의 일부 실시예에 따르면, 디바이스 다이(224)는 그 내부에 ASIC 회로를 포함하는 ASIC 다이일 수도 있는 논리 다이이다. 본 개시내용의 일부 실시예에 따르면, 디바이스 다이(224)는 CPU 다이, MCU 다이, IO 다이, BB 다이, AP 다이 등일 수도 있는 논리 다이이다. 디바이스 다이(224)는 또한 DRAM 다이 또는 SRAM 다이와 같은 메모리 다이일 수도 있다. 본 개시내용의 대안 실시예에 따르면, 웨이퍼(210)는(그 내부에 능동 디바이스를 갖지 않는) 수동 디바이스를 포함한다.
본 개시내용의 일부 실시예에 따르면, 웨이퍼(210)는 반도체 기판(220) 및 반도체 기판(220)의 상부면에 형성된 피처(예를 들어, 트랜지스터)를 포함한다. 반도체 기판(220)은 반도체 기판(120)(도 1)을 형성하기 위한 후보 재료의 동일한 그룹으로부터 선택된 재료로 형성될 수도 있고, 반도체 기판(120)의 후보 구조체의 동일한 그룹으로부터 선택된 구조체를 가질 수도 있다. 도시되어 있지는 않았지만, 관통 비아가 반도체 기판(220) 내로 연장하도록 형성될 수도 있고, 관통 비아는 웨이퍼(210)의 대향 측면들 상의 피처를 전기적으로 상호 결합하는 데 사용된다.
ILD(226)가 반도체 기판(220) 위에 형성되고, 집적 회로 디바이스(222) 내의 트랜지스터(도시되어 있지 않음)의 게이트 스택 사이의 공간을 충전한다. 본 개시내용의 일부 실시예에 따르면, ILD(226)는 ILD(126)(도 1)의 후보 재료의 동일한 그룹으로부터 선택된 재료로 형성된다. ILD(226)는 또한 스핀 코팅, FCVD, CVD, PECVD, LPCVD 등을 사용하여 형성될 수도 있다.
콘택트 플러그(228)가 ILD(226)에 형성된다. ILD(226) 및 콘택트 플러그(228) 위에 상호 접속 구조체(230)가 존재한다. 상호 접속 구조체(230)는 유전층(232), 및 유전층(232)에 형성된 금속 라인(234) 및 비아(236)를 포함한다. 유전층(232)은 대안적으로 이하에 IMD 층(232)이라 칭한다. 에칭 정지층(233)이 또한 형성될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 유전층(232)의 일부는 약 3.0 또는 약 2.5 미만인 유전 상수(k-값)를 갖는 로우-k 유전 재료(들)로 형성된다. 본 개시내용의 대안 실시예에 따르면, 유전층(232)의 일부 또는 모두는 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄질화물과 같은 비-로우-k 유전성 재료로 형성된다.
금속 라인(234) 및 비아(236)는 유전층(232) 및 에칭 정지층(233)에 형성된다. 본 개시내용의 일부 실시예에 따르면, 상호 접속 구조체(230)는 비아(236)를 통해 상호 접속된 복수의 금속층을 포함한다. 금속 라인(234) 및 비아(236)는 구리 또는 구리 합금으로 형성될 수도 있고, 또한 다른 금속으로 형성될 수 있다. 형성 프로세스는 단일 다마신 및 듀얼 다마신 프로세스를 포함할 수도 있다. 금속 라인(234)은 때때로 상부 금속 라인이라 칭하는 금속 라인(234A)을 포함한다. 상부 금속 라인 중 하나가 도시되어 있고, 이하에 금속 패드(234A)라 칭한다. 금속 패드(234A)와 동일한 층에 있는 다른 금속 라인은 도시되어 있지 않고, 또한 존재할 수도 있다. 각각의 유전층(232A)은 USG, 실리콘 산화물, 실리콘 질화물 등과 같은 비-로우-k 유전성 재료로 형성될 수도 있고, 또는 로우-k 유전성 재료로 형성될 수도 있다.
본 개시내용의 일부 실시예에 따르면, 패시베이션층(238)이 상부 금속층 위에 형성된다. 패시베이션층(238)은 웨이퍼(210)의 표면 유전층이다. 패시베이션층(238)은 습기 및 유해한 화학물이 디바이스(222) 및 상호 접속 구조체(230)에 도달하는 것을 차단하는 기능을 갖는 비-로우-k 유전성 재료로 형성될 수도 있다. 더욱이, 패시베이션층(238)은 용융 접합에 사용될 수 있는 재료로 형성될 수도 있고, 실리콘 산화물을 포함할 수도 있다. 본 개시내용의 일부 실시예에 따르면, 상부 금속층(234)과 패시베이션층(238) 사이에 에칭 정지층(239)이 형성된다. 에칭 정지층(239)은 패시베이션층(238)의 재료와는 상이한 재료로 형성된다. 에칭 정지층(239)의 재료는 구리 산화물, 하프늄 산화물, 알루미늄 산화물, 텅스텐 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄질화물로부터 선택될 수도 있다.
도 3에 도시되어 있는 바와 같이, 반도체 웨이퍼(110)는 반도체 웨이퍼(210)에 접합된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(304)로서 도시되어 있다. 반도체 웨이퍼(110) 및 반도체 웨이퍼(210)는, 예를 들어 산화물-산화물 접합(또한 용융 접합으로도 칭함)을 포함할 수도 있는, 직접 접합과 같은 적합한 접합 기술을 통해 함께 접합된다. 본 개시내용의 일부 실시예에 따르면, 직접 접합 프로세스에서, 패시베이션층(138, 238)은 용융 접합을 통해 서로 접합되는 산화물층(예를 들어, 실리콘 산화물로 형성됨)이고, 예를 들어 Si-O-Si 결합이 형성된다.
도 4는 하나 이상의 유전층이 적층형 웨이퍼 상에 형성된 후에 도 3에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(306)로서 도시되어 있다. 본 개시내용의 일부 실시예에 따르면, 유전층은 패드 산화물층(22) 및 패드 산화물층(22) 위의 하드 마스크층(24)을 포함한다. 패드 산화물층(22)은 실리콘 산화물로 형성될 수도 있고, 하드 마스크층(24)은 실리콘 질화물로 형성될 수도 있다. 유전층(들)은 또한 하부 반사 방지 코팅(Bottom Anti-Reflection Coating: BARC) 층으로서 작용할 수도 있다. 층(22)은 예를 들어, 열 산화를 사용하여 형성될 수도 있는데, 기판(120)의 상부면층은 산화되어 있다. 층(24)은 화학 기상 퇴적(CVD), 플라즈마 향상 화학 기상 퇴적(PECVD), 원자층 퇴적(Atomic Layer Deposition: ALD) 등과 같은 퇴적 방법을 사용하여 형성될 수도 있다. 층(22, 24)은 또한 다른 유전성 재료로 형성될 수도 있다.
다음에, 포토레지스트(도시되어 있지 않음)와 같은 패터닝된 마스크가 적합한 퇴적 및 포토리소그래피 기술을 사용하여 유전층(22, 24) 위에 형성된다. 반응성 이온 에칭(Reactive Ion Etch: RIE) 프로세스 또는 다른 건식 에칭 프로세스와 같은 적합한 에칭 프로세스가 반도체 웨이퍼(110)의 기판 및 유전층(22, 24) 상에 수행될 수도 있다. 그 결과, 개구(26)는 유전층(22, 24) 및 기판(120)에 형성된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(308)로서 도시되어 있다. 개구(26)는 반도체 기판(120)을 관통하고, 하위의 유전층 상에서 정지한다. 예를 들어, 개구(26)는 ILD(126) 위에 형성된 콘택트 에칭 정지층(CESL, 도시되어 있지 않음)의 상부면 상에서 정지될 수도 있는데, CESL의 상부면은 개구(26)로 노출되어 있다. 본 개시내용의 대안 실시예에 따르면, 개구(26)는 CESL을 관통하고, ILD(126)의 상부에서 정지하는데, ILD(126)의 상부면은 개구(26)로 노출되어 있다. 본 개시내용의 대안 실시예에 따르면, 개구(26)는 ILD(126)를 관통하고 하위의 유전층의 상부면 상에서 정지할 수도 있다.
도 5를 참조하면, 유전층(28)이 퇴적된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(310)로서 도시되어 있다. 유전층(28)은 개구(26)의 저부에 그리고 측벽 상에 형성될 수도 있다. 게다가, 유전층(28)은 유전층(22, 24)과 중첩하는 부분을 갖는다. 유전층(28)은 집적 회로 제조에 사용될 수 있는 다양한 유전성 재료로 형성될 수도 있다. 예를 들어, 유전층(28)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 등으로 형성될 수도 있다. 게다가, 전술된 유전성 재료의 조합이 또한 유전층(28)을 형성하는데 사용될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 유전층(28)은 CVD 또는 ALD와 같은 컨포멀 퇴적 방법(conformal deposition method)을 사용하여 형성되고, 따라서 예를 들어 유전층(28)은 컨포멀 층이고, 유전층(28)의 상이한 부분은 약 20 퍼센트 미만인 두께 편차를 갖는다.
도 6을 참조하면, 패터닝된 마스크 층(30)이 형성된다. 패터닝된 마스크(30)는 기판(120)의 측벽 상의 유전층(28)의 부분이 보호되도록 개구(26) 내로 연장할 수도 있다. 본 개시내용의 일부 실시예에 따르면, 패터닝된 마스크(30)는 포토레지스트이다.
도 7을 참조하면, 패터닝된 마스크(30)는 웨이퍼(110, 210)의 하위의 부분을 에칭하기 위해 에칭 마스크로서 사용된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(312)로서 도시되어 있다. 에칭은 이방성이며, 건식 에칭을 사용하여 수행될 수도 있다. 하위의 에칭 구조체는 상이한 재료를 포함하기 때문에, 에칭은 상이한 에칭 가스를 사용하는 복수의 에칭 프로세스를 또한 포함할 수도 있다. 그 결과, 개구(32)는 개구(26)의 연장부로서 형성된다. 에칭 프로세스의 진행에 따라, 금속 파이프(140)의 내부면이 노출된다. 에칭 가스는 유전 구역(142)(도 6)이 에칭되는 동안 금속 파이프(140)의 노출된 부분이 에칭되지 않도록 선택된다. 예를 들어, 에칭 가스는 에칭된 부분의 재료에 따라, NF3과 NH3의 혼합 가스 또는 HF와 NH3의 혼합 가스를 포함할 수도 있다.
도 6에 도시되어 있는 바와 같은 유전 구역(142)의 에칭에서, 금속 파이프(140)는 에칭되도록 의도되지는 않지만, 유전 구역(142) 및 금속 파이프(140)의 에칭 속도 사이의 에칭 선택도는 무한하지 않기 때문에, 노출된 금속 파이프(140)의 코너는 라운딩될 수도 있다. 전체적으로, 개구(32)에 대면하는 금속 파이프(140)의 내부 측벽은 경사진 프로파일을 가질 것인데, 내부 측벽이 복수의 리플(ripple)을 갖고 경사져 있다. 따라서, 각각의 금속 라인부(134B-1, 134B-2, 134B-3, 134B-4) 및 비아부(136B-1, 136B-2, 136B-3)의 측벽은 상부로부터 저부까지 연속적으로 경사진 측벽을 가질 수도 있다.
유전 구역(142)의 제거 후에, 패시베이션층(138, 238)의 하위의 부분이 에칭되고, 개구(32)는 에칭 정지층(239)의 상부면으로 연장한다. 본 개시내용의 일부 실시예에 따르면, 에칭 정지층(239)은 에칭이 정지되어야 할 때를 결정하는 데 사용된다. 결정은 에칭 정지층(239) 내의 원소의 존재를 검출함으로써 수행되고, 에칭 정지층(239)에서 원소[상위의 패시베이션층(138, 238)이 질화물을 포함하지 않으면, 질소와 같은]의 발견은 에칭 정지층(239)이 노출되어 있는 것을 지시한다. 에칭 정지층(239)의 노출시에, 에칭 정지층(239) 위의 구역의 에칭이 정지된다. 웨이퍼(210) 내에 에칭 정지층(239)을 형성함으로써, 프로세스는 더 양호하게 제어되고, 과도한 에칭이 요구되지 않는다. 예를 들어, 웨이퍼(110/210)의 에지부 및 중앙부의 에칭 속도는 상이하다. 웨이퍼(210) 내의 모든 금속 패드(234A)의 노출 후에 에칭이 중단되는 것을 보장하기 위해, 에칭 시간은 연장된다. 연장된 에칭은 패시베이션층(138, 238) 사이의 노출된 조인트에 손상을 유발하고, 공극이 발생되어 계면으로 연장될 수도 있다. 이들 공극은 금속으로의 개구(26, 32)의 후속의 충전의 어려움을 유발하고, 최종 전도성 플러그에 공극을 유발할 수도 있다. 에칭 정지층(239)의 형성은 프로세스 제어를 개선하고, 오버에칭의 바람직한 감소를 야기한다. 비교로서, 웨이퍼(110)는 패시베이션층(138)과 상부 금속(134A) 사이에 에칭 정지층을 포함하지 않을 수도 있다.
일부 실시예에 따르면, 패시베이션층(138, 238) 내의 개구(32)의 부분은 가파르게 이루어진다. 예를 들어, 패시베이션층(138, 238)이 실리콘 산화물로 형성될 때, 패시베이션층(138, 238)의 에칭시에, CF4, C4F8, CHF3 등과 같은 불소 함유 에칭 가스 또는 이들의 조합이 에칭 가스로서 사용될 수도 있다. 산소(O2)가 첨가될 수도 있다. 탄소 및 불소 함유 에칭 가스의 채택은 패시베이션층(138, 238) 내의 형성된 개구의 측벽을 커버하는 폴리머의 형성을 야기한다. 폴리머의 양은 개구의 측벽이 얼마나 수직인지에 영향을 미치고, 폴리머의 적절한 두께에 의해, 패시베이션층(138, 238) 내의 개구는 실질적으로 수직일 수도 있다. 폴리머의 두께는 산소의 유량을 조정함으로써 조정될 수도 있고, 산소가 더 공급됨에 따라 폴리머는 더 얇아지고, 그 반대도 마찬가지이다. 본 개시내용의 일부 실시예에 따르면, 경사각(α)은 약 85도 초과이고, 약 85도 내지 약 90도의 범위 또는 약 88도 내지 약 90도의 범위일 수도 있다.
도 8은 에칭 정지층(239)의 에칭, 따라서 금속 패드(234A)의 노출을 도시하고 있다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(314)로서 도시되어 있다. 패시베이션층(138, 238)을 에칭하기 위한 프로세스 조건은 에칭 정지층(239)을 에칭하기 위한 프로세스 조건과는 상이하다. 예를 들어, 패시베이션층(138, 238)을 에칭하기 위한 에칭 가스는 에칭 정지층(239)을 에칭하기 위해 사용된 에칭 가스와 상이할 수도 있다.
다음에, 도 9를 참조하면, 보호층(36)이 형성된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(316)로서 도시되어 있다. 보호층(36)은 개구(26, 32)의 저부 및 측벽으로 연장하고, 유전층(28) 상으로 연장될 수도 있다. 보호층(36)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 등으로부터 선택될 수도 있는 유전성 재료로 형성된다. 게다가, 전술된 유전성 재료의 조합이 또한 보호층(36)을 형성하는 데 사용될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 보호층(36)은 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 형성된다. 이에 따라, 보호층(36)의 두께는, 예를 들어 균일하거나 실질적으로 균일하고, 상이한 부분은 약 20 퍼센트 미만의 두께 편차를 갖는다. 보호층(36)의 두께는 약 30 Å 내지 약 300 Å의 범위일 수도 있다. 유전층(28) 및 보호층(36)은 동일한 유전성 재료 또는 상이한 유전성 재료로 형성될 수도 있다.
도 10을 참조하면, 이방성 에칭이 보호층(36)을 에칭하기 위해 수행되고, 여기서 에칭은 화살표(37)에 의해 도시되어 있다. 이방성 에칭은 에칭 마스크를 형성하지 않고 수행될 수도 있다. 이에 따라, 도 10에 도시되어 있는 바와 같이 개구 전체가 에칭에 노출될 수도 있다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(318)로서 도시되어 있다. 에칭은 건식 에칭 프로세스를 포함할 수도 있다. 에칭에서, 보호층(36)의 수평 부분은 제거되고, 수평 부분은 유전층(22, 24)의 상부 위의 부분 및 개구(32)의 저부에 있는 부분을 포함한다. 금속 파이프(140)의 단차부의 형성으로 인해, 금속 파이프(140)의 내부 측벽은 전체적으로 경사진 프로파일을 갖는다. 더욱이, 노출된 금속 파이프(140)의 코너는 라운딩되고, 금속 파이프(140)의 내부 측벽은 경사질 수도 있다. 이는 유전성 보호층(36)의 일부 수직 부분의 제거를 용이하게 한다. 일부 실시예에 따르면, 금속 파이프(140)의 측벽과 접촉하는 보호층(36)의 잔여 부분이 존재하지 않는다. 달리 말하면, 금속 파이프(140)의 측벽 상의 유전성 보호층(36)의 부분은 제거된다. 또한, 단차부의 코너에서와 같이, 금속 파이프(140)와 동일한 레벨에서 보호층(36)의 임의의 잔여 부분이 존재하지 않을 수도 있다.
패시베이션층(138, 238) 내의 개구(32)의 부분의 수직 프로파일로 인해, 또한 패시베이션층(138, 238)의 측벽 상의 보호층(36)의 부분이 개구(32) 내부에 깊게 있기 때문에, 패시베이션층(138, 238) 및 에칭 정지층(239)의 측벽 상의 보호층(36)의 부분은 적어도 일부 부분 및 가능하게는 대부분이 남아 있게 된다. 보호층(36)은 개구(26)에 남겨진 일부 부분을 가질 수도 있고[기판(120)과 동일한 레벨에서], 이 부분은 얇아질 수도 있다. 기판(120)과 동일한 레벨의 보호층(36)의 부분은 또한 이방성 에칭 중에 제거될 수도 있다. 그러나, 유전층(24)은 기판(120)의 측벽을 보호하기 때문에, 개구(26) 내의 보호층(36)의 잔여 부분의 두께는 최종 구조체의 성능에 영향을 미치지 않고 더 크거나 작을 수도 있다. 기판(120) 및 패시베이션층(138, 238)은 비아부 및 금속 파이프(140)의 금속 라인부의 각각의 층보다 더 두껍기 때문에, 또한 패시베이션층(138 및 238)의 측벽은 실질적으로 수직으로 제조되기 때문에, 보호층(36)은 금속 파이프(140)로부터 제거될 수도 있지만, 패시베이션층(138, 238)의 측벽 상에 잔류할 수도 있다. 보호층(36)은 따라서 접합 계면인 패시베이션층(138, 238) 사이의 계면을 보호한다. 또한, 계면은 개구(32)의 이전의 형성시에 손상되어, 계면 내로 연장하는 공극을 유발할 수도 있다. 보호층(36)은 공극을 적어도 부분적으로 충전하는 기능을 갖는다. 보호층(36)의 잔여 부분은 반도체 기판(120)의 레벨에 하나, 패시베이션층(138, 238)의 레벨에 다른 하나의, 2개의 링을 형성한다.
본 개시내용의 일부 실시예에 따라, 전도성 재료가 이어서 개구(26, 32) 내로 충전된다. 최종 구조체가 도 11에 도시되어 있다. 본 개시내용의 일부 실시예에 따르면, 전도성 배리어층(38)은 개구(26, 32)의 측벽 및 저부를 라이닝(lining)하여 퇴적된다. 패시베이션층(138, 238)의 측벽 상의 보호층(36)의 형성은 전도성 배리어층(38)의 접착성을 개선시킨다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(320)로서 도시되어 있다. 전도성 배리어층(38)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 이들의 조합, 또는 이들의 복합층으로 형성될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 전도성 배리어층(38)은 실질적으로 균일한 두께를 갖는다. 전도성 배리어층(38)은 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 형성될 수도 있다.
게다가, 시드층[전도성 재료(40)의 일부, 별도로 도시되어 있지 않음]이 전도성 배리어층(38) 위에 퇴적될 수도 있다. 시드층은 구리 또는 구리 합금으로 형성될 수도 있다. 시드층은 PVD와 같은 적합한 퇴적 기술에 의해 형성될 수도 있다. 일단 전도성 배리어층(38) 및 시드층이 퇴적되어 있으면, 전도성 재료(40)가 나머지 개구(26, 32) 내로 충전된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(322)로서 도시되어 있다. 전도성 재료(40)는 또한 구리 또는 구리 합금으로 형성될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 전도성 재료(40)는 전기 도금 프로세스를 통해 개구 내에 충전된다.
전도성 재료의 충전 후에, 화학 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 전도성 재료(40) 및 전도성 배리어층(38)의 초과의 부분을 제거하기 위해 수행된다. 각각의 프로세스는 도 15에 도시되어 있는 프로세스 흐름에서 프로세스(324)로서 도시되어 있다. 최종 구조체가 도 11에 도시되어 있다. 평탄화 중에, 보호층(36)의 수평 부분은 CMP 정지층으로서 사용될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 유전층(24 또는 22)의 수평 부분은 CMP 정지층으로서 사용될 수도 있고, 유전층의 상위 부분이 제거된다. 도 11에 도시되어 있는 바와 같이, 전도성 플러그(42)가 형성되고, 전도성 배리어층(38) 및 전도성 재료(40)의 잔여 부분을 포함한다. 전도성 플러그(42)는 금속 파이프(140)에 전기적으로 접속되는데, 이 금속 파이프는 또한 웨이퍼(110) 내의 능동 디바이스(122)에 접속된다. 더욱이, 전도성 플러그(42)는 금속 패드(234A)에 전기적으로 접속되는데, 이 금속 패드는 또한 웨이퍼(210) 내의 능동 디바이스(222)에 접속된다. 이에 따라, 전도성 플러그(42)는 능동 디바이스(122, 222)에 전기적으로 결합/접속하기 위한 상호 접속부로서 작용한다. 보호층(36)은 반도체 기판(120) 내의 제1 부분 및 패시베이션층(138, 238) 내의 제2 부분을 포함하는 것으로 이해된다. 보호층(36)의 제1 부분 및 제2 부분 각각은 전도성 플러그(42)를 에워싸는 완전한 링을 형성한다.
도 12를 참조하면, 유전층(44)이 형성된다. 유전층(44)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄화물, 이들의 조합, 및 이들의 다층으로부터 선택될 수도 있는 유전성 재료로 형성된다. 유전층(44)은 CVD법, ALD, PECVD 등과 같은 적합한 퇴적 기술을 통해 퇴적될 수도 있다. 후속 단계에서, 접합된 웨이퍼(110, 210)는 스크라이브 라인(48)을 따라 복수의 패키지(46)로 쏘잉되고(sawed), 각각의 패키지는 디바이스 다이(124) 및 디바이스 다이(224)를 포함한다. 디바이스 다이(124)가 이면 조명 이미지 센서인 일부 실시예에 따르면, 디바이스 다이(124)의 상부로부터 디바이스 다이(124) 내의 이미지 센서 상에 광이 투영될 수도 있다.
도 11은 함께 적층된 2개의 반도체 웨이퍼를 도시하고 있지만, 당 기술 분야의 숙련자는 도 12에 도시되어 있는 적층형 반도체 디바이스가 단지 예일 뿐이라는 것을 인식할 수 있을 것이라는 것이 주목되어야 한다. 다수의 대안, 변형 및 수정이 존재할 수도 있다. 예를 들어, 적층형 반도체 디바이스는 2개 초과의 반도체 웨이퍼를 수용할 수도 있다.
전술된 실시예에서, 일부 프로세스 및 특징은 본 개시내용의 일부 실시예에 따라 설명된다. 다른 특징 및 프로세스가 또한 포함될 수도 있다. 예를 들어, 테스트 구조체가 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 보조하기 위해 포함될 수도 있다. 테스트 구조체는 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수도 있다. 검증 테스트는 중간 구조체 뿐만 아니라 최종 구조체에 수행될 수도 있다. 부가적으로, 본 명세서에 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수도 있다.
본 발명의 실시예는 몇몇 유리한 특징을 갖는다. 보호층을 형성함으로써, 2개의 웨이퍼 사이의 접합 계면이 보호되고, 대응 공극이 충전된다. 이후에 형성된 전도성 플러그는 공극을 가질 가능성이 적다. 더욱이, 패시베이션층과 상부 금속 패드 사이에 에칭 정지층의 형성은 계면의 손상을 더 감소시킨다.
본 개시내용의 일부 실시예에 따라, 방법은 제1 웨이퍼를 제2 웨이퍼에 접합하는 단계를 포함한다. 제1 웨이퍼는 복수의 유전층, 복수의 유전층을 관통하는 금속 파이프, 및 금속 파이프에 의해 에워싸인 유전 구역을 포함한다. 유전 구역은 금속 파이프에 의해 에워싸인 복수의 유전층의 일부의 측벽 및 상부면으로 형성되는 복수의 단차부를 갖는다. 방법은 제1 웨이퍼를 에칭하여 유전 구역을 제거하고 금속 파이프에 의해 에워싸인 개구를 남겨두는 단계, 개구를 제2 웨이퍼 내로 연장하여 제2 웨이퍼 내의 금속 패드를 드러내는 단계, 및 개구를 전도성 재료로 충전하여 개구 내에 전도성 플러그를 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 제2 웨이퍼 내의 금속 패드가 노출된 후에, 개구 내로 연장하는 유전성 보호층을 퇴적하는 단계; 및 금속 파이프 내의 유전성 보호층의 부분을 제거하기 위해 이방성 에칭을 수행하는 단계를 더 포함한다. 실시예에서, 이방성 에칭 후에, 유전성 보호층은 제1 웨이퍼 내의 제1 표면 유전층 및 제2 웨이퍼 내의 제2 표면 유전층의 측벽을 커버하기 위해 남겨진 측벽부를 갖고, 제1 표면 유전층은 제2 표면 유전층에 접합된다. 실시예에서, 방법은 금속 파이프를 형성하는 단계를 더 포함하고, 금속 파이프 내의 유전 구역은 유전 구역의 상부면으로부터 유전 구역의 하부면으로 점진적으로 감소된 측방향 치수를 갖는다. 실시예에서, 금속 파이프는 복수의 유전층 중 하나에 각각 있는 복수의 금속 라인부; 및 복수의 금속 라인부와 보간된 복수의 비아를 포함하고, 복수의 금속 라인부 및 복수의 비아부는 복수의 링을 형성하고, 복수의 링의 각각은 모든 각각의 하부 링의 내부 측방향 치수와 동일하거나 더 큰 내부 측방향 치수를 갖는다. 실시예에서, 복수의 링의 각각은 모든 각각의 하부 링의 내부 측방향 치수보다 큰 측방향 치수를 갖는다. 실시예에서, 제2 웨이퍼는 금속 패드 위에 있고 그에 접촉하는 에칭 정지층을 포함하고, 제2 웨이퍼 내로 개구를 연장하는 단계는, 에칭 정지층 위에 유전층을 에칭하는 단계로서, 에칭 단계는 에칭 정지층 상에서 정지하는 것인, 에칭 단계; 및 에칭 정지층을 통해 에칭하는 단계로서, 유전층 및 에칭 정지층은 상이한 에칭 가스를 사용하여 에칭되는 것인, 에칭 단계를 포함한다.
본 개시내용의 일부 실시예에 따르면, 방법은 제1 웨이퍼를 형성하는 단계로서, 복수의 유전층을 형성하는 단계; 및 복수의 유전층을 관통하는 금속 파이프를 형성하는 단계로서, 금속 파이프에 의해 에워싸인 복수의 유전층의 일부는 유전 구역을 형성하는 것인, 금속 파이프를 형성하는 단계를 포함하는 제1 웨이퍼 형성 단계; 제1 웨이퍼 형성 단계; 제2 웨이퍼를 형성하는 단계로서, 금속 패드를 형성하는 단계; 및 상기 금속 패드 위에 있고 그에 접촉하는 에칭 정지층을 형성하는 단계를 포함하는 것인, 제2 웨이퍼 형성 단계; 제1 웨이퍼를 제2 웨이퍼에 접합하는 단계로서, 금속 파이프는 금속 패드와 중첩하는 것인, 접합 단계; 제1 웨이퍼 및 제2 웨이퍼를 에칭하여 개구를 형성하는 단계로서, 유전 구역은 에칭시에 제거되어 개구를 남겨두고, 에칭은 에칭 정지층의 상부면 상에서 정지되는 것인, 제1 웨이퍼 및 제2 웨이퍼를 에칭하는 단계; 에칭 정지층을 에칭하는 단계; 및 개구 내에 전도성 플러그를 형성하는 단계를 포함한다. 실시예에서, 제1 웨이퍼 및 제2 웨이퍼를 에칭하는 단계는 에칭 정지층을 에칭하기 위한 에칭 가스와는 상이한 에칭 가스를 사용하여 에칭 정지층 위에 있고 그에 접촉하는 유전층을 에칭하는 단계를 포함한다. 실시예에서, 금속 파이프를 형성하는 단계는 상이한 내부 측방향 치수를 갖는 복수의 금속 라인부 및 복수의 비아부를 형성하는 단계를 포함한다. 실시예에서, 금속 파이프는 제1 웨이퍼 내의 반도체 기판을 향해 지향하는 제1 표면; 및 반도체 기판으로부터 이격하여 지향하는 제2 표면을 포함하고, 제1 표면으로부터 제2 표면으로의 방향에서, 금속 파이프의 내부 측방향 치수는 연속적으로 감소한다. 실시예에서, 복수의 금속 라인부의 각각은 바로 상위의 그리고 하위의 금속 비아부의 내부 측방향 치수와는 상이한 내부 횡방향 치수를 갖는다. 실시예에서, 제1 웨이퍼를 에칭하는 단계는 제1 웨이퍼의 반도체 기판을 관통 에칭하여 관통 개구를 형성하는 단계; 관통 개구를 라이닝하는 유전성 라이너를 형성하는 단계; 및 유전성 라이너 및 유전성 라이너의 하부 부분의 하위에 있는 제1 웨이퍼의 부분을 에칭하는 단계를 포함한다. 실시예에서, 방법은 에칭 정지층을 에칭한 후 및 전도성 플러그를 형성하기 전에, 유전성 보호층을 형성하는 단계; 및 금속 파이프의 내부 측벽 상의 유전성 보호층의 부분을 제거하는 더 단계를 포함하고, 유전성 보호층은 제1 웨이퍼의 반도체 기판의 측벽 상에 상부 부분 및 제1 웨이퍼로부터 제2 웨이퍼 내로 연장하는 하부 부분을 포함한다.
본 개시내용의 일부 실시예에 따르면, 구조체는 제1 다이로서, 제1 반도체 기판; 제1 반도체 기판 하위에 있는 복수의 유전층; 복수의 유전층 중 하나 내에 각각 있는 복수의 금속 링으로서, 복수의 금속 링의 내부 측방향 치수는 서로 상이하고, 복수의 금속 링은 적층되어 금속 파이프를 형성하는 것인, 복수의 금속 링; 및 복수의 금속 링 및 복수의 유전층 하위에 있는 제1 표면 유전층을 포함하는 것인 제1 다이; 제2 다이로서, 제2 반도체 기판; 제2 반도체 기판 위의 금속 패드; 금속 패드 상위에 있는 제2 표면 유전층으로서, 제1 표면 유전층은 제2 표면 유전층에 접합되는 것인, 제2 표면 유전층을 포함하는 것인 제2 다이; 및 제1 다이를 관통하여 금속 패드의 상부면에 접촉하는 전도성 플러그를 포함한다. 실시예에서, 구조체는 전도성 플러그를 에워싸는 제1 부분을 포함하는 유전성 보호층을 더 포함하고, 유전성 보호층의 제1 부분은 제1 표면 유전층 및 제2 표면 유전층의 측벽과 접촉한다. 실시예에서, 유전성 보호층은 전도성 플러그를 에워싸는 제2 부분을 더 포함하고, 유전성 보호층의 제2 부분은 제1 반도체 기판의 측벽과 접촉한다. 실시예에서, 전도성 플러그는 금속 파이프 내의 일부를 가지며, 전도성 플러그 부분의 상부에서 하부까지, 전도성 플러그 부분의 내부 측방향 직경은 점진적으로 감소한다. 실시예에서, 복수의 금속 링은 복수의 다마신 구조체를 포함하고, 그 각각은 금속 라인부 및 금속 라인부 상위에 있는 비아부를 갖고, 비아부는 금속 라인부의 제2 내부 측방향 치수보다 작은 제1 내부 측방향 치수를 갖는다. 실시예에서, 구조체는 금속 패드 위에 있고 그에 접촉하는 에칭 정지층을 더 포함하고, 전도성 플러그는 에칭 정지층을 관통한다.
상기에는 당 기술 분야의 숙련자들이 본 개시내용의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 개시내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 웨이퍼를 제2 웨이퍼에 접합하는 단계 - 상기 제1 웨이퍼는,
복수의 유전층(dielectric layer);
상기 복수의 유전층을 관통하는 금속 파이프; 및
상기 금속 파이프에 의해 에워싸인 유전 구역을 포함하고, 상기 유전 구역은 복수의 단차부(step)를 갖고, 상기 복수의 단차부는 상기 금속 파이프에 의해 에워싸인 상기 복수의 유전층의 일부의 측벽 및 상부면으로 형성됨 -;
상기 제1 웨이퍼를 에칭하여 상기 유전 구역을 제거하고 상기 금속 파이프에 의해 에워싸인 개구를 남겨두는 단계;
상기 개구를 상기 제2 웨이퍼 내로 연장하여 상기 제2 웨이퍼 내의 금속 패드를 드러내는 단계; 및
상기 개구를 전도성 재료로 충전하여 상기 개구 내에 전도성 플러그를 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 웨이퍼 내의 금속 패드가 노출된 후에, 상기 개구 내로 연장하는 유전성 보호층을 퇴적하는 단계;
상기 금속 파이프 내의 상기 유전성 보호층의 부분을 제거하기 위해 이방성 에칭을 수행하는 단계
를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서, 상기 이방성 에칭 후에, 상기 유전성 보호층은 상기 제1 웨이퍼 내의 제1 표면 유전층 및 상기 제2 웨이퍼 내의 제2 표면 유전층의 측벽을 커버(cover)하기 위해 남겨진 측벽부를 갖고, 상기 제1 표면 유전층은 상기 제2 표면 유전층에 접합되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 금속 파이프를 형성하는 단계를 더 포함하고, 상기 금속 파이프 내의 유전 구역은 상기 유전 구역의 상부면으로부터 상기 유전 구역의 하부면으로 점진적으로 감소된 측방향 치수를 갖는 것인, 방법.
실시예 5. 실시예 4에 있어서, 상기 금속 파이프는,
복수의 금속 라인부로서, 각각 상기 복수의 유전층 중 하나의 유전층 내에 있는, 상기 복수의 금속 라인부; 및
상기 복수의 금속 라인부와 보간된 복수의 비아
를 포함하고,
상기 복수의 금속 라인부 및 상기 복수의 비아부는 복수의 링을 형성하고,
상기 복수의 링의 각각은, 모든 각각의 하부 링의 내부 측방향 치수와 동일하거나 더 큰 내부 측방향 치수를 갖는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 복수의 링의 각각은 모든 각각의 하부 링의 내부 측방향 치수보다 큰 측방향 치수를 갖는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제2 웨이퍼는 상기 금속 패드 위에서 이와 접촉하는 에칭 정지층을 포함하고, 상기 제2 웨이퍼 내로 개구를 연장하는 단계는,
상기 에칭 정지층 위에 유전층을 에칭하는 단계 - 상기 에칭 단계는 상기 에칭 정지층 상에서 정지됨 -; 및
상기 에칭 정지층을 통해 에칭하는 단계
를 포함하고, 상기 유전층 및 상기 에칭 정지층은 상이한 에칭 가스를 사용하여 에칭되는 것인, 방법.
실시예 8. 방법에 있어서,
제1 웨이퍼를 형성하는 단계 - 상기 제1 웨이퍼를 형성하는 단계는,
복수의 유전층을 형성하는 단계; 및
상기 복수의 유전층을 관통하는 금속 파이프를 형성하는 단계를 포함하고, 상기 금속 파이프에 의해 에워싸인 상기 복수의 유전층의 일부는 유전 구역을 형성함 -;
제2 웨이퍼를 형성하는 단계 - 상기 제2 웨이퍼를 형성하는 단계는,
금속 패드를 형성하는 단계; 및
상기 금속 패드 위에서 이와 접촉하는 에칭 정지층을 형성하는 단계를 포함함 -;
상기 제1 웨이퍼를 상기 제2 웨이퍼에 접합하는 단계 - 상기 금속 파이프는 상기 금속 패드와 중첩함 -;
상기 제1 웨이퍼 및 상기 제2 웨이퍼를 에칭하여 개구를 형성하는 단계 - 상기 유전 구역은 상기 에칭시에 제거되고, 상기 에칭은 상기 에칭 정지층의 상부면 상에서 정지됨 -;
상기 에칭 정지층을 에칭하는 단계; 및
상기 개구 내에 전도성 플러그를 형성하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 에칭하는 단계는, 상기 에칭 정지층을 에칭하기 위한 에칭 가스와는 상이한 에칭 가스를 사용하여 상기 에칭 정지층 위에 있고 이와 접촉하는 유전층을 에칭하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 8에 있어서, 상기 금속 파이프를 형성하는 단계는, 상이한 내부 측방향 치수를 갖는 복수의 금속 라인부 및 복수의 비아부를 형성하는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 10에 있어서, 상기 금속 파이프는,
상기 제1 웨이퍼 내의 반도체 기판을 향해 지향하는(facing towards) 제1 표면; 및
상기 반도체 기판으로부터 이격하여 지향하는(facing away) 제2 표면
을 포함하고,
상기 제1 표면으로부터 상기 제2 표면으로의 방향에서, 상기 금속 파이프의 내부 측방향 치수는 연속적으로 감소하는 것인, 방법.
실시예 12. 실시예 11에 있어서, 상기 복수의 금속 라인부의 각각은 바로 상위의 그리고 하위의 금속 비아부의 내부 측방향 치수와는 상이한 내부 횡방향 치수를 갖는 것인, 방법.
실시예 13. 실시예 8에 있어서, 상기 제1 웨이퍼를 에칭하는 단계는,
상기 제1 웨이퍼의 반도체 기판을 관통 에칭하여 관통 개구를 형성하는 단계;
상기 관통 개구를 라이닝하는 유전성 라이너를 형성하는 단계; 및
상기 유전성 라이너 및 상기 유전성 라이너의 하부 부분의 하위에 있는 상기 제1 웨이퍼의 부분을 에칭하는 단계를
포함하는 것인, 방법.
실시예 14. 실시예 8에 있어서,
상기 에칭 정지층을 에칭한 후 및 상기 전도성 플러그를 형성하기 전에, 유전성 보호층을 형성하는 단계; 및
상기 금속 파이프의 내부 측벽 상의 상기 유전성 보호층의 부분을 제거하는 단계를 더 포함하고,
상기 유전성 보호층은, 상기 제1 웨이퍼의 반도체 기판의 측벽 상에 상부 부분 및 상기 제1 웨이퍼로부터 상기 제2 웨이퍼 내로 연장하는 하부 부분을 포함하는 것인, 방법.
실시예 15. 구조체에 있어서,
제1 다이;
제2 다이; 및
전도성 플러그
를 포함하고,
상기 제1 다이는,
제1 반도체 기판;
상기 제1 반도체 기판 하위에 있는(underlying) 복수의 유전층;
복수의 금속 링으로서, 각각 상기 복수의 유전층 중 하나의 유전층 내에 있는, 상기 복수의 금속 링 - 상기 복수의 금속 링의 내부 측방향 치수는 서로 상이하고, 상기 복수의 금속 링은 적층되어 금속 파이프를 형성함 -; 및
상기 복수의 금속 링 및 상기 복수의 유전층 하위에 있는 제1 표면 유전층
을 포함하며,
상기 제2 다이는,
제2 반도체 기판;
상기 제2 반도체 기판 위의 금속 패드; 및
상기 금속 패드 상위에 있는 제2 표면 유전층 - 상기 제1 표면 유전층은 상기 제2 표면 유전층에 접합됨 -
을 포함하고,
상기 전도성 플러그는, 상기 제1 다이를 관통하여 상기 금속 패드의 상부면에 접촉하는 것인, 구조체.
실시예 16. 실시예 15에 있어서, 상기 전도성 플러그를 에워싸는 제1 부분을 포함하는 유전성 보호층을 더 포함하고, 상기 유전성 보호층의 제1 부분은 상기 제1 표면 유전층 및 상기 제2 표면 유전층의 측벽과 접촉하는 것인, 구조체.
실시예 17. 실시예 16에 있어서, 상기 유전성 보호층은 상기 전도성 플러그를 에워싸는 제2 부분을 더 포함하고, 상기 유전성 보호층의 제2 부분은 상기 제1 반도체 기판의 측벽과 접촉하는 것인, 구조체.
실시예 18. 실시예 15에 있어서, 상기 전도성 플러그는 상기 금속 파이프 내에 부분을 가지며, 상기 전도성 플러그의 부분의 상부로부터 하부까지, 상기 전도성 플러그의 부분의 내부 측방향 직경은 점진적으로 감소하는 것인, 구조체.
실시예 19. 실시예 15에 있어서, 상기 복수의 금속 링은 복수의 다마신 구조체를 포함하고, 그 각각은 금속 라인부 및 상기 금속 라인부 상위에 있는(overlying) 비아부를 갖고, 상기 비아부는 상기 금속 라인부의 제2 내부 측방향 치수보다 작은 제1 내부 측방향 치수를 갖는 것인, 구조체.
실시예 20. 실시예 15에 있어서, 상기 금속 패드 위에 있고 그에 접촉하는 에칭 정지층을 더 포함하고, 상기 전도성 플러그는 상기 에칭 정지층을 관통하는 것인, 구조체.

Claims (20)

  1. 방법에 있어서,
    제1 웨이퍼를 제2 웨이퍼에 접합하는 단계 - 상기 제1 웨이퍼는,
    복수의 유전층(dielectric layer);
    상기 복수의 유전층을 관통하는 금속 파이프; 및
    상기 금속 파이프에 의해 에워싸인 유전 구역을 포함하고, 상기 유전 구역은 복수의 단차부(step)를 갖고, 상기 복수의 단차부는 상기 금속 파이프에 의해 에워싸인 상기 복수의 유전층의 일부의 측벽 및 상부면으로 형성됨 -;
    상기 제1 웨이퍼를 에칭하여 상기 유전 구역을 제거하고 상기 금속 파이프에 의해 에워싸인 개구를 남겨두는 단계;
    상기 개구를 상기 제2 웨이퍼 내로 연장하여 상기 제2 웨이퍼 내의 금속 패드를 드러내는 단계;
    상기 제2 웨이퍼 내의 금속 패드가 노출된 후에, 상기 개구 내로 연장하는 유전성 보호층을 퇴적하는 단계;
    상기 금속 파이프를 노출시키기 위해 상기 금속 파이프의 측벽 상에 배치된 상기 유전성 보호층의 부분이 제거되도록, 상기 금속 파이프 내의 상기 유전성 보호층의 부분을 제거하는 이방성 에칭을 수행하는 단계; 및
    상기 개구를 전도성 재료로 충전하여 상기 개구 내에 전도성 플러그를 형성하는 단계
    를 포함하는, 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 이방성 에칭 후에, 상기 유전성 보호층은, 상기 제1 웨이퍼 내의 제1 표면 유전층 및 상기 제2 웨이퍼 내의 제2 표면 유전층의 측벽을 커버(cover)하기 위해 남겨진 측벽부를 갖고, 상기 제1 표면 유전층은 상기 제2 표면 유전층에 접합되는 것인, 방법.
  4. 방법에 있어서,
    제1 웨이퍼를 형성하는 단계 - 상기 제1 웨이퍼를 형성하는 단계는,
    복수의 유전층을 형성하는 단계; 및
    상기 복수의 유전층을 관통하는 금속 파이프를 형성하는 단계를 포함하고, 상기 금속 파이프에 의해 에워싸인 상기 복수의 유전층의 일부는 유전 구역을 형성함 -;
    제2 웨이퍼를 형성하는 단계 - 상기 제2 웨이퍼를 형성하는 단계는,
    금속 패드를 형성하는 단계; 및
    상기 금속 패드 위에서 이와 접촉하는 에칭 정지층을 형성하는 단계를 포함함 -;
    상기 제1 웨이퍼를 상기 제2 웨이퍼에 접합하는 단계 - 상기 금속 파이프는 상기 금속 패드와 중첩함 -;
    상기 제1 웨이퍼 및 상기 제2 웨이퍼를 에칭하여 개구를 형성하는 단계 - 상기 유전 구역은 상기 에칭 시에 제거되고, 상기 에칭은 상기 에칭 정지층의 상부면 상에서 정지됨 -;
    상기 에칭 정지층을 에칭하는 단계;
    상기 에칭 정지층이 에칭된 후에, 상기 개구 내로 연장되는 유전성 보호층을 퇴적하는 단계;
    상기 금속 파이프를 노출시키기 위해 상기 금속 파이프의 측벽 상에 배치된 상기 유전성 보호층의 부분이 제거되도록, 상기 금속 파이프 내의 상기 유전성 보호층의 부분을 제거하는 이방성 에칭을 수행하는 단계; 및
    상기 개구 내에 전도성 플러그를 형성하는 단계
    를 포함하는, 방법.
  5. 구조체에 있어서,
    제1 다이;
    제2 다이;
    전도성 플러그; 및
    유전성 보호층
    을 포함하고,
    상기 제1 다이는,
    제1 반도체 기판;
    상기 제1 반도체 기판 하위에 있는(underlying) 복수의 유전층;
    복수의 금속 링으로서, 각각 상기 복수의 유전층 중 하나의 유전층 내에 있는, 상기 복수의 금속 링 - 상기 복수의 금속 링의 내부 측방향 치수는 서로 상이하고, 상기 복수의 금속 링은 적층되어 금속 파이프를 형성함 -; 및
    상기 복수의 금속 링 및 상기 복수의 유전층 하위에 있는 제1 표면 유전층
    을 포함하며,
    상기 제2 다이는,
    제2 반도체 기판;
    상기 제2 반도체 기판 위의 금속 패드; 및
    상기 금속 패드 상위에 있는 제2 표면 유전층 - 상기 제1 표면 유전층은 상기 제2 표면 유전층에 접합됨 -
    을 포함하고,
    상기 전도성 플러그는, 상기 금속 파이프 내에 형성되고, 상기 제1 다이를 관통하여 상기 금속 패드의 상부면에 접촉하며,
    상기 유전성 보호층은, 상기 전도성 플러그를 에워싸는 제1 부분을 포함하고, 상기 제1 부분은 상기 금속 파이프의 측벽 상으로 연장하지 않는 것인, 구조체.
  6. 제5항에 있어서, 상기 유전성 보호층의 제1 부분은 상기 제1 표면 유전층 및 상기 제2 표면 유전층의 측벽과 접촉하는 것인, 구조체.
  7. 제6항에 있어서, 상기 유전성 보호층은 상기 전도성 플러그를 에워싸는 제2 부분을 더 포함하고, 상기 유전성 보호층의 제2 부분은 상기 제1 반도체 기판의 측벽과 접촉하는 것인, 구조체.
  8. 제5항에 있어서, 상기 전도성 플러그의 부분은, 상기 금속 파이프 내에 배치되며, 상기 금속 파이프 내에 배치된 상기 전도성 플러그의 부분의 상부로부터 하부까지, 상기 전도성 플러그의 부분의 내부 측방향 직경은 점진적으로 감소하는 것인, 구조체.
  9. 구조체에 있어서,
    제1 다이;
    제2 다이; 및
    전도성 플러그
    를 포함하고,
    상기 제1 다이는,
    제1 반도체 기판;
    상기 제1 반도체 기판 하위에 있는(underlying) 복수의 유전층;
    복수의 금속 링으로서, 각각 상기 복수의 유전층 중 하나의 유전층 내에 있는, 상기 복수의 금속 링 - 상기 복수의 금속 링의 내부 측방향 치수는 서로 상이하고, 상기 복수의 금속 링은 적층되어 금속 파이프를 형성함 -; 및
    상기 복수의 금속 링 및 상기 복수의 유전층 하위에 있는 제1 표면 유전층
    을 포함하며,
    상기 제2 다이는,
    제2 반도체 기판;
    상기 제2 반도체 기판 위의 금속 패드; 및
    상기 금속 패드 상위에 있는 제2 표면 유전층 - 상기 제1 표면 유전층은 상기 제2 표면 유전층에 접합됨 -
    을 포함하고,
    상기 전도성 플러그는, 상기 금속 파이프 내에 형성되고, 상기 제1 다이를 관통하여 상기 금속 패드의 상부면에 접촉하며,
    상기 복수의 금속 링은 복수의 다마신 구조체를 포함하고, 그 각각은 금속 라인부 및 상기 금속 라인부 상위에 있는(overlying) 비아부를 갖고, 상기 비아부는 상기 금속 라인부의 제2 내부 측방향 치수보다 큰 제1 내부 측방향 치수를 갖는 것인, 구조체.
  10. 제5항에 있어서, 상기 금속 패드 위에 있고 그에 접촉하는 에칭 정지층을 더 포함하고, 상기 전도성 플러그는 상기 에칭 정지층을 관통하는 것인, 구조체.
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