TW202002115A - 半導體結構與其形成方法 - Google Patents

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Abstract

方法包括接合第一晶圓至第二晶圓。第一晶圓包括多個介電層；金屬管，穿過介電層；以及介電區，被金屬管圍繞。介電區具有多個階狀物，且階狀物由金屬管所圍繞的介電層的部份的側壁與上表面所組成。方法更包括蝕刻第一晶圓以移除介電區，並保留金屬管所圍繞的開口。延伸開口至第二晶圓中，以露出第二晶圓中的金屬墊；以及將導電材料填入開口，以形成導電插塞於開口中。

Description

半導體結構與其形成方法
本發明實施例關於半導體結構，更特別關於封裝與其形成方法。
由於多種電子構件(如電晶體、二極體、電阻、電容、或類似物)的積體密度持續改善，半導體產業經歷快速成長。積體密度的改善主要來自於重複減少最小結構尺寸(比如朝次20nm節點縮小半導體製程節點)，這可讓更多構件整合至給定面積中。隨著對微降化、高速、大帶寬、低能耗、與低延遲的需求成長，需要更小且更開創的半導體晶粒封裝技術。
隨著半導體技術進階，堆疊的半導體裝置可作為進一步減少半導體裝置的物理尺寸之有效替代方案。在堆疊的半導體裝置中，可製作主動電路如邏輯電路、記憶電路、處理器電路、與類似電路於不同半導體晶圓上。可將兩個或更多個半導體晶圓彼此疊置，以進一步減少半導體裝置的外形尺寸。
可經由合適的接合技術將兩個半導體晶圓接合在一起。一般接合技術包括直接接合、化學活化接合、電漿活化接合、陽極接合、共晶接合、玻璃介質接合、黏著接合、熱壓接合、反應性接合、及/或類似方法。一旦將兩個半導體晶圓接合在一起，兩個半導體晶圓之間的界面可提供堆疊的半導體晶圓之間的導電路徑。
堆疊半導體裝置的有利特徵之一為可達更高密度。此外，堆疊半導體裝置可達更小外形尺寸、更高成本效益、改良效能、與較低能耗。
本發明一實施例提供之半導體結構的形成方法，包括：接合第一晶圓至第二晶圓，其中第一晶圓包括：多個介電層；金屬管，穿過介電層；以及介電區，被金屬管圍繞，其中介電區具有多個階狀物，且階狀物由金屬管所圍繞的介電層的部份的側壁與上表面所組成；蝕刻第一晶圓以移除介電區，並保留金屬管所圍繞的開口；延伸開口至第二晶圓中，以露出第二晶圓中的金屬墊；以及將導電材料填入開口，以形成導電插塞於開口中。
本發明一實施例提供之半導體結構的形成方法，包括：形成第一晶圓，包括：形成多個介電層；以及形成金屬管穿過介電層，且金屬管圍繞介電層的部份以形成介電區；形成第二晶圓，包括：形成金屬墊；以及形成蝕刻停止層於金屬墊上，且蝕刻停止層接觸金屬墊；接合第一晶圓至第二晶圓，其中金屬管與金屬墊重疊；蝕刻第一晶圓與第二晶圓以形成開口，其中蝕刻步驟移除介電區並止於蝕刻停止層的上表面上；蝕刻蝕刻停止層；以及形成導電插塞於開口中。
本發明一實施例提供之半導體結構，包括：第一晶粒，包括：第一半導體基板；多個介電層，位於第一半導體基板下；多個金屬環狀物，每一金屬環狀物位於介電層之一中，其中金屬環狀物的內側橫向尺寸彼此不同，且其中金屬環狀物堆疊成金屬管；以及第一表面介電層，位於金屬環狀物與介電層下；以及第二晶粒，包括：第二半導體基板；金屬墊，位於第二半導體基板上；以及第二表面介電層，位於金屬墊上，其中第一表面介電層接合至第二表面介電層；以及導電插塞，穿過第一晶粒以接觸金屬墊的上表面。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接或物理接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
在多種實施例中，提供內連線兩個堆疊晶粒的內連線結構與其形成方法。一些實施例說明形成內連線結構的中間階段。一些實施例的一些變化亦說明如下。在多種圖式與實施例中，類似標號用於標示類似單元。
圖1至12係本發明一些實施例中，形成堆疊晶圓(與對應的堆疊晶粒)之中間階段的剖視圖。圖1至12所示的步驟亦對應圖15所示的製程流程300。
圖1係形成晶圓110的剖視圖。此個別製程可為圖15所示的製程流程中的製程302。在本發明一些實施例中，晶圓110為裝置晶圓，其包括主動裝置122如電晶體及/或二極體，且可包括被動裝置如電容、電感、電阻、或類似物。晶圓110可包含多個相同的晶片於其中，而晶片之一如圖所示。晶片於下述內容可改稱作裝置晶粒124。因此晶圓相關的後續內容亦可用於對應的裝置晶粒。在本發明一些實施例中，晶圓110為影像感測晶圓，其可為背照式影像感測晶圓，且主動裝置122可包含影像感測器如光二極體。在本發明一些實施例中，一些主動裝置122形成於半導體基板120的上表面上。主動裝置122的細節不在此說明。在本發明其他實施例中，晶圓110包含鈍化裝置晶粒，其不具有主動裝置。
在本發明一些實施例中，晶圓110包括邏輯裝置與電路與其中，其可包含特定應用積體電路。在本發明其他實施例中，晶圓110為邏輯晶圓，其可包含中央處理器晶粒、微控制器晶粒、輸入-輸入晶粒、基頻晶粒、應用處理器晶粒、或類似物。晶圓110亦可包括記憶體晶粒如動態隨機存取記憶體晶粒或靜態隨機存取記憶體晶粒。
在本發明一些實施例中，晶圓110包含半導體基板120，與形成於半導體基板120的上表面之結構(如電晶體)。半導體基板120的組成可為結晶矽、結晶鍺、結晶矽鍺、及/或III-V族半導體化合物(如磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、或類似物)。半導體基板120亦可為基體矽基板或絕緣層上半導體基板。淺溝槽隔離區(未圖示)可形成於半導體基板120中，以隔離半導體基板120中的主動區。雖然未圖示，可形成穿孔以延伸至半導體基板120中，且穿孔用於電性耦接晶圓110的相反兩側上的結構。
層間介電層126形成於半導體基板120上，並填入主動裝置122中的電晶體之閘極堆疊之間的空間(未圖示)。在本發明一些實施例中，層間介電層126的組成為磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、摻雜氟的矽酸鹽玻璃、四乙氧基矽烷的氧化物、或類似物。層間介電層126的形成方法可採用旋轉塗佈、可流動的化學氣相沉積、化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、或類似方法。雖然未圖示，但可形成接點蝕刻停止層於層間介電層126與主動裝置122之間，而接點插塞128穿過接點蝕刻停止層。
接點插塞128形成於層間介電層126中，其可用於電性連接主動裝置122至上方的金屬線路134與通孔136。在本發明一些實施例中，接點插塞128的組成為導電材料如鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、上述之合金、及/或上述之多層。形成接點插塞128的方法可包括形成接點開口於層間介電層126 (及下方的接點蝕刻停止層)中，將導電材料填入接點開口，並進行平坦化製程(如化學機械研磨製程)使接點插塞128的上表面與層間介電層126的上表面齊平。
內連線結構130位於層間介電層126與接點插塞128上。內連線結構130包括介電層132，以及形成於介電層132中的金屬線路134與通孔136。介電層132有時可稱作金屬間介電層。在本發明一些實施例中，一些下側的介電層132之組成為低介電常數的介電材料，其介電常數小於約3.0或約2.5。介電層132的組成可為Black Diamond (Applied Material的註冊商標)、含碳的低介電常數的介電材料、氫倍半矽氧烷、甲加倍半矽氧烷、或類似物。在本發明其他實施例中，介電層132的一部份或全部的組成為非低介電常數的介電材料，比如氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、或類似物。在本發明一些實施例中，形成介電層132的方法包括沉積含致孔劑的介電材料，接著進行硬化製程以驅出致孔劑，因此保留的介電層132轉為多孔性。蝕蝕刻停止層133的組成可為碳化矽、氮化矽、或類似物，其可形成於金屬間介電層如介電層132之間。
金屬線路134與通孔136形成於介電層132與蝕刻停止層133中。在同一水平的金屬線路134之後統稱作金屬層。在本發明一些實施例中，內連線結構130包括經由通孔136內連線的多個金屬層。金屬線路134與通孔136的組成可為銅或銅合金，亦可為其他金屬。金屬線路134與通孔136的形成製程可包含單鑲嵌製程或雙鑲嵌製程。在單鑲嵌製程中，先形成溝槽於介電層132之一中，接著將導電材料填入溝槽。接著可進行平坦化製程如化學機械研磨，以移除高於金屬間介電層的上表面之導電材料的多餘部份，以保留金屬線路於溝槽中。在雙鑲嵌製程中，形成溝槽與通孔開口於金屬間介電層中，而通孔開口位於溝槽下並連接至溝槽。接著將導電材料分別填入溝槽與通孔開口，以形成金屬線路與通孔。導電材料可包含擴散阻障層，與擴散阻障層上的含銅金屬材料。擴散阻障層可包含鈦、氮化鈦、鉭、氮化鉭、或類似物。
金屬線路134包含頂金屬線路134A。頂金屬線路134A亦可統稱為頂金屬層。個別的介電層132A之組成可為非低介電常數的介電材料如未摻雜的矽酸鹽玻璃、氧化矽、氮化矽、或類似物。介電層132A的組成亦可為低介電常數的介電材料，其可與下方的介電層132(如金屬間介電層)的材料類似。
在本發明一些實施例中，鈍化層138形成於頂金屬層上。鈍化層138為晶圓110的表面介電層。鈍化層138的組成為非低介電常數的介電材料，其功能為阻擋濕氣與有害化學品抵達主動裝置122與內連線結構130。此外，鈍化層138的材料組成可用於熔融接合，且可包含氧化矽。在本發明一些實施例中，沒有蝕刻停止層形成於頂金屬層(如金屬線路134)及鈍化層138之間。綜上所述，鈍化層138的下表面直接接觸金屬線路的上表面。鈍化層138的組成可為同質材料，即鈍化層138的所有部份由相同材料如氧化矽所組成。
晶圓110(裝置晶粒124)包括多個金屬管140，而圖式中以一個金屬管140為例。金屬管140的組成可為金屬與金屬合金如銅、鈦、鋁、鋁銅、鉭、鎢、或類似物。在一些實施例中，每一金屬管140包含擴散阻障層，與擴散阻障層上的金屬材料。擴散阻障層的組成可為鈦、鉭、氮化鈦、氮化鉭、或類似物。金屬材料可為銅、鋁、或類似物。如圖1所示，擴散阻障層35與金屬材料在一些金屬管140中，而其他金屬管、金屬線路、與通孔可具有類似結構。如圖所示的例子，金屬管140包括多個金屬線路部份134B-1、134B-2、134B-3、與134B-4各自在金屬線路層之一中。金屬線路部份(如金屬線路部份134B-1、134B-2、134B-3、與134B-4)與金屬線路134之一位於相同水平。如圖所示的例子，金屬管140更包括多個通孔部份136B-1、136B-2、與136B-3，其各自位於金屬通孔層之一中。通孔部份(如通孔部份136B-1、136B-2、及136B-3)與通孔136之一位於相同水平。金屬線路部份134B-1、134B-2、134B-3、與134B-4及通孔部份136B-1、136B-2、與136B-3可交錯配置。可以理解的是，晶圓110包含的金屬層與通孔層數目可比圖示的數目更多或更少。綜上所述，可對應改變金屬管140中的通孔部份與金屬線路部份的數目。金屬管140形成於相同製程中，比如形成金屬線路134與通孔136於相同金屬層中的製程。每一金屬線路部份134B-1、134B-2、134B-3、與134B-4及每一通孔部份136B-1、136B-2、與136B-3可為實心環狀物。上述步驟形成的金屬管140亦為實心金屬管。在一些實施例中，金屬管140經由一些金屬線路134與通孔136電性耦接至主動裝置122。
金屬管140圍繞介電區142於其中，且介電區142包含金屬管140所圍繞的介電層132的部份，在本發明一些實施例中，介電區142自介電區142的頂部至底部具有逐漸改變的橫向尺寸(如直徑)。舉例來說，所述實施例中的金屬管140的對應通孔部份所圍繞的每一介電部份之橫向尺寸，大於金屬管140的對應上方金屬線路部份所圍繞的介電部份之橫向尺寸。金屬管140的對應金屬線路部份所圍繞的每一介電部份之橫向尺寸，大於對應的上方通孔部份所圍繞的介電部份之橫向尺寸。綜上所述，介電區142的側壁與上表面形成多個階狀物。換言之，在金屬管140的每一雙鑲嵌結構中，金屬管140的通孔部份的內側側壁凹陷(相對於個別上方的金屬線路部份的內側側壁)。通孔部份與金屬線路部份的內側側壁，為接觸介電區142的側壁之側壁。
在本發明其他實施例中，在金屬管140的每一雙鑲嵌結構(或一些而非全部的雙鑲嵌結構)中，金屬管140的通孔部份136B-1、136B-2、與136-3的內側側壁與個別的上方金屬線路部份134B-2、134B-3、與134B-4的內側側壁對齊。換言之，相同雙鑲嵌結構中的金屬插塞140的每一通孔部份的內側側壁，可對準上方的金屬線路部份之內側側壁。舉例來說，通孔部份136B-1與金屬線路部份134B-2在相同的雙鑲嵌結構中，且可具有彼此對準的內側側壁。通孔部份136B-2與金屬線路部份134B-3在相同的雙鑲嵌結構中，且可具有彼此對準的內側側壁。通孔部份136B-3與金屬線路部份134B-4在相同的雙鑲嵌結構中，且可具有彼此對準的內側側壁。綜上所述，對應的介電區142具有比圖示更少的階狀物，因為一些雙鑲嵌結構中未形成階狀物。相反地，階狀物形成於雙鑲嵌結構之間。
在本發明一些實施例中，金屬管140的外側側壁實質上筆直且垂直。這表示金屬管140的通孔部份與金屬線路部份之外側側壁彼此對齊。在本發明一些實施例中，金屬管140的通孔部份與金屬線路部份之外側側壁彼此不對齊。舉例來說，當金屬線路部份134B-1、134B-2、134B-3、與134B-4及通孔部份136B-1、136B-2、與136B-3具有相同厚度(在水平方向)時，下側的通孔部份與金屬線路部份的外側側壁與金屬管140的中心線141之間的距離，會大於對應的上側的通孔部份與金屬線路部份的外側側壁與金屬管140的中心線141之間的距離。換言之，金屬管140的通孔部份與金屬線路部份的外側側壁亦形成多個階狀物。
圖13A係第一雙鑲嵌結構的下視圖，其由分別具有內側側壁136B-3’與134B-4’的通孔部份136B-3與金屬線路部份134B-4(圖1)所組成。內側側壁134B-4’與136B-3’分別具有直徑D1與D2，而直徑D2大於或等於直徑D1。圖13B係第二雙鑲嵌結構的下視圖，其由分別具有內側側壁136B-2’與134B-3’的通孔部份136B-2與金屬線路部份134B-3(圖1)所組成。內側側壁134B-3’與136B-2’分別具有直徑D3與D4，而直徑D4大於或等於直徑D3，且直徑D3更大於直徑D2。圖13C係第三雙鑲嵌結構的下視圖，其由分別具有內側側壁136B-1’與134B-2’的通孔部份136B-1與金屬線路部份134B-2(圖1)所組成。內側側壁14B-2’與136B-1’分別具有直徑D5與D6，而直徑D6大於或等於直徑D5，且直徑D5可更大於直徑D4。金屬線路部份13B-1(圖1)可與金屬線路部份134B-2(圖13C)具有類似的下視形狀，其內側側壁的尺寸大於直徑D6。
在整份說明書中，直徑D1至直徑D7可視作金屬管140的內側橫向尺寸。如圖13A、13B、與13C所示的一些實施例中，直徑D1至D7的相對關係可為D7>D6≥D5>D4≥D3>D2≥D1。
在圖13A、13B、與13C所示的例子中，雙鑲嵌結構的內側側壁與外側側壁具有圓形的下視形狀。可以理解的是，雙鑲嵌結構(與單鑲嵌結構)的內側側壁與外側側壁之下視圖，其採用的形狀可非圓形，其可包括但不限於方形、六角形、矩形、卵形、或類似形狀。舉例來說，圖14A所示的金屬管140中的金屬部份，具有下視形狀為方形的內側側壁，以及下視形狀為圓形的外側側壁。圖14B所示的金屬部份具有下視形狀為圓形的內側側壁，以及下視形狀為方形的外側側壁。
圖2係形成晶圓210的剖視圖。在本發明一些實施例中，晶圓210為裝置晶圓，其包括主動裝置222如電晶體及/或二極體，亦可包括被動裝置如電容、電感、電阻、或類似物。晶圓210可包含多個相同的晶片及/或晶粒(如裝置晶粒224)於其中，並顯示裝置晶粒224之一的細節。在本發明一些實施例中，裝置晶粒224為邏輯晶粒，其可為包含特定應用積體電路於其中的特定應用積體電路晶粒。在本發明一些實施例中，裝置晶粒224為邏輯晶粒，其可為中央處理器晶粒、微控制器晶粒、輸入-輸入晶粒、基頻晶粒、應用處理器晶粒、或類似物。裝置晶粒224亦可為記憶體晶粒如動態隨機存取記憶體晶粒或靜態隨機存取記憶體晶粒。在本發明其他實施例中，晶圓210包含被動裝置(而無主動裝置於其中)。
在本發明一些實施例中，晶圓210包含半導體基板220與形成於半導體基板220之上表面的結構如電晶體。半導體基板220的材料組成可與半導體基板120(圖1)的候選材料相同，且半導體基板220具有的結構可與半導體基板120具有的候選結構相同。雖然未圖示，可形成穿孔延伸至半導體基板220中，且穿孔用於電性耦接晶圓210的相反兩側上的結構。
層間介電層226形成於半導體基板220上，並填入主動裝置222中的電晶體之閘極堆疊之間的空間(未圖示)。在本發明一些實施例中，層間介電層226的材料組成與層間介電層126(圖1)的候選材料相同。層間介電層226的形成方法亦可採用旋轉塗佈、可流動的化學氣相沉積、化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、或類似方法。
接點插塞228形成於層間介電層226中。內連線結構230位於層間介電層226與接點插塞228上。內連線結構230包括介電層232，以及形成於介電層232中的金屬線路234與通孔236。介電層232亦可稱作金屬間介電層。亦可形成蝕刻停止層233。在本發明一些實施例中，一些介電層232的組成為低介電常數的介電材料，其介電常數低於約3.0或約2.5。在本發明其他實施例中，一些或全部的介電層232之組成為非低介電常數的介電材料如氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、或類似物。
金屬線路234與通孔236形成於介電層232與蝕刻停止層233中。在本發明一些實施例中，內連線結構230包括多個金屬層，其經由通孔236內連線。金屬線路234與通孔236的組成可為銅或銅合金，亦可為其他金屬。上述形成製程可包含單鑲嵌或雙廂嵌製程。金屬線路234包含金屬墊234A，其有時稱作頂部金屬線路。頂部金屬線路之一如圖所示，之後將稱作金屬墊234A。相同層中亦可存在其他金屬線路如金屬墊234A(未圖示)。個別介電層232A的組成可為非低介電常數的介電材料如未摻雜的矽酸鹽玻璃、氧化矽、氮化矽、或類似物；或者低介電常數的介電材料。
在本發明一些實施例中，鈍化層238形成於頂金屬層上。鈍化層238為晶圓210的表面介電層。鈍化層238的組成可為非低介電常數的介電材，其功用為阻擋濕氣與有害化學品抵達主動裝置222與內連線結構230。此外，鈍化層238的材料組成可用於熔融接合，且可包含氧化矽。在本發明一些實施例中，蝕刻停止層239形成於金屬線路234與鈍化層238之間。蝕刻停止層239的材料組成不同於鈍化層238的材料組成。蝕刻停止層239的材料可為氧化銅、氧化鉿、氧化鋁、氧化鎢、氮化矽、碳化矽、氮氧化矽、碳氮氧化矽、或類似物。
如圖3所示，晶圓110接合至晶圓210。此個別製程可為圖15所示的製程流程中的製程304。將晶圓110與晶圓210接合在一起的技術可為合適的接合技術如直接接合，其可包含氧化物對氧化物接合(又稱作熔融接合)。在本發明一些實施例中，直接接合製程中的鈍化層138與238為氧化物層(比如氧化矽)，其可經由熔融接合以形成Si-O-Si-鍵結並彼此接合。
圖4係在圖3所示的半導體裝置上，形成一或多個介電層於堆疊的晶圓上之後的剖視圖。此個別製程可為圖15所示的製程流程中的製程306。在本發明一些實施例中，介電層包括墊氧化物層22，與墊氧化物層22上的硬遮罩層24。墊氧化物層22的組成可為氧化矽，而硬遮罩層24的組成可為氮化矽。這些介電層亦可作為底抗反射塗層。舉例來說，墊氧化物層22的形成方法可採用熱氧化，以氧化半導體基板120的上表面層。硬遮罩層24的形成方法可採用沉積法如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或類似方法。墊氧化物層22與硬遮罩層24的組成亦可為其他介電材料。
接著可採用合適的沉積與光微影技術，形成圖案化遮罩如光阻(未圖示)於墊氧化物層22與硬遮罩層24上。可在墊氧化物層22與硬遮罩層24與晶圓110的半導體基板120上進行合適的蝕刻製程，比如反應性離子蝕刻製程或其他乾蝕刻製程。如此一來，開口26形成於墊氧化物層22及硬遮罩層24與半導體基板120中。此個別製程可為圖15所示的製程流程中的製程308。開口26穿過半導體基板120並止於下方的介電層。舉例來說，開口26可止於接點蝕刻停止層(未圖示，形成於層間介電層126上)的上表面，且開口26露出接點蝕刻停止層的上表面。在本發明其他實施例中，開口26穿過接點蝕刻停止層並止於層間介電層126的頂部上，且開口26露出層間介電層126的上表面。在本發明其他實施例中，開口26可穿過層間介電層126並止於下方介電層的上表面上。
如圖5所示，沉積介電層28。此個別製程可為圖15所示的製程流程中的製程310。介電層28可形成於開口26的底部與側壁上。此外，介電層28的一部份與介電層22及24重疊。介電層28的組成可為多種介電材料，其可用於製作積體電路。舉例來說，介電層28的組成可為氧化矽、氮化矽、氮氧化矽、碳化矽、或類似物。此外，上述介電材料的組合亦可用於形成介電層28。在本發明一些實施例中，介電層28的形成方法採用順應性的沉積法如化學氣相沉積或原子層沉積，因此介電層28為順應性的層狀物。舉例來說，介電層28的不同部份之厚度差異小於約20%。
如圖6所示，形成圖案化遮罩30。圖案化遮罩30可延伸至開口26中，以保護半導體基板120的側壁上的介電層28的部份。在本發明一些實施例中，圖案化遮罩30為光阻。
如圖7所示，圖案化遮罩30作為蝕刻晶圓110與210的下方部份時的蝕刻遮罩。此個別製程可為圖15所示的製程流程中的製程312。蝕刻為非等向，且可採用乾蝕刻。由於被蝕刻的下方結構包括不同材料，蝕刻亦可包括採用不同蝕刻氣體的多個蝕刻製程。如此一來，開口32可為開口26的延伸。進行蝕刻製程可露出金屬管140的內側表面。蝕刻氣體不會蝕刻金屬管140的露出部份，並蝕刻介電區142(圖6)。舉例來說，蝕刻氣體可包含三氟化氮與氨的混合氣體，或氫氟酸與氨的混合氣體，端視蝕刻部份的材料而定。
在圖6所示，在蝕刻介電區142時雖然不預期蝕刻金屬管140，但介電區142與金屬管140之間的蝕刻速率之間的蝕刻選擇性並非無限大，因此可能會使露出的金屬管140之角落圓潤化。總體而言，金數管140面對開口32的內側側壁將具有傾斜輪廓，且傾斜的內側側壁具有多個波紋。綜上所述，每一金屬線路部份134B-1、134B-2、134B-3、與134B-4及通孔部份136B-1、136B-2、與136B-3可具有自頂部至底部的連續傾斜側壁。
在移除介電區142之後，蝕刻鈍化層138與238的下方部份，且開口32延伸至蝕刻停止層239的上表面。在本發明一些實施例中，蝕刻停止層239用於確認何時應停止蝕刻。上述確認的進行方式為偵測蝕刻停止層239中的元素。一旦偵測到蝕刻停止層239中的元素(如氮，若上方的鈍化層138與238不含氮)，即表示已露出蝕刻停止層239。在露出蝕刻停止層239時，蝕刻停止於蝕刻停止層239上的區域。藉由形成蝕刻停止層239於晶圓210中，可較佳地控制製程而不需多餘蝕刻。舉例來說，晶圓110與210的邊緣部份與中心部份的蝕刻速率不同。為確保在露出晶圓210中的所有金屬墊234A之後才停止蝕刻，可延長蝕刻時間。延長蝕刻會損傷鈍化層138與238之間露出的接面，並可能產生空洞延伸至界面中。這些空洞會造成後續將金屬填入開口26與32的難度，並會使導電插塞具有空洞。形成蝕刻停止層239可改善製程控制，即可依需求減少過蝕刻。作為比較，晶圓110可不含蝕刻停止層於鈍化層138及頂金屬線路134A之間。
在一些實施例中，鈍化物層138與238中的開口32的部份陡峭。舉例來說，當鈍化物層138與238的組成為氧化矽時，蝕刻鈍化物層138與238可採用含氟氣體如四氟化碳、八氟環丁烷、氟仿、類似物、或上述之組合作為蝕刻氣體。蝕刻製程可添加氧氣。採用含碳與氟的蝕刻氣體會形成聚合物，其覆蓋形成於鈍化物層138與238中的開口側壁。聚合物的量會影響開口的側壁之垂直程度，而聚合物的適當厚度可讓鈍化物層138及238中的開口實質上垂直。調整氧氣流速可調整聚合物厚度，提供越多氧氣則聚合物越薄，反之亦然。在本發明一些實施例中，傾斜角度α大於約85度，且可介於約85度至約90度之間，或介於約88度至約90度之間。
如圖8所示，蝕刻蝕刻停止層以露出金屬墊234A。此個別製程可為圖15所示的製程流程中的製程314。蝕刻鈍化層138及238所用的製程條件，不同於蝕刻蝕刻停止層239所用的製程條件。舉例來說，蝕刻鈍化層138及238所用的蝕刻氣體，可與蝕刻蝕刻停止層239所用的蝕刻氣體不同。
如圖9所示，接著形成保護層36。此個別製程可為圖15所示的製程流程中的製程316。保護層36延伸至開口26與32的底部與側壁，並可延伸於介電層28上。保護層36的組成為介電材料，其可為氧化矽、氮化矽、氮氧化矽、碳化矽、或類似物。此外，前述介電材料的組成亦可用於形成保護層36。在本發明一些實施例中，保護層36的形成方法採用順應性的沉積法如原子層沉積或化學氣相沉積。綜上所述，保護層36的厚度一致或實質上一致。舉例來說，保護層36的不同部份之厚度差異小於約20%。保護層36的厚度可介於約30Å至約300Å之間。介電層28與保護層36的組成可為相同或不同的介電材料。
如圖10所示，進行非等向蝕刻以蝕刻保護層36，且蝕刻37可由箭頭標示。可進行非等向蝕刻而不需形成蝕刻遮罩。綜上所述，圖10所示的整個開口可暴露至蝕刻步驟。此個別製程可為圖15所示的製程流程中的製程318。蝕刻可包含乾蝕刻製程。在蝕刻中，移除保護層36的水平部份，而水平部份包括墊氧化物層22與硬遮罩層24的頂部上之保護層36的部份，以及開口32之底部的保護層36的部份。由於形成階梯狀的金屬管140，金屬管140的內側側壁均具有傾斜輪廓。此外，露出的金屬管140之角落圓潤化，且金屬管140的內側側壁可傾斜。這可輕易移除介電的保護層36的一些垂直部份。在一些實施例中，沒有保護層36的殘留部份接觸金屬管140的側壁。換言之，移除金屬管140的側壁上的介電的保護層36之部份。此外，保護層36的任何殘留部份不與金屬管140處於相同水平，比如在階狀物的角落。
由於鈍化層138與238中的開口32的部份之垂直輪廓，更由於鈍化層138與238之側壁上的保護層36之部份在開口32的深處中，蝕刻停止層239與鈍化層138及238之側壁上的保護層36的部份具有至少一些相同部份(可能是主要部份)保留。保護層36可具有相同部份保留於開口26中(與半導體基板120相同水平)，且可薄化保留部份。在非等向蝕刻時，亦可移除與半導體基板120相同水平的保護層36的部份。由於硬遮罩層24保護半導體基板120的側壁，開口26中的保護層36的保留部份之厚度可較大或較小，而不影響最終結構的效能。由於半導體基板120與鈍化層138及238比金屬管140的通孔部份與金屬線路部份的每一層厚，更因為鈍化層138及238的側壁實質上垂直，因此可自金屬管140移除保護層36，但可保留保護層36於鈍化層138及238的側壁上。因此保護層36可保護鈍化層138及238之間的界面，即接合界面。此外，在形成開口32時可能損傷界面，造成空洞延伸至界面中。保護層36的功能為至少部份地填入空洞。保護層36的保留部份形成兩個環狀物，一者在半導體基板120的水平，而另一者在鈍化層138及238的水平。
在本發明一些實施例中，接著將導電材料填入開口26與32中。上述製程形成的結構如圖11所示。在本發明一些實施例中，沉積導電阻障層38以襯墊開口26與32的側壁及底部。形成保護層36於鈍化層138與238的側壁上，可改善導電阻障層38的黏著性。此個別製程可為圖15所示的製程流程的製程320。導電阻障層38的組成可為鈦、氮化鈦、鉭、氮化鉭、上述之組合、或上述之複合層。在本發明一些實施例中，導電阻障層38具有實質上一致的厚度。導電阻障層38的形成方法可為順應性的沉積法如原子層沉積或化學氣相沉積。
此外，可沉積晶種層(導電材料40的一部份，未分開標示)於導電阻障層38上。晶種層的組成可為銅或銅合金。晶種層的形成方法可為合適的沉積技術如物理氣相沉積。一旦沉積導電阻障層38與晶種層，則將導電材料40填入其餘的開口26及32中。此個別製程可為圖15所示的製程流程中的製程322。導電材料40的組成亦可為銅或銅合金。在本發明一些實施例中，將導電材料40填入開口的方法可為電鍍製程。
在填入導電材料之後，可進行平坦化製程如化學機械研磨製程或機械研磨製程，以移除導電材料40與導電阻障層38的多餘部份。此個別步驟可為圖15所示的製程流程中的製程324。上述步驟形成的結構如圖11所示。在平坦化步驟時，保護層36的水平部份可作為化學機械研磨停止層。在本發明一些實施例中，墊氧化物層22或硬遮罩層24的水平部份可作為化學機械研磨停止層，並移除墊氧化物層22或硬遮罩層24的上方部份。如圖11所示，形成導電插塞42，其包含導電材料40與導電阻障層38的其餘部份。導電插塞42電性連接至金屬管140，其更連接至晶圓110中的主動裝置122。此外，導電插塞42電性連接至金屬墊234A，其可進一步連接至晶圓210中的主動裝置222。綜上所述，導電插塞42作為電性耦接及/或連接至主動裝置122與222所用的內連線。可以理解的是，保護層36包括半導體基板120中的第一部份，與鈍化層138及238中的第二部份。保護層36的第一部份與第二部份各自形成圍繞導電插塞42的完整環狀物。
如圖12所示，形成介電層44。介電層44的組成為介電材料，其可為氮化矽、氮氧化矽、碳氧化矽、碳化矽、上述之組合、或上述之多層。介電層44可由合適的沉積技術沉積，比如化學氣相沉積法、原子層沉積、電漿增強化學氣相沉積、或類似方法。在後續步驟中，可沿著切割線48將接合的晶圓110與210切割成多個封裝46，且每一封裝46包含裝置晶粒124與裝置晶粒224。在一些實施例中，裝置晶粒124為背照式影像感測器，而光可自裝置晶粒124的頂部投射至裝置晶粒124中的影像感測器上。
應注意的是，雖然圖11顯示兩個半導體晶圓堆疊在一起，本技術領域中具有通常知識者應理解圖12所示的堆疊半導體裝置僅用以舉例，其可具有多種替代、變化、與調整。舉例來說，堆疊半導體裝置可包含超過兩個半導體晶圓。
在上述內容中，說明本發明實施例的一些製程與結構。本發明實施例亦可包括其他結構與製程。舉例來說，可包含測試結構以助3D封裝或3D積體電路裝置的驗證測試。舉例來說，測試結構可包含形成於重佈線層中或基板上的測試墊，其可用於3D封裝或3D積體電路測試所用的探針及/或探針卡或類似物。可在中間結構與最終結構上進行驗證測試。此外，此處所述的結構與方法可結合測試方法，其結合已知良好晶粒的中間驗證以增加良率並降低成本。
本發明實施例具有一些有利特徵。藉由形成保護層，可保護兩個晶圓之間的接合界面並填充對應空洞。後續形成的導電插塞可具有較少空洞。此外，形成蝕刻停止層於鈍化層與頂金屬墊之間，可進一步減少損傷界面。
在本發明一些實施例中，方法包括接合第一晶圓至第二晶圓。第一晶圓包括多個介電層；金屬管，穿過介電層；以及介電區，被金屬管圍繞。介電區具有多個階狀物，且階狀物由金屬管所圍繞的介電層的部份的側壁與上表面所組成。方法亦包括蝕刻第一晶圓以移除介電區，並保留金屬管所圍繞的開口；延伸開口至第二晶圓中，以露出第二晶圓中的金屬墊；以及將導電材料填入開口，以形成導電插塞於開口中。在一實施例中，方法更包括：露出第二晶圓中的金屬墊之後，沉積介電保護層以延伸至開口中；以及進行非等向蝕刻，以移除金屬管中的介電保護層的部份。在一實施例中，非等向蝕刻之後的介電保護層具有保留的側壁部份以覆蓋第一晶圓中的第一表面介電層的側壁與第二晶圓中的第二表面介電層的側壁，其中第一表面介電層接合至第二表面介電層。在一實施例中，方法更包括形成金屬管，其中金屬管中的介電區自介電區的上表面至下表面具有逐漸縮小的橫向尺寸。在一實施例中，金屬管包括：多個金屬線路部份，且每一金屬線路部份位於介電層之一中；以及多個通孔部份，夾設於金屬線路部份之間，其中金屬線路部份與通孔部份形成多個環狀物，且每一環狀物的內側橫向尺寸大於或等於所有下側環狀物的內側橫向尺寸。在一實施例中，每一環狀物的橫向尺寸大於所有下側環狀物的內側橫向尺寸。在一實施例中，第二晶圓包括蝕刻停止層於金屬墊上並接觸金屬墊，且延伸開口至第二晶圓中的步驟包括：蝕刻蝕刻停止層上的介電層，且蝕刻止於蝕刻停止層上；以及蝕刻穿過蝕刻停止層，並採用不同蝕刻氣體蝕刻介電層與蝕刻停止層。
在本發明一些實施例中，方法包括形成第一晶圓，包括形成多個介電層；以及形成金屬管穿過介電層，且金屬管圍繞介電層的部份以形成介電區；形成第二晶圓，包括形成金屬墊；以及形成蝕刻停止層於金屬墊上，且蝕刻停止層接觸金屬墊；接合第一晶圓至第二晶圓，其中金屬管與金屬墊重疊；蝕刻第一晶圓與第二晶圓以形成開口，其中蝕刻步驟移除介電區並止於蝕刻停止層的上表面上；蝕刻蝕刻停止層；以及形成導電插塞於開口中。在一實施例中，在一實施例中，蝕刻第一晶圓與第二晶圓的步驟包括採用不同於蝕刻蝕刻停止層所用的蝕刻氣體，以蝕刻位於蝕刻停止層上並接觸蝕刻停止層的介電層。在一實施例中，形成金屬管的步驟包括形成內側橫向尺寸不同的多個金屬線路部份與多個通孔部份。在一實施例中，金屬管包括第一表面，朝向第一晶圓中的半導體基板；以及第二表面，遠離半導體基板，且金屬管的內側橫向尺寸在自第一表面至第二表面的方向中持續縮小。在一實施例中，每一金屬線路部份的內側橫向尺寸，與直接位於其上方及下方的通孔部份的內側橫向尺寸不同。在一實施例中，蝕刻第一晶圓的步驟包括：蝕刻穿過第一晶圓的半導體基板，以形成貫穿開口；形成介電襯墊層，以襯墊貫穿開口；以及蝕刻介電襯墊層，與介電襯墊層之底部下的第一晶圓的部份。在一實施例中，方法更包括：在蝕刻蝕刻停止層之後與形成導電插塞之前，形成介電保護層；以及移除金屬管的內側側壁上的介電保護層的部份，其中介電保護層包括第一晶圓的第一半導體基板的側壁上的上側部份，以及自第一晶圓延伸至第二晶圓中的下側部份。
在本發明一些實施例中，結構包括第一晶粒，其包括第一半導體基板；多個介電層，位於第一半導體基板下；多個金屬環狀物，每一金屬環狀物位於介電層之一中，其中金屬環狀物的內側橫向尺寸彼此不同，且其中金屬環狀物堆疊成金屬管；以及第一表面介電層，位於金屬環狀物與介電層下；第二晶粒，其包括第二半導體基板；金屬墊，位於第二半導體基板上；以及第二表面介電層，位於金屬墊上，其中第一表面介電層接合至第二表面介電層；以及導電插塞，穿過第一晶粒以接觸金屬墊的上表面。在一實施例中，結構更包括介電保護層，且介電保護層包括第一部份以圍繞導電插塞，其中介電保護層的第一部份接觸第一表面介電層與第二表面介電層的側壁。在一實施例中，介電保護層更包括第二部份以圍繞導電插塞，其中介電保護層的第二部份接觸第一半導體基板的側壁。在一實施例中，導電插塞具有金屬管中的一部份，且導電插塞的內側橫向尺寸自導電插塞的頂部至底部逐漸減少。在一實施例中，金屬環狀物包括多個鑲嵌結構，且每一鑲嵌結構具有金屬線路部份與金屬線路部份上的通孔部份，而通孔部份的第一內側橫向尺寸小於金屬線路部份的第二內側橫向尺寸。在一實施例中，結構更包括蝕刻停止層於金屬墊上並接觸金屬墊，且導電插塞穿過蝕刻停止層。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
α‧‧‧傾斜角度 D1、D2、D3、D4、D5、D6、D7‧‧‧直徑 22‧‧‧墊氧化物層 24‧‧‧硬遮罩層 26、32‧‧‧開口 28、44、132、132A、232、232A‧‧‧介電層 30‧‧‧圖案化遮罩 35‧‧‧擴散阻障層 36‧‧‧保護層 37‧‧‧蝕刻 38‧‧‧導電阻障層 40‧‧‧導電材料 42‧‧‧導電插塞 46‧‧‧封裝 48‧‧‧切割線 110、210‧‧‧晶圓 120、220‧‧‧半導體基板 122、222‧‧‧主動裝置 124、224‧‧‧裝置晶粒 126、226‧‧‧層間介電層 128、228‧‧‧接點插塞 130、230‧‧‧內連線結構 133、233、239‧‧‧蝕刻停止層 134、234‧‧‧金屬線路 134A‧‧‧頂金屬線路 134B-1、134B-2、134B-3、134B-4‧‧‧金屬線路部份 134B-2’、134B-3’、134B-4’、136B-1’、136B-2’、136B-3’‧‧‧內側側壁 136、236‧‧‧通孔 136B-1、136B-2、136B-3‧‧‧通孔部份 138、238‧‧‧鈍化層 140‧‧‧金屬管 141‧‧‧中心線 142‧‧‧介電區 234A‧‧‧金屬墊 300‧‧‧製程流程 302、304、306、308、310、312、314、316、318、320、322、324‧‧‧製程
圖1至12係一些實施例中，連接兩個晶粒的內連線結構於形成方法的中間階段之剖視圖。 圖13A、13B、與13C係一些實施例中，金屬管的不同層中的雙鑲嵌結構之下視圖。 圖14A與14B係一些實施例中，金屬管中的一些雙鑲嵌結構的下視圖。 圖15係一些實施例中，形成堆疊晶圓及/或晶粒結構的製程流程。
22‧‧‧墊氧化物層
24‧‧‧硬遮罩層
28、132、232‧‧‧介電層
36‧‧‧保護層
38‧‧‧導電阻障層
40‧‧‧導電材料
42‧‧‧導電插塞
110、210‧‧‧晶圓
120、220‧‧‧半導體基板
122、222‧‧‧主動裝置
126、226‧‧‧層間介電層
128、228‧‧‧接點插塞
130、230‧‧‧內連線結構
133、233、239‧‧‧蝕刻停止層
134、234‧‧‧金屬線路
134B-1、134B-2、134B-3、134B-4‧‧‧金屬線路部份
136、236‧‧‧通孔
136B-1、136B-2、136B-3‧‧‧通孔部份
138、238‧‧‧鈍化層
140‧‧‧金屬管
234A‧‧‧金屬墊

Claims (20)

  1. 一種半導體結構的形成方法，包括： 接合一第一晶圓至一第二晶圓，其中該第一晶圓包括： 多個介電層； 一金屬管，穿過該些介電層； 一介電區，被該金屬管圍繞，其中該介電區具有多個階狀物，且該些階狀物由該金屬管所圍繞的該些介電層的部份的側壁與上表面所組成； 蝕刻該第一晶圓以移除該介電區，並保留該金屬管所圍繞的一開口； 延伸該開口至該第二晶圓中，以露出該第二晶圓中的一金屬墊；以及 將一導電材料填入該開口，以形成一導電插塞於該開口中。
  2. 如申請專利範圍第1項所述之半導體結構的形成方法，更包括： 露出該第二晶圓中的該金屬墊之後，沉積一介電保護層以延伸至該開口中；以及 進行一非等向蝕刻，以移除該金屬管中的該介電保護層的部份。
  3. 如申請專利範圍第2項所述之半導體結構的形成方法，其中該非等向蝕刻之後，該介電保護層具有保留的一側壁部份以覆蓋該第一晶圓中的一第一表面介電層的側壁與該第二晶圓中的一第二表面介電層的側壁，其中該第一表面介電層接合至該第二表面介電層。
  4. 如申請專利範圍第1項所述之半導體結構的形成方法，更包括： 形成該金屬管，其中該金屬管中的該介電區自該介電區的上表面至下表面具有逐漸縮小的橫向尺寸。
  5. 如申請專利範圍第4項所述之半導體結構的形成方法，其中該金屬管包括： 多個金屬線路部份，且每一該些金屬線路部份位於該些介電層之一中；以及 多個通孔部份，夾設於該些金屬線路部份之間，其中該些金屬線路部份與該些通孔部份形成多個環狀物，且每一該些環狀物的內側橫向尺寸大於或等於所有下側環狀物的內側橫向尺寸。
  6. 如申請專利範圍第5項所述之半導體結構的形成方法，其中每一該些環狀物的橫向尺寸，大於所有下側環狀物的內側橫向尺寸。
  7. 如申請專利範圍第1項所述之半導體結構的形成方法，其中該第二晶圓包括一蝕刻停止層於該金屬墊上並接觸該金屬墊，且延伸該開口至該第二晶圓中的步驟包括： 蝕刻該蝕刻停止層上的一介電層，且蝕刻止於該蝕刻停止層上；以及 蝕刻穿過該蝕刻停止層，並採用不同蝕刻氣體蝕刻該介電層與該蝕刻停止層。
  8. 一種半導體結構的形成方法，包括： 形成一第一晶圓，包括： 形成多個介電層； 形成一金屬管穿過該些介電層，且該金屬管圍繞該些介電層的部份以形成一介電區；以及 形成一第二晶圓，包括： 形成一金屬墊； 形成一蝕刻停止層於該金屬墊上，且該蝕刻停止層接觸該金屬墊； 接合該第一晶圓至該第二晶圓，其中該金屬管與該金屬墊重疊； 蝕刻該第一晶圓與該第二晶圓以形成一開口，其中蝕刻步驟移除該介電區並止於該蝕刻停止層的上表面上； 蝕刻該蝕刻停止層；以及 形成一導電插塞於該開口中。
  9. 如申請專利範圍第8項所述之半導體結構的形成方法，其中蝕刻該第一晶圓與該第二晶圓的步驟包括採用不同於蝕刻該蝕刻停止層所用的蝕刻氣體，以蝕刻位於該蝕刻停止層上並接觸該蝕刻停止層的一介電層。
  10. 如申請專利範圍第8項所述之半導體結構的形成方法，其中形成該金屬管的步驟包括形成內側橫向尺寸不同的多個金屬線路部份與多個通孔部份。
  11. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該金屬管包括： 一第一表面，朝向該第一晶圓中的一半導體基板；以及 一第二表面，遠離該半導體基板，且該金屬管的內側橫向尺寸在自該第一表面至該第二表面的方向中持續縮小。
  12. 如申請專利範圍第11項所述之半導體結構的形成方法，其中每一該些金屬線路部份的內側橫向尺寸，與直接位於其上方及下方的該些通孔部份的內側橫向尺寸不同。
  13. 如申請專利範圍第8項所述之半導體結構的形成方法，其中蝕刻該第一晶圓的步驟包括： 蝕刻穿過該第一晶圓的一半導體基板，以形成一貫穿開口； 形成一介電襯墊層，以襯墊該貫穿開口；以及 蝕刻該介電襯墊層，與該介電襯墊層之底部下的該第一晶圓的部份。
  14. 如申請專利範圍第8項所述之半導體結構的形成方法，更包括： 在蝕刻該蝕刻停止層之後與形成該導電插塞之前，形成一介電保護層；以及 移除該金屬管的內側側壁上的該介電保護層的部份，其中該介電保護層包括該第一晶圓的一第一半導體基板的側壁上的一上側部份，以及自該第一晶圓延伸至該第二晶圓中的一下側部份。
  15. 一種半導體結構，包括： 一第一晶粒，包括： 一第一半導體基板； 多個介電層，位於該第一半導體基板下； 多個金屬環狀物，每一該些金屬環狀物位於該些介電層之一中，其中該些金屬環狀物的內側橫向尺寸彼此不同，且其中該些金屬環狀物堆疊成一金屬管； 一第一表面介電層，位於該些金屬環狀物與該些介電層下；以及 一第二晶粒，包括： 一第二半導體基板； 一金屬墊，位於該第二半導體基板上； 一第二表面介電層，位於該金屬墊上，其中該第一表面介電層接合至該第二表面介電層；以及 一導電插塞，穿過該第一晶粒以接觸該金屬墊的上表面。
  16. 如申請專利範圍第15項所述之半導體結構，更包括一介電保護層，且該介電保護層包括一第一部份以圍繞該導電插塞，其中該介電保護層的該第一部份接觸該第一表面介電層與該第二表面介電層的側壁。
  17. 如申請專利範圍第16項所述之半導體結構，其中該介電保護層更包括一第二部份以圍繞該導電插塞，其中該介電保護層的該第二部份接觸該第一半導體基板的側壁。
  18. 如申請專利範圍第15項所述之半導體結構，其中該導電插塞具有該金屬管中的一部份，且該導電插塞的該部份之內側橫向尺寸自該導電插塞的該部份之頂部至底部逐漸減少。
  19. 如申請專利範圍第15項所述之半導體結構，其中該些金屬環狀物包括多個鑲嵌結構，且每一該些鑲嵌結構具有一金屬線路部份與該金屬線路部份上的一通孔部份，而該通孔部份的第一內側橫向尺寸小於該金屬線路部份的第二內側橫向尺寸。
  20. 如申請專利範圍第15項所述之半導體結構，更包括一蝕刻停止層於該金屬墊上並接觸該金屬墊，且該導電插塞穿過該蝕刻停止層。
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