KR102227530B1 - 원하는 피쳐를 얻기 위해 에칭 프로세싱 중에 ulk 물질을 손상으로부터 보호하기 위한 제조 방법 - Google Patents

원하는 피쳐를 얻기 위해 에칭 프로세싱 중에 ulk 물질을 손상으로부터 보호하기 위한 제조 방법 Download PDF

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KR102227530B1
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다카시 야마무라
히로우키 나가이
류이치 아사코
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도쿄엘렉트론가부시키가이샤
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Abstract

ULK(ultra-low dielectric constant (k)) 물질 층을 포함하는 패터닝된 구조체를 가진 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 실시형태가 개시된다. 특히, 마이크로일렉트로닉 워크피스를 위한 기판 내의 패터닝된 구조체의 에칭 프로세싱 중에 ULK 피쳐를 보호하기 위한 보호 층을 성막하는 실시형태가 개시된다. 특정 실시형태에서, 이 보호 층은 에칭 챔버 내에 인 시투 성막된다(deposited in-situ).

Description

원하는 피쳐를 얻기 위해 에칭 프로세싱 중에 ULK 물질을 손상으로부터 보호하기 위한 제조 방법
본 출원은, 2016년 8월 26일자로 출원되고 발명의 명칭이 "ALD-SiO2 Chamfer-Less-Flow for Dual Damascene Structure"인 미국 가출원 제62/380,006 호의 동시 계류중인 임시 출원에 대한 우선권을 주장하며, 그 전체가 참고로서 포함된다.
본 개시는 마이크로일렉트로닉 워크피스를 프로세싱하는 방법, 특히 마이크로일렉트로닉 워크피스 상에 패터닝된 구조체를 생성하는 방법에 관한 것이다.
반도체 디바이스 형성은 기판 상에 다수의 물질 층의 형성, 패터닝, 및 제거와 관련된 일련의 제조 기술을 포함한다. 현재 그리고 다음 세대 반도체 디바이스의 물리적 및 전기적 사양을 만족시키기 위해, 프로세싱 플로우는 예를 들어 RC(resistance-capacitance) 지연, 전력 소모, 및 신뢰성 등의 다수의 성능 파라미터를 향상시키는 것이 요구된다. 예를 들어, ULK(ultra-low dielectric (k)) 물질의 완전성은 특정 실시형태에 대한 이들 특성들에 영향을 주는 하나의 요소(factor)이다. 또한, 패터닝된 구조체 내에 포함된 ULK 물질(ULK 피쳐)로 형성된 피쳐의 표면 상에 형성된 모따기 각도(chamfer angle)의 완전성은 또한 진보된 제조에 대한 중요한 사양이다. ULK 피쳐는 플라즈마 에칭 화학물 내에 존재하는 다수의 종에 의한 에칭 프로세스 중에 쉽게 손상될 수 있다. 이 손상은 ULK 물질의 k 값에 불리하게 영향을 줄 수 있고, 이에 따라 결과로 얻어지는 마이크로일렉트로닉 디바이스의 전기적 성능에 부정적인 영향을 준다. 이 손상은 또한, 마이크로일렉트로닉 워크피스에 대한 에칭 프로세싱으로부터 얻어지는 프로파일 및 치수에 영향을 줄 수 있다. 또한, 특히 작은 피치에서의 모따기 각도는 또한 감소 및/또는 둥글게 될 수 있으며, 이는 제조되는 결과적인 마이크로일렉트로닉 디바이스의 전기적 성능 및 신뢰성을 더욱 저하시킬 수 있다.
도 1a 내지 도 1d(종래 기술)는 듀얼 다마신 프로세스 플로우와 같은 종래의 프로세스 플로우에 대한 예시적 실시형태를 제공하고, ULK 물질은 종종 패터닝된 구조체 내에 트렌치 및 하나 이상의 비아를 형성하기 위한 플라즈마 에칭에서 손상된다. 우선 도 1a(종래 기술)를 참조하면, ULK 물질 층(116)을 포함하는 패터닝된 구조체에 대한 실시형태(100)가 도시되어 있다. 특히, 다수의 전기 물질 층이 기판(120) 내에 형성된다. 기판(120) 및 콘택트 영역(122)을 커버하기 위한 보호 라이너(protective liner)(118)가 형성된다. 보호 라이너(118) 상에 ULK 물질 층(116)이 형성된다. ULK 물질 층(116)의 상부에 하드 마스크(hard mask; HM) 층(114)이 형성된다. HM 층(114)의 상부에 콘택트 층(112) 및 제2 하드 마스크(HM) 층(110)이 형성되고 패터닝된다. 유기 층(108)은, 패터닝된 층(110/112/114)의 상부에 형성되고, 패터닝된 층(110/112) 내에 충전된다. 유기 층(108)의 상부에 패시베이션 층(106) 및 반사 방지 코팅(anti-reflective coating) 층(104)이 각각 형성된다. 최종적으로, ARC 및 패시베이션 층(104/106)의 상부에 포토레지스트(PR) 층(102)이 형성되고, PR 층(102)은 개구부(124)를 형성하기 위해 패터닝된다. 추가(또는 더 적은) 프로세스 플로우 단계가 예를 들어 듀얼 다마신 프로세스 플로우의 일부로서 포함될 수도 있다.
보호 라이너(118)는 예를 들어, SiN, SiOx, SiC, 질소 도핑 실리콘, 금속 산화물, 금속 질화물, 금속, NBLoK(질소 장벽 로우 k 물질), 실리콘 탄질화물(SiCN), 및/또는 다른 원하는 보호 라이너 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. ULK 물질 층(116)은, 예를 들어, SiCOH, 조밀한(dense) SiCOH, 다공성의 SiCOH, 다른 다공성의 유전체 물질, 및/또는 다른 ULK 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. HM 층(114)은, 예를 들어, TEOS(tetraethyl orthosilicate), 실리콘 산화물(SiOx), 저온 실리콘 산화물, 실리콘 질화물(SiN), 희생 SiN, SiCOH, 실리콘 산질화물(SiON), 및/또는 다른 하드 마스크 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. 콘택트 층(112)은, 예를 들어, 티타늄 질화물(TiN)을 포함하는 금속 질화물, 금속 산화물, 및/또는 다른 금속 콘택트 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. 제2 HM 층(110)은, 예를 들어, HM 층(114)을 위해 사용되는 것과 유사한 물질이 될 수 있다. 유기 층(108)은, 예를 들어, OPL(organic planarizing layer), SOH, SOC, 및/또는 다른 유기 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. 패시베이션 층(106)은, 예를 들어, 비정질 실리콘 산질화물(SiON) 막, SiARC, SOG(spin on glass), 저온 산화물, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, TEOS, 및/또는 다른 패시베이션 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. ARC 층(104)은, 예를 들어, 실리콘계 ARC 물질, 티타늄계 ARC 물질, BARC(bottom anti-reflective coating) 물질, 유기 층(108)을 위해 사용된 것과 유사한 물질, 및/또는 다른 ARC 물질을 포함하는 하나 이상의 물질이 될 수 있지만, 이것에 한정되지 않는다. PR 층(102)은, 예를 들어, 양의 포토레지스트 물질 또는 음의 포토레지스트가 될 수 있다. 또한, 이것들은 예시적 물질로 제공되었고, 추가의 그리고/또는 상이한 물질이 사용될 수도 있다.
도 1b(종래 기술)는 패터닝된 구조체 내에 비아(132)가 형성된 패터닝된 구조체를 위한 실시형태(130)를 도시한다. 비아(132)는 ULK 층(116)을 통해 적어도 부분적으로 연장된다. 특정 실시형태에서, 비아(132)는 보호 라이너(118)의 상부에 놓이거나 보호 라이너(118)로 부분적으로 연장될 수 있다. 또한, 패시베이션 층(106), ARC 층(104), 및 PR 층(102)은 제거되었다. 비아(132)의 형성을 위해, 표준 유전체를 포함하는 플라즈마 에칭 및 유기 에칭 프로세스 단계가 사용될 수 있고, 이 플라즈마 에칭은 플루오르화 탄소, 산소, 질소, 수소, 아르곤 및/또는 다른 가스를 함유하는 플라즈마를 포함할 수 있다. 예를 들어, 불소 및 탄소 플라즈마 건식 에칭이 사용될 수 있다. 또한, 이 플라즈마 에칭은 패시베이션 층(106) 및 ARC 층(104)을 방향성으로(directionally) 에칭하기 위한 상이한 방전 플라즈마로 약간의 단계로 이루어질 수 있으며, 이어서 패시베이션 층(106) 및 ARC 층(104)은 유기 층(108)을 노출시키기 위해 부분적인 비아 형성 후에 제거된다. 다른 변형도 구현될 수 있다.
도 1c(종래 기술)는 유기 층(108)이 제거된 후의 패터닝된 구조체를 위한 실시형태(140)를 도시한다. 이러한 유기 층(108)의 제거는 ULK 피쳐(158)에 인접한 비아(132)를 포함하는 구조체를 노출시킨다. 유기 층(108)의 제거를 위해, 예를 들어 하나 이상의 산화물 및 탄소 플라즈마 건식 에칭 단계와 같은 표준 애쉬(ash) 프로세스가 유기 층(108)을 박리하기 위해 사용될 수 있다. 예를 들어, 산소, 이산화탄소, 일산화탄소, 질소, 수소, 메탄, 아르곤, 및/또는 다른 가스를 함유하는 플라즈마 에칭을 포함하지만 이것에 한정되지 않는 표준 애쉬 단계가 사용될 수 있다. 이 애쉬 프로세스 단계는 또한 익스 시투 애셔 장치(ex-situ asher apparatus) 또는 시스템에 의해 수행될 수 있다. 다른 변형도 구현될 수 있다.
도 1d(종래 기술)는 트렌치(152)가 형성된 후의 패터닝된 구조체를 위한 실시형태(150)를 도시한다. 도시된 바와 같이, 비아(132)는 또한 보호 라이너(118)의 나머지 부분을 통해 그리고 결과로 얻어진 ULK 피쳐(158)의 양측 상의 콘택트 영역(156)으로 에칭되었다. 모따기된 모서리(chamfered corner)(154)는 또한 ULK 피쳐(158)의 엣지(edge) 상에 형성되었다. 이 모따기된 모서리(154)는 유기 층(108)을 제거하고 트렌치(152)를 생성하는 에칭 프로세스 중에 손상받기 쉽다. 트렌치를 에칭하기 위해, 불소 및 탄소 플라즈마 에칭이 사용될 수 있고, 이 플라즈마 에칭은 플루오로카본, 산소, 질소, 아르곤, 수소, 메탄, 및/또는 다른 가스를 함유하는 플라즈마를 포함할 수 있다. 또한, 이 플라즈마 에칭은 방향성 에칭을 위해 상이한 방전 플라즈마에 의한 몇가지 단계로 이루어질 수 있다. 다른 변형도 구현될 수 있다.
도 1a 내지 도 1d(종래 기술)와 관련하여 부분적으로 도시된 바와 같은 전통적인 BEOL(back end-of-line) 이중 다마신 구조체 통합 올인원 에칭 플로우에 있어서, 모따기된 모서리(154)는 도 1d(종래 기술)에 도시된 트렌치(152)를 형성하는 트렌치 에칭 프로세스 동안의 래디컬/이온 충격(bombardment)에 의해 플라즈마 에칭에 광범위하게 노출된다. 예를 들어, ULK 피쳐(158)의 모따기된 모서리(154)는 흔히 ULK 피쳐(158)의 다른 영역에서의 ULK 물질보다 더 빠른 레이트로 에칭되고, 이에 따라 모따기된 모서리(154)에서 라운드형 및 유선형(chopped)의 구조가 얻어진다. 또한, ULK 피쳐(158)는, 도 1b(종래 기술)에 도시된 바와 같이, 유기 층(108)을 제거하는 플라즈마 유기 스트립 에칭 프로세싱에 의해 손상될 수 있다.
후속하는 트렌치 에칭 프로세싱 및 통상적인 습식 세정 프로세스 후에, ULK 피쳐(158)를 포함하는 이중 다마신 구조는 금속화 프로세스 통해 하나 이상의 금속 층을 부가함으로써 (예를 들어, 구리를 사용하여) 전형적으로 금속화된다. 트렌치 에칭 프로세스로부터 얻어지는 라운드형 및 유선형의 모따기된 모서리(154)로 인해, 금속 층(예컨대, 구리)과 하방의 콘택트 사이의 거리가 더 짧아지고, 이것은 원하지 않는 전기적 단락을 초래하여 성능과 수명의 저하를 초래할 수 있다. 이와 같이, ULK 피쳐(158)에 대한 손상을 감소시키는 것이 바람직하다.
ULK(ultra-low dielectric constant (k)) 물질 층을 포함하는 패터닝된 구조체를 가진 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 실시형태가 개시된다. 특히, 개시된 실시형태는, 마이크로일렉트로닉 워크피스를 위한 기판 내의 패터닝된 구조체의 에칭 프로세싱 중에 ULK 피쳐를 보호하기 위한 보호 층을 성막한다. 특정 실시형태에서, 이 보호 층은 에칭 챔버 내에 인 시투 성막된다(deposited in-situ).
일 실시형태에서, 마이크로일렉트로닉 워크피스를 프로세싱하는 방법이 개시되고, 상기 방법은, 유기 층 및 하나 이상의 ULK(ultra-low dielectric constant) 피쳐를 포함하는 패터닝된 구조체를 마이크로일렉트로닉 워크피스의 일부인 기판에 제공하는 단계, 상기 하나 이상의 ULK 피쳐를 노출시키기 위해 상기 패터닝된 구조체 상에 에칭 프로세스를 수행하는 단계, 상기 하나 이상의 ULK 피쳐를 보호하기 위한 보호 층을 형성하기 위해 성막 프로세스를 수행하는 단계, 상기 유기 층을 박리하기(strip) 위해 유기 애쉬 프로세스(organic ash process) - 상기 유기 애쉬 프로세스(organic ash process) 동안 상기 보호 층은 상기 하나 이상의 ULK 피쳐를 보호함 - 를 수행하는 단계, 및 상기 보호 층을 제거하기 위해 추가 에칭 프로세스 - 상기 보호 층은 상기 추가 에칭 프로세스 동안 적어도 부분적으로 상기 하나 이상의 ULK 피쳐를 보호함 - 를 수행하는 단계를 포함한다.
추가 실시형태에서, 제조 시스템을 위한 에칭 챔버 내에 마이크로일렉트로닉 워크피스가 배치되고, 에칭 챔버로부터 마이크로일렉트로닉 워크피스를 제거하지 않고 성막 프로세스가 수행된다. 다른 실시형태에서, 성막 프로세스는 패터닝된 구조체 상의 산화물 함유 층의 ALD(atomic layer deposition)을 포함한다. 또 다른 실시형태에서, 산화물 함유 층은 SiO2 막이다.
추가 실시형태에서, 유기 애쉬 프로세스 및 추가 에칭 프로세스는 각각 플라즈마 에칭 프로세스를 포함한다.
추가 실시형태에서, 에칭 프로세스는 하나 이상의 ULK 피쳐에 인접한 패터닝된 구조체 내의 하나 이상의 비아를 개방하기 위한 비아 에칭 프로세스를 포함한다. 다른 실시형태에서, 추가 에칭 프로세스는, 하나 이상의 트렌치 및 하나 이상의 비아를 형성하고 보호 층을 제거하기 위한 트렌치 에칭 프로세스를 포함하고, 보호 층은 트렌치 에칭 프로세스 동안 적어도 부분적으로 하나 이상의 ULK 피쳐를 보호한다.
추가 실시형태에서, 모따기 각도(θ)는 하나 이상의 ULK 피쳐의 하나 이상의 모서리에 대하여 표면 내에 형성된다. 다른 실시형태에서, 모따기 각도(θ)는 85° ≤ θ ≤ 90°가 되도록 형성된다. 또 다른 실시형태에서, 모따기 각도(θ)는 40° ≤ θ ≤ 85°가 되도록 형성된다.
추가 실시형태에서, 성막 프로세스 후에 보호 층이 부분적으로 제거되어, 하나 이상의 ULK 피쳐를 보호하는 하나 이상의 기둥(pillar)을 남긴다. 다른 실시형태에서, 상기 방법은 또한, 성막 프로세스 전에 유기 층을 위한 두께를 사용하여 하나 이상의 기둥을 위한 높이를 제어하는 단계를 포함한다. 또 다른 실시형태에서, 하나 이상의 기둥을 위한 높이는 에칭 프로세스에서 형성되는 트렌치를 위한 깊이에 기초하여 선택된다.
추가 실시형태에서, 유기 애쉬 프로세스가 부분적으로 보호 층을 제거하여, 하나 이상의 ULK 피쳐를 보호하기 위한 하니 이상의 보호 플러그를 남긴다. 다른 실시형태에서, 보호 층은 유기 막이다.
추가 실시형태에서, 성막 프로세스는, 패터닝된 구조체를 커버하고 하나 이상의 비아를 부분적으로 충전하는 얇은 보호 층을 형성한다. 다른 실시형태에서, 얇은 보호 층은 유기 막이고, 유기 애쉬 프로세스는 부분적으로 얇은 보호 층을 제거한다. 또 다른 실시형태에서, 성막 프로세스 및 유기 애쉬 프로세스는, 유기 막 내에 하나 이상의 비아가 충전되어서 하나 이상의 ULK 피쳐를 보고하기 위한 하나 이상의 보호 플러그를 남길 때까지 순환적으로 반복된다.
추가 실시형태에서, 보호 층을 형성하기 위한 성막 프로세스가 수행되기 전에 유기 층을 제거하기 위해 유기 애쉬 프로세스가 수행된다. 다른 실시형태에서, 유기 애쉬 프로세스가 부분적으로 보호 층을 제거하여, 하나 이상의 ULK 피쳐를 보호하기 위한 하니 이상의 보호 플러그를 남긴다. 또 다른 실시형태에서, 보호 층은 유기 막이다.
추가 실시형태에서, 상기 방법은 ULK 피쳐 위에 금속 층을 형성하기 위해 금속화 프로세스를 수행하는 단계를 더 포함한다. 다른 실시형태에서, 금속 층은 구리를 포함한다.
추가 실시형태에서, 하나 이상의 ULK 피쳐는 k ≤ 3.3이 되도록 3.3 이하의 유전 상수(k)를 갖는다. 다른 실시형태에서, 하나 이상의 ULK 피쳐는 2.0 ≤ k ≤ 3.3이 되도록 2.0 내지 3.3의 유전 상수(k)를 갖는다.
원한다면 상이하거나 추가적인 피쳐, 변형, 및 실시형태가 구현될 수 있으며, 관련된 시스템 및 방법이 또한 이용될 수 있다.
본 발명 및 그 이점에 대한 보다 완전한 이해는 유사한 도면 부호가 유사한 피쳐를 나타내는 첨부 도면과 관련하여 취해진 다음의 설명을 참조함으로써 얻어질 수 있다. 그러나, 첨부 도면은 개시된 개념의 예시적인 실시형태만을 도시하고, 따라서 개시된 개념이 다른 동등한 효과의 실시형태를 인정할 수 있기 때문에 범위의 제한으로 간주되어서는 안된다.
도 1a 내지 도 1d(종래 기술)는, 듀얼 다마신 프로세스 플로우와 같은 종래의 프로세스 플로우에 대한 예시적 실시형태를 제공하고, ULK 물질은 종종 패터닝된 구조체 내에 트렌치 및 하나 이상의 비아를 형성하기 위한 플라즈마 에칭에서 손상된다.
도 2는 ULK 피쳐를 보호하기 위한 보호 층을 성막하는 제조 방법을 위한 예시적 실시형태의 플로우 다이어그램이다.
도 3은 여기에 개시된 실시형태를 위해 사용될 수 있는 워크 피스 제조 시스템을 위한 예시적 실시형태의 블록 다이어그램이다.
도 4a 내지 도 4d는, 패터닝된 구조체 내에 비아가 형성된 후에 ULK 피쳐를 보호하기 위해 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 5a 내지 도 5f는, 패터닝된 구조체 내에 비아가 형성된 후에 ULK 피쳐를 보호하기 위한 보호 플러그를 형성하기 위해 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 6a 내지 도 6c는, 비아가 형성된 후에 그리고 패터닝된 구조체를 위한 위에 놓이 유기 층의 제거 후에 ULK 피쳐를 위한 보호 플러그를 형성하기 위해 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 7a 내지 도 7d는, 패터닝된 구조체 내에 비아가 형성된 후에 ULK 피쳐를 보호하기 위한 보호 플러그를 형성하기 위해 일련의 단계에서 얇은 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
ULK(ultra-low dielectric constant (k)) 물질 층을 포함하는 패터닝된 구조체를 가진 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 실시형태가 개시된다. 특히, 개시된 실시형태는, 마이크로일렉트로닉 워크피스를 위한 기판 내의 패터닝된 구조체의 에칭 프로세싱 중에 ULK 피쳐를 보호하기 위한 보호 층을 성막한다. 특정 실시형태에서, 이 보호 층은 에칭 챔버 내에 인 시투 성막된다(deposited in-situ).
반도체 디바이스 산업이 점점 더 작은 임계 치수로 이동함에 따라, 현재 및 차세대 디바이스의 전기적, 물리적, 및 신뢰성 사양을 충족하거나 초과하는 새로운 프로세스 플로우를 개발할 필요성이 커졌다. 전술한 바와 같이, 전형적인 프로세스 플로우에 대해 이러한 보다 작은 임계 치수에서 직면한 두 가지 문제점은, 에칭 프로세싱 동안의 초저 유전 상수(k)(ULK) 물질 층에 대한 손상 및 결과적인 ULK 피쳐에 대한 모따기 각도 열화이다. 여기에 개시된 실시형태는 ULK 층에 대한 손상 및 ULK 피쳐에 대한 모따기 각도에 대한 손상이 프로세스 처리량에 대한 최소 변화로 해결될 수 있는 방법을 제공한다. 개시된 실시형태에서, 패터닝된 구조체를 위해 개방된 피쳐들을 부분적으로 또는 완전히 충전하는 보호 층(예를 들어, 유기 막, 산화물 함유 층, 폴리머 층 등)이 성막되며, 패터닝된 구조체는: (1) 하나 이상의 ULK 피쳐, 및 (2) 하나 이상의 비아 또는 ULK 피쳐(들)의 측벽을 노출시키는 ULK 피쳐(들)에 인접한 다른 구조체 타입을 포함한다. 특정 실시형태에서, 에칭 챔버는, 패터닝된 구조체를 위한 개방된 패쳐를 부분적으로 또는 완전히 충전하는 에침 챔버 내에서의 인 시투의 보호 층(예를 들어, 유기 막, 산화물 함유 층, 폴리머 층 등)을 성막하기 위해 사용되며, 패터닝된 구조체는: (1) 하나 이상의 ULK 피쳐, 및 (2) 하나 이상의 비아 또는 ULK 피쳐(들)의 측벽을 노출시키는 ULK 피쳐(들)에 인접한 다른 구조체 타입을 포함한다. 후속 에칭 프로세스 단계 동안, 보호 층은, ULK 피쳐를 손상으로부터 보호하고 ULK 피쳐의 하나 이상의 모서리 및/또는 측벽을 부식으로부터 보호한다. 이와 같이, 개시된 실시형태는 결과로 얻어진 ULK 피쳐의 모따기된 모서리에 대한 원하지 않는 라운드형 엣지를 현저히 감소시킨다. 개시된 실시형태는, 약 85° 내지 약 90° 사이(예를 들어, 85° ≤ θ ≤ 90°)의 ULK 피쳐의 모서리에 대한 모따기 각도(θ, 도 5f에 도시된 바와 같음)를 생성하는데 사용될 수도 있다. 또한, ULK 피쳐의 모서리에 대해 약 90°에 가까운 모따기 각도는 모따기가 없는 모서리로 간주되고 약 90°에 가까운 모따기 각도를 갖는 모서리를 갖는 ULK 피쳐에 인접한 비아는 모따기 없는 비아로 간주된다.
도 2는 ULK 피쳐를 보호하기 위한 보호 층을 성막하는 제조 방법을 위한 예시적 실시형태(200)의 플로우 다이어그램이다. 블록(202)에서, 마이크로일렉트로닉 워크피스를 위한 기판 상에 패터닝된 구조체가 제공되고, 이 패터닝된 구조체는 하나 이상의 ULK 물질 층을 포함한다. 블록(204)에서, 하나 이상의 ULK 피쳐에 인접한 패터닝된 구조체 내에 하나 이상의 비아(들) 또는 다른 구조체 타입이 부분적으로 또는 완전히 개방된다. 블록(206)에서, 하나 이상의 ULK 피쳐를 보호하기 위한 보호 층이 성막된다. 특정 실시형태에서, 이러한 보호 층의 성막은 에칭 챔버 내에서 인 시투 수행될 수 있다(즉, 에칭 프로세싱 챔버로부터 마이크로일렉트로닉 워크피스를 제거하지 않음). 블록(208)에서, 하나 이상의 추가 에칭 프로세스 단계가 수행되고, 보호 층은 하나 이상의 ULK 피쳐를 적어도 부분적으로 보호한다. 블록(210)에서, 필요에 따라 또는 원하는 대로, 하나 이상의 ULK 피쳐를 노출시키기 위해 보호 층이 제거된다. 블록(212)에서, 마이크로일렉트로닉 워크피스를 더 제조하기 위해, 추가 에칭 프로세스 또는 금속화 프로세스 단계와 같은 하나 이상의 추가 프로세스 단계가 원하는 대로 수행된다. 특정 실시형태에서, 블록(208)에서의 추가 에칭 프로세스 단계뿐만 아니라 블록(210)에서의 보호 층의 제거가 또한 에칭 챔버 내에서 인 시투 수행될 수 있다(즉, 에칭 프로세싱 챔버로부터 마이크로일렉트로닉 워크피스를 제거하지 않음).
다수의 상이한 물질들이 ULK 물질 층의 형성을 위해 사용될 수 있다. ULK 물질은, 3.9인 실리콘 이산화물(SiO2)의 유전 상수에 비해 매우 낮은 유전 상수를 갖는 물질이다. 예를 들어, 3.3 이하(예를 들어, k ≤ 3.3)의 유전 상수, 바람직하게는 2.0 내지 3.3(예를 들어, 2.0 ≤ k ≤ 3.3)의 유전 상수를 갖는 물질이, 여기에 개시된 ULK 물질 층의 형성을 위한 ULK 물질로서 사용될 수 있다. 예시적 물질은, SiCOH, 조밀한 SiCOH, 다공성 SiCOH, 다른 다공성 유전체 물질, 및/또는 3.3 이하(예를 들어, k ≤ 3.3)의 유전 상수, 바람직하게는 2.0 내지 3.3(예를 들어, 2.0 ≤ k ≤ 3.3)의 유전 상수(k)를 갖는 다른 ULK 물질을 포함하지만, 이것에 한정되지 않는다.
전술한 바와 같이, 이들 ULK 물질은 에칭 프로세싱 및 관련 화학물에 기인한 손상 및/또는 열화의 영향을 받기 쉽다. 따라서, 개시된 실시형태에서, 워크피스 제조 방법은, 후속 에칭 프로세스 단계(예를 들어, 에쉬 프로세스 단계, 트렌츠 프로세스 단계 등) 동안 ULK 피쳐 및 ULK 피쳐의 하나 이상의 모서리를 손상으로부터 보호하기 위해 에칭 프로세스가 계속되기 전에, 패터닝된 구조체를 부분적으로 또는 완전히 충전하기 위한 보호 층을 성막한다. 특정 실시형태에서, 이 보호 층은 에칭 챔버 내에 인 시투 성막된다. 마이크로일렉트로닉 워크피스를 제거하지 않는 이들 심시형태에 대하여 에칭 챔버 내에서 성막 프로세스가 인 시투 수행되기 때문에, 프로세스 처리량이 현저하게 영향을 받지 않는다. 또한, 보호 물질은 워크피스와 호환되며 후속 프로세스 단계에서 세정될 수 있다.
도 4a 내지 도 4d, 도 5a 내지 도 5f, 도 6a 내지 도 6c, 및 도 7a 내지 도 7d와 관련하여 더 많은 예시적인 프로세스 플로우가 설명되지만, 다양한 워크피스 제조 프로세스가 ULK 피쳐를 보호하기 위한 여기에 개시된 보호 층 성막 기술을 여전히 이용하면서 구현될 수 있다. 이들 예시적 프로세스 플로우가 논의되기 전에, 예시적 플라즈마 에칭 프로세싱 시스템의 실시형태(300)가 도 3과 관련하여 개시된다. 그러나, 여기에 개시된 기술은 광범위한 에칭 프로세싱 시스템과 함께 사용될 수 있고 실시형태(300)는 간단한 하나의 예시적 실시형태이다.
도 3은 여기에 개시된 실시형태를 위한 에칭 챔버로서 사용될 수 있는 플라즈마 프로세싱 장치와 같은 워크피스 제조 시스템을 위한 예시적 실시형태(300)의 블록 다이어그램이다. 특히, 도 3은 여기에 개시된 프로세싱 기술을 구현하는데 사용될 수 있는 단지 예시를 목적으로 하는 플라즈마 프로세싱 장치를 위한 하나의 예시적 실시형태를 도시한다. 다른 플라즈마 프로세스 시스템 및 다른 에칭 프로세스 시스템이 여기에 개시된 기술을 동일하게 구현할 수 있다는 것이 인식될 것이다. 도 3의 예시적 실시형태(300)를 위해, 마이크로일렉트로닉 워크피스를 위한 에칭 챔버를 제공하는 프로세스 스페이스(process space; PS)를 포함하는 용량성 결합 플라즈마 프로세싱 장치를 위한 개략적인 단면도가 제공된다. 예를 들어, 유도성 결합 플라즈마 프로세싱 장치, 마이크로웨이브 플라즈마 프로세싱 장치 등을 포함하는 대안적 플라즈마 프로세스 장치가 사용될 수도 있지만, 이것에 한정되지 않는다. 용량성 결합 플라즈마 프로세싱 장치는, 이러한 장치의 전극 간격이 플라즈마 스페이스의 국부화된 영역으로의 가스의 유익한 제어를 가능하게 하여 기판 상에 국부적인 플라즈마 프로세싱을 제공하므로, 특히 적합할 수 있다.
플라즈마 프로세싱 장치(300)는 애싱(ashing), 에칭, 성막, 세정, 플라즈마 중합, PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition) 등을 포함하는 다중 동작을 위해 사용될 수 있다. 플라즈마 프로세싱 장치(300)의 구조는 잘 알려져 있고, 여기에 제공된 특정 구조는 단지 예시이다. 알루미늄 또는 스테인레스 스틸 등의 금속으로 만들어진 진공 챔버가 될 수 있는 프로세싱 챔버(301) 내에서 플라즈마 프로세싱이 실행될 수 있다. 프로세싱 챔버(301)는 플라즈마 생성을 위한 프로세스 스페이스를 제공하는 프로세싱 베셀(vessel)을 규정한다. 프로세싱 베셀의 내벽은 알루미나, 이트리아(yttria), 또는 다른 보호제로 코팅될 수 있다. 프로세싱 베셀은 실린더 형상이 되거나 다른 기하학적 구성을 가질 수 있다.
프로세싱 챔버(301) 내의 하부, 중심 영역에서, 서셉터(susceptor)(312)는, 예를 들어 프로세싱될 기판(302)(반도체 웨이퍼 등)이 장착될 수 있는 장착 테이블로서 기능할 수 있다. 기판(302)은 로딩/언로딩 포트 및 게이트 밸브를 통해 프로세싱 챔버(301)로 이동될 수 있다. 서셉터(312)는 기판(302)을 장착하기 위한 장착 테이블로서 작용하는 제2 전극의 실시예로서 하부 전극 어셈블리(320)의 일부를 형성한다. 서셉터(312)는, 예를 들어 알루미늄 합금으로 형성될 수 있다. 서셉터(312)는 그 위에 기판(302)을 유지하기 위한 (하부 전극 어셈블리의 일부로서) 정전 척을 구비한다. 정전 척에는 전극(335)이 제공된다. 전극(335)은 도시되지 않은 직류(DC) 전원에 전기적으로 접속된다. 정전 척은, DC 전원으로부터의 DC 전압이 전극(335)에 인가될 때 생성되는 정전기력을 통해 기판(302)을 끌어 당긴다. 서셉터(312)는 매칭 유닛을 통해 고주파 전원과 전기적으로 접속될 수 있다. 다른 실시형태 및 프로세싱 챔버에 대하여, 2개 이상의 전원이, 사용될 수 있고, 프로세싱 챔버 내의 전극(335) 및/또는 다른 전극에 접속될 수 있다. 이 고주파 전원(제2 전원)은, 예를 들어 2 MHz 내지 20 MHz 범위의 고주파 전압을 출력할 수 있다. 고주파 바이어스 전력을 인가하는 것은 프로세싱 챔버(301)에서 생성되는 플라즈마 내의 이온이 기판(302)으로 끌어 당겨지게 한다. 정전 척을 둘러싸도록 서셉터(312)의 상부 표면 상에 포커스 링 어셈블리(338)가 제공된다.
배기 경로(333)는 가스 배출 유닛에 접속되는 하나 이상의 배기 포트(미도시)를 통해 형성될 수 있다. 가스 배출 유닛은, 프로세싱 챔버(301) 내의 플라즈마 프로세싱 스페이스를 원하는 진공 조건으로 펌프 아웃하도록 구성된 터보 분자 펌프와 같은 진공 펌프를 포함할 수 있다. 가스 배출 유닛은 프로세싱 챔버(301)의 내부를 배기하여, 그 내부 압력을 원하는 진공 정도까지 감압한다.
상부 전극 어셈블리(370)는 제1 전극의 실시예이고, 하부 전극 어셈블리(320)를 평행하게 마주하도록 하부 전극 어셈블리(320) 위에 수직으로 배치된다. 플라즈마 생성 스페이스 또는 프로세스 스페이스(PS)는 하부 전극 어셈블리(320)와 상부 전극 어셈블리(370) 사이에서 규정된다. 상부 전극 어셈블리(370)는 디스크 형상을 가진 내측 상부 전극(371) 및, 고리 모양이 될 수 있으며 내측 상부 전극(371)의 주변을 둘러싸는 외측 상부 전극을 포함한다. 내측 상부 전극(371)은 하부 전극 어셈블리(320) 상에 장착되는 기판(302) 위의 프로세스 스페이스(PS)에 특정 량의 프로세싱 가스를 주입하기 위한 프로세싱 가스 입구로서도 기능한다. 이에 따라, 상부 전극 어셈블리(370)는 샤워 헤드(shower head)를 형성한다. 특히, 내측 상부 전극(371)은 가스 주입 개구부(382)를 포함한다.
상부 전극 어셈블리(370)는 하나 이상의 버퍼 챔버(들)(389A, 389B, 및 389C)를 포함할 수 있다. 버퍼 챔버는, 프로세스 가스를 확산시키기 위해 사용되고, 디스크 형상 스페이스를 규정할 수 있다. 프로세스 가스 공급 시스템(380)으로부터의 프로세스 가스는 상부 전극 어셈블리(370)에 가스를 공급한다. 프로세스 가스 공급 시스템(380)은, 기판(302) 상에, 막 형성, 에칭 등의 특정 프로세스를 수행하기 위한 프로세싱 가스를 공급하도록 구성될 수 있다. 프로세스 가스 공급 시스템(380)은 프로세싱 가스 공급 경로를 형성하는 가스 공급 라인(381A, 381B, 및 381C)에 접속된다. 가스 공급 라인은 내측 상부 전극(371)의 버퍼 챔버에 접속된다. 이어서, 프로세싱 가스는 버퍼 챔버로부터 그 하부 표면에서의 가스 주입 개구부(382)로 이동할 수 있다. 버퍼 챔버(389A 내지 389C)로 도입되는 프로세싱 가스의 유량(flow rate)은 예를 들어 질량 유량 제어기를 사용함으로써 조정될 수 있다. 또한, 도입된 프로세싱 가스는 전극 플레이트(샤워헤드 전극)의 가스 주입 개구부(382)로부터 프로세스 스페이스(PS)로 배출된다. 내측 상부 전극(371)은 부분적으로 샤워헤드 전극 어셈블리를 제공하기 위해 기능한다.
도 3에 도시된 바와 같이, 3개의 버퍼 챔버(389A, 389B, 및 389C)가 엣지 버퍼 챔버(389A), 중간 버퍼 챔버(389B), 및 중앙 버퍼 챔버(389C)에 대응하여 제공된다. 마찬가지로, 가스 공급 라인(381A, 381B, 및 381C)이, 엣지 가스 공급 라인(381A), 중간 가스 공급 라인(381B), 및 중앙 가스 공급 라인(381C)로서 구성될 수 있다. 버퍼 챔버는, 이 경우에 엣지, 중간, 및 중앙으로 기판의 상이한 국부화된 영역에 대응하는 방식으로 제공된다. 더 후술되는 바와 같이, 이들 영역은 기판(302)의 국부화된 영역에 대한 특정 프로세스 플라즈마 프로세스 조건에 대응할 수 있다. 3개의 국부화된 영역의 사용은 단지 예시라는 것이 인식될 것이다. 따라서, 플라즈마 프로세싱 장치는 기판의 임의의 수의 영역 상에서의 국부화 플라즈마 프로세스 조건을 제공하도록 구성될 수 있다. 또한, 다양한 구성 중 임의의 구성이 이용될 수 있으며, 여기에 개시된 기술은 프로세스 가스 공급 시스템(380)이 가스 유동을 다양한 버퍼 챔버로 분할하도록 구성된 방식에 한정되지 않는다는 것이 다시 한번 주목된다.
상부 전극 어셈블리(370)는 파워 피더(power feeder)(365) 및 매칭 유닛(366)을 통해 고주파 전원(미도시)(제1 고주파 전원)과 전기적으로 접속된다. 고주파 전원은 40 MHz(메가헤르쯔) 이상(예를 들어 60 MHz)의 주파수를 가진 고주파 전압을 출력하거나, 30 MHz 내지 300 MHz의 주파수를 가진 초고주파(VHF) 전압을 출력할 수 있다. 이 전원은 바이어스 전원에 비해 주 전원 공급 장치(main power supply)로 지칭될 수 있다. 특정 실시형태에서는 상부 전극을 위한 전원이 없고, 2개의 전원이 하부 전극에 접속된다. 다른 변형도 구현될 수 있다.
플라즈마 프로세싱 장치의 콤포넌트는 대응하는 메모리 스토리지 유닛 및 사용자 인터페이스(모두 도시되지 않음)에 차례로 접속될 수 있는 제어 유닛에 연결될 수 있고 제어 유닛에 의해 제어될 수 있다. 다수의 플라즈마 프로세싱 동작이 사용자 인터페이스를 통해 실행될 수 있고, 다수의 플라즈마 프로세싱 레시피 및 동작이 스토리지 유닛에 저장될 수 있다. 따라서, 다수의 마이크로제조 기술로 플라즈마 프로세싱 챔버 내에서 주어진 기판이 프로세싱될 수 있다. 동작에서, 플라즈마 프로세싱 장치는 프로세스 스페이스(PS) 내에 플라즈마를 생성하기 위해 상부 전극 및 하부 전극을 사용한다. 이 생성된 플라즈마는, 플라즈마 에칭, 화학 기상 증착, 유리 물질 및 박막 태양 전지, 다른 광전지 등의 대형 패널, 및 평면 패널 디스플레이를 위한 유기/무기 플레이트 등의 반도체 물질의 처리 등의 다수의 타입의 처리에서, 타겟 기판(프로세싱될 기판(302) 또는 임의의 물질)을 프로세싱하기 위해 사용될 수 있다.
이제 도 4a 내지 도 4d, 도 5a 내지 도 5f, 도 6a 내지 도 6c, 및 도 7a 내지 도 7d를 참조하면, 마이크로일렉트로닉 워크피스를 위한 기판 내의 패터닝된 구조체의 에칭 프로세싱 동안 ULK 피쳐를 보호하기 위해 성막되는 보호 층을 사용하는 추가 예시적 실시형태가 제공된다. 특정 실시형태에서, 이 보호 층은 에칭 챔버 내에 인 시투 성막된다. 이들 실시형태에 도시된 패터닝된 구조체 및 ULK 피쳐는 단지 예시적인 패터닝된 구조체 및 ULK 피쳐이고, 개시된 기술은 다른 패터닝된 구조체 및 ULK 피쳐에 대해서도 사용될 수 있다. 예를 들어, 이들 도면에서 비아는 ULK 피쳐에 인접하여 형성된 개방된 구조체로 도시되었지만, ULK 피쳐를 보호하기 위한 여기에 개시된 보호 층 성막 기술의 장점을 여전히 가지면서 ULK 피쳐의 측벽을 노출시키는 다른 구조체 타입도 형성될 수 있다. 도시된 것에 대한 추가적인 그리고/또는 상이한 프로세스 단계는, ULK 피쳐를 보호하기 위해 여기에 개시된 보호 층 성막 기술의 장점을 여전히 가지면서 제조된 마이크로일렉트로닉 워크피스에 관하여 구현될 수도 있다.
도 4a 내지 도 4d는, 패터닝된 구조체 내에 비아가 형성된 후에 ULK 피쳐를 보호하기 위해 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 4a는, 도 1b(종래 기술)와 매칭되고, 패터닝된 구조체 내에 비아(132)가 형성된 후의 패터닝된 구조체를 위한 실시형태(130)를 도시한다.
도 4b는, 패터닝된 구조체 위에 보호 층(432)이 성막된 실시형태(430)를 도시한다. 예를 들어, 보호 층(432)은 노출된 ULK 층(116)의 측벽을 포함하는 비아(132)를 커버한다. 특정 실시형태에서, 보호 층(432)은 에칭 챔버 내에 인 시투 성막된다(즉, 에칭 프로세싱 챔버로부터 마이크로일렉트로닉 워크피스를 제거하지 않음). 하나의 예시적 실시형태에서, SiO2 막과 같은 산화물 함유 층은 원자 층 증착(ALD)을 사용하여 성막되고, 이 SiO2 막은 노출된 ULK 층(116)의 측벽을 포함하는 비아(132)를 커버한다. 이러한 보호 층(432)의 ALD 형성에서, 약 100 ℃ 내지 약 450 ℃ 내의 성막 온도를 사용하여, 예를 들어 디이소프로필아미노 실란(C6H17NSi) 및 오존(O3) 등의 전구체를 포함하는 반응의 순환으로 SiO2가 성막될 수 있다. 여기에 개시된 기술은 보호 층(432)을 성막하기 위한 본 실시예에 한정되지 않고 다른 프로세스도 구현될 수 있다.
도 4c는 유기 층(108)이 박리되고, 비아(132)를 위한 측벽을 따라 하나 이상의 보호 기둥(442)이 남은 후의 패터닝된 구조체를 위한 실시형태(440)를 도시한다. 이들 보호 기둥(442)은, 유기 층(108)의 제거 동안 그리고 후속 트렌치 에칭 프로세싱 동안, ULK 피쳐(450)를 심각한 쵸핑(chopping) 및 손상으로부터 보호한다. 유기 층(108)의 제거를 위해, 산소, 이산화탄소, 일산화탄소, 질소, 수소, 메탄, 아르곤, 및/또는 다른 가스를 함유하는 플라즈마 에칭을 포함하지만 이것에 한정되지 않는 표준 애쉬 단계가가 사용될 수 있다. 이 애쉬 프로세스 단계는 또한 익스 시투 애셔 장치(ex-situ asher apparatus) 또는 시스템에 의해 수행될 수 있다. 다른 변형도 구현될 수 있다. 이 애쉬 프로세스는 다른 전형적인 에칭 프로세스 단계에 비해 등방성 프로세스에 더 가깝다. 이와 같이, 보호 층(432) 및 보호 기둥(442)없이, ULK 피쳐(450)의 바람직하지 않은 손상 및/또는 열화가 발생할 수 있다.
도 4d는 트렌치(152)를 형성하고 또한 비아(132)를 에칭하기 위해 트렌치 에칭 프로세스 단계가 발생된 후의 패터닝된 구조체를 위한 실시형태(460)를 도시한다. ULK 피쳐(450)를 위한 모서리(454)는 보호되고, 약 85° 내지 약 90°의 모따기 각도(θ)(예를 들어, 85° ≤ θ ≤ 90°)를 갖는다. 전술한 바와 같이, 약 90°에 가까운 모따기 각도는 모따기 없는 피쳐 또는 거의 모따기 없는 피쳐를 나타낸다. 도 5f에 관하여 더 상세히 추가로 개시된 바와 같이, 약 40° 내지 약 85°의 모따기 각도(θ)(예를 들어, 40° ≤ θ ≤ 85°)와 같은 원하는 모따기 각도를 형성하기 위해 ULK 피쳐의 추가 에칭 프로세싱이 사용될 수 있다. 여기에 개시된 바와 같이, 도 4b의 보호 층(432)의 성막뿐만 아니라 도 4c의 보호 기둥(442)의 후속 형성은, 도 4d에서 유기 층(108)의 제거 및 트렌치(152)를 형성하기 위한 에칭 프로세싱 동안, ULK 피쳐(450)를 손상으로부터 그리고 ULK 피쳐(450)에 대한 모서리를 모따기하는 바람직하지 않은 라운딩으로부터 보호한다. 대조적으로, 도 1d(종래 기술)에 관해 상술한 바와 같이, 종래 기술은, 트렌치(152)를 형성하고 비아(132)를 더 에칭하기 위한 유기 층(108)의 제거 및 트렌치 에칭 동안 ULK 피쳐(158)에 대한 그리고 ULK 피쳐(158)를 위한 모따기된 엣지(154)에 대한 손상을 유발한다.
도 4c에서의 기둥(442)의 높이는 보호 층(432)의 성막 전에, 도 4b에 도시된 유기 층(108)의 두께에 의해 제어될 수 있다. 예를 들어, 이 기둥(442)의 높이는, 예를 들어 이 트렌치 에칭 프로세스 단계 동안 기둥(442)이 에칭 오프되는 것을 보장하기 위해, 도 4d에서 형성된 트렌치(152)의 깊이에 기초하여 선택 또는 최적화될 수 있다. 하나의 극단적인 경우에, 모든 유기 층(108)이 제거되고(예를 들어, 애쉬를 통해), 보호 층(432)이 성막된다. ULK 피쳐를 보호하기 위해 여기에 개시된 보호 층 성막 기술의 장점을 여전히 갖는 다른 변형도 구현될 수 있다.
도 5a 내지 도 5f는, 패터닝된 구조체 내에 비아가 형성된 후에 ULK 피쳐를 보호하기 위한 하나 이상의 보호 플러그를 형성하기 위해 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 5a는, 도 1b(종래 기술)와 매칭되고, 패터닝된 구조체 내에 비아(132)가 형성된 후의 패터닝된 구조체를 위한 실시형태(130)를 도시한다.
도 5b는, 패터닝된 구조체 위에 보호 층(512)이 성막된 실시형태(510)를 도시한다. 특히, 보호 층(512)은 도 5a에 도시된 비아(12)를 충전한다. 바람직하게는, 보호 층(512)은 에칭 챔버에서 인 시투 성막된다. 하나의 예시적 실시형태에서, (예를 들어, 애쉬 단계를 사용한) 유기 층(108)의 제거 전에, 에칭 챔버 내에 보호 층(512)으로서 추가 유기 막이 인 시투 성막된다. 보호 층(512)으로서 추가 유기 막을 형성하기 위한 이 성막 프로세스에 대하여, 플라즈마 프로세스는, 다양한 압력, 전력, 유량, 및 온도 조건에서, 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와 조합된 탄화수소, 플루오르카본, 또는 질소 함유 탄화수소를 포함하지만 이것에 한정되지 않는, 전구체 가스 혼합물을 사용하여 에칭 챔버에서 사용될 수 있다. 원한다면 다른 성막 프로세스도 사용될 수 있다.
도 5c는 ULK 피쳐(450) 옆에 보호 플러그(522)를 남기고 유기 층(108) 및 보호 층(512)의 일부가 박리된 후의 패터닝된 구조체를 위한 실시형태(520)를 도시한다. 이들 보호 플러그(522)는 후속 트렌치 에칭 프로세싱 동안 ULK 피쳐(450)를 심각한 모서리 손실 및 손상으로부터 보호한다. 이러한 유기 층(108)의 제거 및 보호 층(512)의 부분적 제거에 대하여, 다양한 압력 및 전력 조건 하에서, 질소, 수소, 아르곤, 이산화탄소, 일산화탄소, 산소, 메탄, 및/또는 다른 가스를 포함하지만 이것에 한정되지 않는 표준 애쉬 화학물을 포함하는, 플라즈마 애쉬 프로세스가 사용될 수 있다. 원한다면 다른 에칭 프로세스도 사용될 수 있다.
도 5d는, 보호 플러그(522) 및 ULK 피쳐(450)에 관한 추가 에칭을 포함하는, 개구부(532)를 형성하기 위해 추가 에칭 프로세스 단계가 사용된 후의 패터닝된 구조체를 위한 실시형태(530)를 도시한다. 이 추가 에칭 프로세싱에서, 보호 플러그(522)는 ULK 피쳐(450)를 손상으로부터 보호한다. 이러한 추가 에칭 프로세싱을 위해, 다양한 압력, 전력 온도, 및 유속 조건 하에서, 플루오로카본 함유 가스, 또는 질소, 산소, 아르곤, 헬륨, 수소, 메탄, 및/또는 다른 가스(이것에 한정되지 않음) 중 하나 이상과 조합되거나 아무것도 조합되지 않은 가스를 포함하지만 이것에 한정되지 않는 표준 유전체 플라즈마 에칭이 사용될 수 있다. 원한다면 다른 에칭 프로세스도 사용될 수 있다.
도 5e는, 비아(542)를 형성하기 위해, 보호 플러그(522)를 제거하는데 추가 에칭 프로세스 단계가 사용된 후에, 패터닝된 구조체를 위한 실시형태(540)를 도시한다. ULK 피쳐(450)를 위한 모서리(544)는 보호되고, 약 85° 내지 약 90°의 모따기 각도(θ)(예를 들어, 85° ≤ θ ≤ 90°)를 갖는다. 전술한 바와 같이, 약 90°는 모따기 없는 피쳐 또는 거의 모따기 없는 피쳐를 나타낸다. 이러한 추가 에칭 프로세싱을 위해, 다양한 압력, 전력 온도, 및 유속 조건 하에서, 플루오로카본 함유 가스, 또는 질소, 산소, 아르곤, 헬륨, 수소, 메탄, 및/또는 다른 가스(이것에 한정되지 않음) 중 하나 이상과 조합되거나 아무것도 조합되지 않은 가스를 포함하지만 이것에 한정되지 않는 표준 유전체 플라즈마 에칭이 사용될 수 있다. 이 에칭 프로세스에 이어서, 필요에 따라 및/또는 필요하다고 간주되는 애쉬 프로세스가 후속되거나 후속되지 않을 수 있다. 원한다면 다른 에칭 프로세스도 사용될 수 있다.
도 5f는 트렌치(552)를 형성하기 위해 트렌치 에칭 프로세스 단계가 수행된 후의 패터닝된 구조체를 위한 실시형태(550)를 도시한다. 이 추가 에칭 프로세싱은 또한, 약 40° 내지 약 85° 사이의 모따기 각도(θ)(예를 들어, 40° ≤ θ ≤ 85°)와 같은, 그리고 특정 마이크로일렉트로닉 워크피스를 위한 약 60° 사이의 바람직한 모따기 각도(θ)와 같은 모서리(554)를 위한 원하는 모따기 각도를 형성하기 위해, ULK 피쳐(450)를 에칭한다. 이 추가 에칭은, 다양한 압력, 전력, 온도, 및 유속 조건 하에서, 질소, 산소, 수소, 이산화탄소, 일산화탄소, 메탄, 아르곤, 및/또는 다른 가스를 포함하지만 이것에 한정되지 않는 탈불소화(defluorination) 또는 포스트 에칭 처리(post etch treatment)를 포함할 수 있다. 원한다면 다른 에칭 프로세스도 사용될 수 있다.
도 6a 내지 도 6c는, 비아가 형성된 후에 그리고 패터닝된 구조체를 위한 위에 놓이 유기 층의 제거 후에 ULK 피쳐를 위한 보호 플러그를 형성하기 위해 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 6a는, 도 1c(종래 기술)와 매칭되고, 비아(132)가 형성된 후 그리고 유기 층(108)이 제거된 후의 패터닝된 구조체를 위한 실시형태(140)를 도시한다.
도 6b는, 패터닝된 구조체 위에 보호 층(512)이 성막된 실시형태(610)를 도시한다. 특히, 보호 층(512)은 도 6a에 도시된 비아(12)를 충전한다. 하나의 예시적 실시형태에서, 도 6a에 도시된 비아(12)를 충전하기 위해, 추가 유기 막이 보호 층(512)으로서 에칭 챔버 내에서 바람직하게 인 시투 성막된다. 보호 층(512)으로서의 추가 유기 막의 성막을 위해, 플라즈마 프로세스는, 다양한 압력, 전력, 유량, 및 온도 조건에서, 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와 조합된 탄화수소, 플루오르카본, 또는 질소 함유 탄화수소를 포함하지만 이것에 한정되지 않는, 전구체 가스 혼합물을 사용하여 에칭 챔버에서 사용될 수 있다. 원한다면 다른 성막 프로세스도 사용될 수 있다.
도 6c는 ULK 피쳐(450) 옆에 보호 플러그(522)를 남기고 보호 층(512)이 부분적으로 박리된 후의 패터닝된 구조체를 위한 실시형태(520)를 도시한다. 도 6c는 도 5c의 실시형태(520)와 매칭된다. 전술한 바와 같이, 보호 플러그(522)는 후속 트렌치 에칭 프로세싱 동안 ULK 피쳐(450)를 심각한 모서리 손실 및 손상으로부터 보호한다. 보호 층(512)의 부분적 제거에 대하여, 다양한 압력 및 전력 조건 하에서, 질소, 수소, 아르곤, 이산화탄소, 일산화탄소, 산소, 메탄, 및/또는 다른 가스를 포함하지만 이것에 한정되지 않는 표준 애쉬 화학물을 포함하는, 플라즈마 애쉬 프로세스가 사용될 수 있다. 원한다면 다른 에칭 프로세스도 사용될 수 있다.
도 7a 내지 도 7d는, 패터닝된 구조체 내에 비아가 형성된 후에 ULK 피쳐를 보호하기 위한 보호 플러그를 형성하기 위해 일련의 단계에서 얇은 보호 층이 성막되는 예시적 프로세스 플로우를 제공한다.
도 7a는, 도 1b(종래 기술)와 매칭되고, 패터닝된 구조체 내에 비아(132)가 형성된 후의 패터닝된 구조체를 위한 실시형태(130)를 도시한다. 비아(132)는 또한 보호 라이너(118)를 통해 완전히 연장되도록 형성될 수 있다.
도 7b는, 패터닝된 구조체 위에 얇은 보호 층(712)이 성막된 실시형태(710)를 도시한다. 특히, 얇은 보호 층(712)은 비아(132) 및 ULK 물질 층(116)의 노출된 측벽을 커버하도록 성막된 추가 유기 막이 될 수 있다. 바람직하게는, 얇은 보호 층(712)은 에칭 챔버에서 인 시투 성막된다. 얇은 보호 층(712)의 성막을 위해, 플라즈마 프로세스는, 다양한 압력, 전력, 유량, 및 온도 조건에서, 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와 조합된 탄화수소, 플루오르카본, 또는 질소 함유 탄화수소를 포함하지만 이것에 한정되지 않는, 전구체 가스 혼합물을 사용하여 에칭 챔버에서 사용될 수 있다. 원한다면 다른 성막 프로세스도 사용될 수 있다.
도 7c는 부분적 제거 프로세스가 비아(132)를 위한 측벽을 따라 보호 층(714)을 남긴 이후에 패터닝된 구조체를 위한 실시형태(720)를 도시한다. 이러한 부분적 제거에 대하여, 다양한 압력 및 전력 조건 하에서, 질소, 수소, 아르곤, 이산화탄소, 일산화탄소, 산소, 메탄, 및/또는 다른 가스를 포함하지만 이것에 한정되지 않는 표준 애쉬 화학물을 포함하는, 플라즈마 애쉬 프로세스가 사용될 수 있다. 원한다면 다른 에칭 프로세스도 사용될 수 있다.
도 7b 및 도 7c의 프로세스 단계는, 필요에 따라 도 7a에 도시된 비아(132)가 완전히 충전되고 유기 층(108)이 완전히 제거될 때까지 반복될 수 있다. 부분 에칭이 후속하는 얇은 층 성막의 이러한 순환적 프로세스는 크기가 작은 피처뿐만 아니라 높은 종횡비 피쳐를 갖는 패터닝된 구조체에 특히 유용하다. 특히, 부분 에칭이 후속하는 얇은 층 성막의 순환은 도 7a에 도시된 비아(132)를 충전하는 보호 층(714)을 형성하는데 사용되는 물질의 핀치 오프(pinch off)를 방지하는데 도움이 된다. 이와 같이, 도 7d에 도시된 바와 같이, 이들 비아(132)의 더 균일한 충전이 달성되고, 이에 따라 더 균일한 보호 플러그(522)를 제공한다.
도 7d는 ULK 피쳐(450) 옆에 보호 플러그(522)를 남기고 유기 층(108) 및 보호 층(714)의 일부가 박리된 후의 실시형태(520)를 도시한다. 도 7d는 도 5c의 실시형태(520)와 매칭된다. 본 실시형태에 대하여 전술한 바와 같이, 보호 플러그(522)는, 도 7b 및 도 7c에서의 순환 프로세스의 결과이고, 후속 트렌치 에칭 프로세싱 동안 ULK 피쳐(450)를 심각한 쵸핑 및 손상으로부터 보호한다.
본 명세서에서 "일 실시형태"또는 "실시형태"는 본 실시형태와 관련하여 설명된 특정의 피쳐, 구조, 물질, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함되지만, 그것들이 모든 실시형태에 존재하는 것을 나타내지 않는다. 따라서, 본 명세서를 통해 여러 문장에서 나타나는 "일실시형태에서" 또는 "실시형태에서"는 본 발명의 동일 실시형태에 대한 모든 참조를 필요로 하지 않는다. 또한, 특정 피쳐, 구조, 물질, 또는 특성은 하나 이상의 실시형태에서 적합한 모든 방식으로 결합될 수 있다. 다양한 추가 층 및/또는 구조가 포함될 수 있고 그리고/또는 설명된 피쳐는 다른 실시형태에서 생략될 수 있다.
여기서 사용된 "마이크로일렉트로닉 워크피스"는 일반적으로 본 발명에 따라 프로세싱되는 대상을 나타낸다. 마이크로일렉트로닉 워크피스는, 디바이스, 특정 반도체, 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조를 포함할 수 있고, 예컨대 반도체 기판, 또는 박막과 같은 베이스 기판 구조 상의 또는 베이스 기판 구조 위에 놓인 층과 같은 베이스 기판 구조가 될 수 있다. 따라서, 워크피스는, 임의의 특정 베이스 구조, 아래에 놓인 층, 또는 위에 놓인 층, 패턴화되거나 패턴화되지 않은 것에 한정되는 것으로 의도되지 않지만 임의의 이러한 층들 또는 베이스 구조, 및 층들 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 생각된다. 이하의 개시(description)는 특정 타입의 기판을 참조할 수 있지만, 이것은 한정이 아닌 예시만을 위한 것이다.
여기에 사용된 용어 "기판"은 물질이 형성되는 기본 물질 또는 구성을 의미하고 포함한다. 기판은 단일 물질, 상이한 물질의 복수의 층, 상이한 물질, 또는 그 내부에 상이한 물질의 영역 또는 상이한 구조를 갖는 층 또는 층들을 포함할 수 있음을 알 것이다.
이 물질은 반도체, 절연체, 도전체, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은, 반도체 기판, 지지 구조체 상의 기본 반도체 층, 금속 전극, 또는 그 위에 하나 이상의 층, 구조체, 또는 영역이 형성된 반도체 기판이 될 수 있다. 기판은, 종래의 실리콘 기판 또는 반도체 물질의 층을 포함하는 다른 벌크 기판이 될 수 있다. 여기에서 사용된 용어 "벌크 기판"은, 실리콘 웨이퍼뿐만 아니라, SOS(silicon-on-sapphire) 기판과 SOG(silicon-on-glass) 기판 등의 SOI(silicon-on-insulator) 기판, 베이스 반도체 파운데이션(base semiconductor foundation) 상의 실리콘의 에피택셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물, 및 인듐 인화물 등의 다른 반도체 또는 광전자 물질을 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다.
마이크로일렉트로닉 워크피스를 어닐링하기 위한 시스템 및 방법이 다수의 실시형태로 개시된다. 통상의 기술자는 다양한 실시형태가 하나 이상의 특정 세부 사항 없이, 또는 다른 대체물, 및/또는 추가 방법, 물질, 또는 구성 요소없이 실시될 수 있음을 인식할 것이다. 다른 경우에는, 본 발명의 다수의 실시형태의 모호한 양상을 회피하기 위해 잘 알려진 구조, 물질, 또는 동작이 상세히 도시되지 않거나 설명되지 않는다. 마찬가지로, 설명을 목적으로, 특정 도면부호, 물질, 및 구성이 본 발명의 전체 이해를 제공하기 위해 명시된다. 그럼에도 불구하고, 본 발명은 특정 세부사항 없이 실시될 수 있다. 또한, 도면에 도시된 다양한 실시형태들은 예시적인 표현이며, 반드시 축척대로 도시된 것은 아님을 이해해야 한다.
또한, 여기에 개시된 시스템 및 방법의 수정 및 대안적 실시형태는 본 개시를 고려하여 통상의 기술자에게 자명할 것이다. 따라서, 개시된 시스템 및 방법은 이러한 예시적인 구성에 의해 제한되지 않는다는 것이 인식될 것이다. 본 명세서에 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시형태로서 취해진 것으로 이해된다. 다양한 변경이 구현에서 이루어질 수 있다. 따라서, 본 발명이 특정 실시형태를 참조하여 여기에 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미라기보다는 예시적인 것으로 간주되어야 하며, 그러한 수정은 본 발명의 범위 내에 포함되는 것으로 의도된다. 또한, 특정 실시형태와 관련하여 여기에 개시된 문제점에 대한 임의의 이점, 장점, 또는 해결책은 임의의 또는 모든 청구범위의 결정적, 필수적, 또는 본질적인 피쳐 또는 요소로 해석되지 않는다.

Claims (25)

  1. 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법에 있어서,
    유기 층 및 하나 이상의 ULK(ultra-low dielectric constant) 피쳐(feature)를 포함하는 패터닝된 구조체를 가지며 마이크로일렉트로닉 워크피스의 일부인 기판을 제공하는 단계;
    상기 하나 이상의 ULK 피쳐를 노출시키기 위해 상기 패터닝된 구조체에 에칭 프로세스를 수행하는 단계;
    상기 하나 이상의 ULK 피쳐를 보호하기 위한 보호 층을 형성하기 위해 성막 프로세스를 수행하는 단계;
    상기 유기 층을 박리하기 위해 유기 애쉬 프로세스(organic ash process) - 상기 유기 애쉬 프로세스 동안 상기 보호 층은 상기 하나 이상의 ULK 피쳐를 보호함 - 를 수행하는 단계;
    상기 보호 층을 부분적으로 제거하기 위해 추가 에칭 프로세스 - 상기 추가 에칭 프로세스 동안 상기 보호 층의 나머지 부분의 적어도 일부는 적어도 부분적으로 상기 하나 이상의 ULK 피쳐를 보호함 - 를 수행하는 단계; 및
    상기 나머지 보호 층을 제거하기 위해 적어도 다른 추가 에칭 프로세스를 수행하는 단계
    를 포함하는, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  2. 제1항에 있어서,
    상기 마이크로일렉트로닉 워크피스는 제조 시스템을 위한 에칭 챔버 내에 배치되고, 상기 성막 프로세스는 상기 에칭 챔버로부터 상기 마이크로일렉트로닉 워크피스를 제거하지 않고 수행되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  3. 제2항에 있어서,
    상기 성막 프로세스는, 상기 패터닝된 구조체 상의 산화물 함유 층의 ALD(atomic layer deposition)를 포함하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  4. 제3항에 있어서,
    상기 산화물 함유 층은 SiO2 막인 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  5. 제1항에 있어서,
    상기 유기 애쉬 프로세스 및 상기 추가 에칭 프로세스는 각각 플라즈마 에칭 프로세스를 포함하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  6. 제1항에 있어서,
    상기 에칭 프로세스는, 상기 하나 이상의 ULK 피쳐에 인접한 패터닝된 구조체 내의 하나 이상의 비아를 개방하기 위한 비아 에칭 프로세스를 포함하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  7. 제6항에 있어서,
    상기 추가 에칭 프로세스는, 하나 이상의 트렌치 및 상기 하나 이상의 비아를 형성하고 상기 보호 층을 부분적으로 제거하기 위한 트렌치 에칭 프로세스를 포함하고, 상기 보호 층의 나머지 부분의 적어도 일부는 상기 트렌치 에칭 프로세스 동안 적어도 부분적으로 상기 하나 이상의 ULK 피쳐를 보호하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  8. 제1항에 있어서,
    상기 하나 이상의 ULK 피쳐의 하나 이상의 모서리를 위한 표면 내에 모따기 각도(chamfer angle)(θ)가 형성되는, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  9. 제8항에 있어서,
    상기 모따기 각도(θ)는 85° ≤ θ ≤ 90°가 되도록 형성되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  10. 제8항에 있어서,
    상기 모따기 각도(θ)는 40° ≤ θ ≤ 85°가 되도록 형성되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  11. 제1항에 있어서,
    상기 보호 층은, 상기 하나 이상의 ULK 피쳐를 보호하는 하나 이상의 기둥을 남기도록 상기 성막 프로세스 후에 부분적으로 제거되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  12. 제11항에 있어서,
    상기 성막 프로세스 전에 상기 유기 층의 두께를 사용하여 상기 하나 이상의 기둥의 높이를 제어하는 단계를 더 포함하는, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  13. 제12항에 있어서,
    상기 하나 이상의 기둥의 높이는 상기 에칭 프로세스에서 형성되는 트렌치의 깊이에 기초하여 선택되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  14. 제1항에 있어서,
    상기 유기 애쉬 프로세스는, 상기 하나 이상의 ULK 피쳐를 보호하기 위한 하나 이상의 보호 플러그(protective plug)를 남기도록, 상기 보호 층을 부분적으로 제거하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  15. 제14항에 있어서,
    상기 보호 층은 유기 막인 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  16. 제1항에 있어서,
    상기 성막 프로세스는 상기 패터닝된 구조체를 커버하고 하나 이상의 비아를 부분적으로 충전하는 얇은 보호 층을 형성하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  17. 제16항에 있어서,
    상기 얇은 보호 층은 유기 막이고, 상기 유기 애쉬 프로세스는 상기 얇은 보호 층을 부분적으로 제거하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  18. 제17항에 있어서,
    상기 성막 프로세스 및 상기 유기 애쉬 프로세스는, 상기 하나 이상의 ULK 피쳐를 보호하도록 하나 이상의 보호 플러그를 남기면서 상기 유기 막 내에 하나 이상의 비아가 충전될 때까지 순환적으로 반복되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  19. 제1항에 있어서,
    상기 유기 애쉬 프로세스는, 상기 보호 층을 형성하기 위한 상기 성막 프로세스가 수행되기 전에, 상기 유기 층을 제거하기 위해 수행되는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  20. 제19항에 있어서,
    상기 유기 애쉬 프로세스는, 상기 하나 이상의 ULK 피쳐를 보호하기 위해 하나 이상의 보호 플러그를 남기도록, 상기 보호 층을 부분적으로 제거하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  21. 제20항에 있어서,
    상기 보호 층은 유기 막인 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  22. 제1항에 있어서,
    상기 ULK 피쳐 위에 금속 층을 형성하기 위해 금속화 프로세스를 수행하는 단계를 더 포함하는, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  23. 제22항에 있어서,
    상기 금속 층은 구리를 포함하는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  24. 제1항에 있어서,
    상기 하나 이상의 ULK 피쳐는, k ≤ 3.3이 되도록 3.3 이하의 유전 상수(k)를 갖는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
  25. 제1항에 있어서,
    상기 하나 이상의 ULK 피쳐는, 2.0 ≤ k ≤ 3.3이 되도록 2.0 내지 3.3의 유전 상수(k)를 갖는 것인, 마이크로일렉트로닉 워크피스를 프로세싱하기 위한 방법.
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