KR102206869B1 - 반도체칩의 실장 장치, 및 반도체 장치의 제조 방법 - Google Patents

반도체칩의 실장 장치, 및 반도체 장치의 제조 방법 Download PDF

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토모노리 나카무라
토루 마에다
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가부시키가이샤 신가와
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Abstract

기판(30) 위의 복수 개소에, 2 이상의 반도체칩(10)을 적층하여 실장하는 실장 장치(100)는 상기 기판(30)을 지지하는 스테이지(120)와, 상기 복수의 반도체칩 및 상기 기판을 가열하면서, 상기 기판(30)에 복수의 반도체칩(10)을 적층하여 실장하는 본딩부(122)와, 상기 스테이지(120)와 상기 기판(30) 사이에 개재하는 단열 부재(126)로서, 상기 기판(30)과 접촉하여 상기 본딩부로부터 상기 반도체칩 및 상기 기판을 통하여 열이 인가되는 제1 층(50)과, 상기 제1 층(50)보다도 상기 스테이지(120)측에 배치되는 제2 층(52)을 가진 단열 부재(126)를 구비하고, 상기 제1 층(50)은 상기 제2 층(52)보다도 열저항이 크다.

Description

반도체칩의 실장 장치, 및 반도체 장치의 제조 방법
본 발명은 기판 위의 복수 개소에 2 이상의 반도체칩을 적층하여 실장하는 실장 장치, 및 반도체 장치를 제조하는 제조 방법에 관한 것이다.
종래부터, 반도체 장치의 더한층의 고기능화, 소형화가 요구되고 있다. 그래서, 일부에서는, 복수의 반도체칩을 적층하여 실장하는 것이 제안되었다. 통상, 반도체칩의 편면에는, 범프와, 당해 범프를 덮는 비도전성 필름(이하 「NCF」라고 함)이 설치되어 있다. NCF는 열경화성 수지로 이루어지고, 소정의 경화 개시 온도 미만에서는, 온도 상승에 따라 가역적으로 연화되지만, 경화 개시 온도를 초과하면, 온도 상승에 따라 불가역적으로 경화된다. 이러한 반도체칩을 적층 실장하기 위해, 복수의 반도체칩을 가압착하면서 적층하여 가적층체를 형성하고, 그 후, 이 가적층체를 가열 가압하여 본압착하는 것이 제안되었다. 이하에서는, 본압착 후의 적층체를 「칩 적층체」라 부르고, 가압착만 된 가적층체와 구별한다. 가압착에서는, 반도체칩을 NCF가 연화되는 온도에서 가열 가압한다. 또 본압착에서는, 가적층체를 구성하는 복수의 반도체칩 모두의 범프가 용융되고, 또한, NCF가 경화되는 온도에서, 가적층체를 가열 가압한다.
이러한 적층기술은, 예를 들면, 특허문헌 1에 개시되어 있다. 이 특허문헌 1에서는, 반도체칩 중 범프 형성면에, 미리 열경화성 접착제 필름을 라미네이트 한다. 적층 실장할 때는, 우선, 복수의 반도체칩을, 기판 또는 다른 반도체칩 위에 순차적으로, 가압착하면서 적층하여 다단 가압착 적층체(가적층체)를 형성한다. 다음에 이 다단 가압착 적층체를 상측으로부터 가압 또한 가열함으로써 범프를 용융시킴과 아울러 열경화성 접착제 필름을 경화시키는 본압착 공정을 실행한다. 이러한 기술에 의하면, 작은 면적으로, 보다 다수의 반도체칩을 실장할 수 있기 때문에, 더한층의 고기능화, 소형화가 가능하게 된다.
일본 특개 2014-60241호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
여기에서, 당연하지만, 더한층의 고기능화, 소형화를 실현하기 위해서는, 반도체칩의 적층수(이하 「목표 층수」라고 함)를 늘리면 된다. 그러나, 가적층체의 상면을 가열 가압하여, 당해 가적층체를 구성하는 복수의 반도체칩을 일괄로 본압착하는 기술의 경우, 목표 층수가 증가하면, 그만큼, 상층과 하층의 온도차(dT)가 증가한다. 이러한 온도차(dT)는 칩간 거리의 불균일을 초래한다. 또한 온도차(dT)가 과도하게 크면, 하층의 반도체칩이 충분히 가열되지 않아, 범프가 충분히 용융되지 않거나, 또는 NCF가 충분히 경화되지 않는다고 하는 문제가 생긴다.
이러한 문제는 가적층체를 하측으로부터도 가열, 즉, 기판이 재치된 스테이지도 가열함으로써 다소는 개선된다. 그러나, 이 경우, 실제로 본압착을 행하는 적층체 이외의 적층체도 가열되게 된다. 이때, 실제로 본압착을 행하는 적층체 이외의 적층체가, 본압착 전의 가적층체인 경우, 스테이지로부터의 열에 기인하여 NCF의 불가역적인 경화 등을 초래할 우려가 있다. 즉, 본압착 시에 발생하는 온도차(dT)를 작게 하기 위하여, 스테이지를 고온으로 가열하는 것은 현실적이지 않았다.
그래서, 본 발명에서는, 적층수가 많아도, 복수의 반도체칩을 적절하게 실장할 수 있는 실장 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실장 장치는, 기판 위의 복수 개소에, 2 이상의 반도체칩을 적층하여 실장하는 실장 장치로서, 상기 기판을 지지하는 스테이지와, 상기 복수의 반도체칩 및 상기 기판을 가열하면서, 상기 기판에 복수의 반도체칩을 적층하여 실장하는 본딩부와, 상기 스테이지와 상기 기판 사이에 개재하는 단열 부재이며, 상기 기판과 접촉하여 상기 본딩부로부터 상기 반도체칩 및 상기 기판을 통하여 열이 인가되는 제1 층과, 상기 제1 층보다도 상기 스테이지측에 배치되는 제2 층을 가진 단열 부재를 구비하고, 상기 제1 층은 상기 제2 층보다도 열저항이 큰 것을 특징으로 한다.
적합한 양태에서는, 상기 제2 층은 상기 제1 층보다도 강성이 높다. 다른 적합한 양태에서는, 상기 제1 층은 상기 제2 층보다도 면 방향으로의 열저항이 크다.
다른 적합한 양태에서는, 상기 본딩부는 상기 복수의 칩을 가압착하면서 상기 기판 위에 적층하여 이루어지는 가적층체를 2 이상 형성한 후, 1 이상의 가적층체의 상면을 가압하면서 가열함으로써 상기 가적층체를 구성하는 상기 복수의 칩을 일괄로 본압착하는 처리를 2회 이상 반복한다.
다른 적합한 양태에서는, 상기 제1 층은 유기물, 또는 상기 기판측의 표면에 홈 또는 층 내에 복수의 미세구멍이 형성된 가공물로 이루어지고, 상기 제2 층은 비금속 무기재로 이루어진다. 이 경우, 상기 제1 층은 상기 기판측의 면에, 상기 복수의 칩을 적층한 칩 적층체의 배치 피치와 동일한 피치로, 격자 형상의 홈이 형성되어 있는 가공물인 것이 바람직하다.
다른 본 발명인 반도체 장치의 제조 방법은, 단열 부재 위에 배치된 기판 위에, 복수의 칩을 본딩부로 가압착하면서 적층하여 이루어지는 가적층체를 2 이상 형성하는 가압착 공정과, 1 이상의 가적층체의 상면을 상기 본딩부로 가압하면서 가열함으로써 상기 가적층체를 구성하는 상기 복수의 칩을 일괄로 본압착하는 처리를 2회 이상 반복하는 본압착 공정을 구비하고, 상기 단열 부재는 상기 기판과 접촉하여 상기 본딩부로부터 상기 반도체칩 및 상기 기판을 통하여 열이 인가되는 제1 층과, 상기 제1 층보다도 상기 스테이지측에 배치되는 제2 층을 갖고, 상기 제1 층은 상기 제2 층보다도 열저항이 큰 것을 특징으로 한다.
본 발명에 의하면, 기판과 스테이지 사이에 단열 부재가 설치되어 있고, 또한 단열 부재 중 기판에 접촉하는 제1 층이 제2 층보다도 열저항이 크기 때문에, 본압착 시의 열이 외부로 유출되기 어려워진다. 그 결과, 반도체칩을 적층한 칩 적층체의 상층과 하층의 온도차를 저감할 수 있어, 적층수가 많아도, 복수의 반도체칩을 적절하게 실장할 수 있다.
도 1은 본 발명의 실시형태인 실장 장치의 개략 구성도이다.
도 2는 기판으로서 기능하는 반도체 웨이퍼의 개략 사시도이다.
도 3은 실장되는 반도체칩의 구성을 도시하는 도면이다.
도 4는 반도체 장치의 구성을 도시하는 도면이다.
도 5는 반도체 장치의 제조의 흐름을 나타내는 도면이다.
도 6은 반도체 장치의 제조의 흐름을 나타내는 도면이다.
도 7은 다른 단열 부재의 구성의 일례를 나타내는 도면이다.
도 8은 본압착 시의 열의 흐름을 나타내는 이미지도이다.
도 9는 종래 구성에 있어서의 본압착 시의 열의 흐름을 나타내는 이미지도이다.
도 10은 단열 부재의 열저항과 온도차와의 관계를 나타내는 실험 결과이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 실시형태인 실장 장치(100)의 개략 구성도이다. 이 실장 장치(100)는, 기판(30)의 위에, 반도체칩(10)을 실장하는 장치이다. 이 실장 장치(100)는 복수의 반도체칩(10)을 적층하여 실장하는 경우에 특별히 적합한 구성으로 되어 있다. 또한, 이하의 설명에서는, 복수의 반도체칩(10)을 적층한 적층체 중, 적층체를 구성하는 복수의 반도체칩(10)이 가압착 상태인 것을 「가적층체(STt)」라고 부르고, 복수의 반도체칩(10)이 본압착 상태인 것을 「칩 적층체(STc)」라고 불러 구별한다.
실장 장치(100)는 칩 공급 유닛(102), 칩 반송 유닛(104), 본딩 유닛(106), 및 이것들의 구동을 제어하는 제어부(130)를 구비한다. 칩 공급 유닛(102)은 칩 공급원으로부터 반도체칩(10)을 꺼내어, 칩 반송 유닛(104)에 공급하는 부위이다. 이 칩 공급 유닛(102)은 밀어올림부(110)와 다이 피커(114)와 이송 헤드(116)를 구비하고 있다.
칩 공급 유닛(102)에 있어서, 복수의 반도체칩(10)은 다이싱 테이프(TE) 위에 재치되어 있다. 이때 반도체칩(10)은 범프(18)가 상측을 향한 페이스 업 상태로 재치되어 있다. 밀어올림부(110)는, 이 복수의 반도체칩(10) 중에서 하나의 반도체칩(10)만을, 페이스 업 상태 그대로, 상방으로 밀어올린다. 다이 피커(114)는 밀어올림부(110)에 의해 밀어올려진 반도체칩(10)을 그 하단에서 흡인 유지하여 받는다. 반도체칩(10)을 받은 다이 피커(114)는, 당해 반도체칩(10)의 범프(18)가 하방을 향하도록, 즉, 반도체칩(10)이 페이스 다운 상태가 되도록, 그자리에서 180도 회전한다. 이 상태가 되면, 이송 헤드(116)가 다이 피커(114)로부터 반도체칩(10)을 받는다.
이송 헤드(116)는, 상하 및 수평 방향으로 이동 가능하며, 그 하단에서, 반도체칩(10)을 흡착 유지할 수 있다. 다이 피커(114)가 180도 회전하여, 반도체칩(10)이 페이스 다운 상태가 되면, 이송 헤드(116)는, 그 하단에서, 당해 반도체칩(10)을 흡착 유지한다. 그 후, 이송 헤드(116)는 수평 및 상하 방향으로 이동하여, 칩 반송 유닛(104)으로 이동한다.
칩 반송 유닛(104)은 연직된 회전축(Ra)을 중심으로 하여 회전하는 회전대(118)를 가지고 있다. 이송 헤드(116)는 회전대(118)의 소정 위치에, 반도체칩(10)을 재치한다. 반도체칩(10)이 재치된 회전대(118)가 회전축(Ra)을 중심으로 하여 회전함으로써 당해 반도체칩(10)이 칩 공급 유닛(102)과 반대측에 위치하는 본딩 유닛(106)으로 반송된다.
본딩 유닛(106)은 기판(30)을 지지하는 스테이지(120)나 반도체칩(10)을 기판(30)에 부착하는 본딩부(122) 등을 구비하고 있다. 스테이지(120)는 수평 방향으로 이동 가능하며, 재치되어 있는 기판(30)과 실장 헤드(124)의 상대 위치 관계를 조정한다. 또한 이 스테이지(120)에는 히터가 내장되어 있고, 반도체칩(10)을 하측으로부터 가열한다. 또한, 본 실시형태에서는, 이 스테이지(120)와 기판(30) 사이에, 단열 부재(126)를 배치하고 있다. 이 단열 부재(126)의 구성 및 작용에 대해서는 후에 상세히 설명한다.
본딩부(122)는 기판(30)에 복수의 반도체칩(10)을 적층하여 실장하는 장치이며, 실장 헤드(124) 등을 구비하고 있다. 실장 헤드(124)는 그 하단에 반도체칩(10)을 유지할 수 있고, 또한 연직된 회전축(Rb) 주위의 회전과, 승강이 가능하게 되어 있다. 이 실장 헤드(124)는 반도체칩(10)을 기판(30) 또는 다른 반도체칩(10)의 위에 압착한다. 구체적으로는, 유지하고 있는 반도체칩(10)을 기판(30) 등에 누르도록, 실장 헤드(124)가 하강함으로써 반도체칩(10)의 가압착 또는 본압착이 행해진다. 이 실장 헤드(124)에는, 온도 가변의 히터(도시 생략)가 내장되어 있고, 실장 헤드(124)는 가압착 실행 시에는 후술하는 제1 온도(T1)로, 본압착 실행 시에는 제1 온도(T1)보다도 높은 제2 온도(T2)로 가열된다. 또한, 실장 헤드(124)는 가압착 실행 시에는 제1 하중(F1)을, 본압착 실행 시에는 제2 하중(F2)을 반도체칩(10)에 부가한다.
실장 헤드(124)의 근방에는 카메라(도시 생략)가 설치되어 있다. 기판(30) 및 반도체칩(10)에는, 각각, 위치 결정의 기준이 되는 얼라인먼트 마크가 붙여져 있다. 카메라는, 이 얼라인먼트 마크가 찍히도록, 기판(30) 및 반도체칩(10)을 촬상한다. 제어부(130)는, 이 촬상에 의해 얻어진 화상 데이터에 기초하여 기판(30) 및 반도체칩(10)의 상대 위치 관계를 파악하고, 필요에 따라, 실장 헤드(124)의 축(Rb) 주위의 회전각도 및 스테이지(120)의 수평 위치를 조정한다.
제어부(130)는 각 부의 구동을 제어하는 것으로, 예를 들면, 각종 연산을 행하는 CPU와, 각종 데이터나 프로그램을 기억하는 기억부(138)를 구비하고 있다. 제어부(130)는 기억부(138)로부터 프로그램을 읽어들임으로써, 가압착부(132), 본압착부(136)로서 기능한다. 가압착부(132)는 본딩부(122)를 구동하여, 2 이상 반도체칩을 순차적으로, 가압착하면서 적층하여, 가적층체(STt)를 형성한다. 본압착부(136)는 본딩부(122)를 구동하여, 형성된 가적층체(STt)의 상면을 가열 가압함으로써 각 가적층체(STt)를 구성하는 1 이상의 반도체칩을 일괄로 본압착한다.
또한, 여기에서 설명한 실장 장치(100)의 구성은 일례이며, 적당히 변경되어도 된다. 예를 들면, 본 실시형태에서는, 하나의 실장 헤드(124)로, 가압착 및 본압착의 쌍방을 행하고 있지만, 가압착용의 실장 헤드와, 본압착용의 실장 헤드를 설치해도 된다. 또한, 본 실시형태에서는, 스테이지(120)가 수평 이동하는 구성으로 하고 있지만, 스테이지(120) 대신에 또는 더하여 실장 헤드(124)가 수평 이동하는 구성으로 해도 된다. 또한 칩 공급 유닛(102)이나, 칩 반송 유닛(104) 등의 구성도 적당히 변경되어도 된다.
다음에, 이 실장 장치(100)에 의한 반도체칩(10)의 실장 방법, 즉, 반도체 장치의 제조 방법에 대하여 설명한다. 본 실시형태에서는, 기판(30)으로서 반도체 웨이퍼를 사용하고, 이 반도체 웨이퍼(기판(30))의 위에, 복수의 반도체칩(10)을 적층 실장한다. 따라서, 본 실시형태의 실장 프로세스는 반도체 웨이퍼의 회로 형성면에 반도체칩(10)을 적층 실장하는 「칩 온 웨이퍼 프로세스」이다. 도 2는 본 실시형태에서 사용하는 기판(30)(반도체 웨이퍼)의 개략 이미지도이다. 반도체 웨이퍼인 기판(30)은 주로 실리콘으로 이루어지고, 수지나 유리로 이루어지는 일반적인 회로기판에 비해, 열전도율이 높다. 이 경우, 본 실시형태의 유용성이 현저하게 나타나지만, 수지나 유리에 대한 실장에서도 후술하는 효과는 동일하게 얻어진다. 도 2에 도시하는 바와 같이, 기판(30)에는, 격자 형상으로 나열되는 복수의 배치 영역(34)이 설정되어 있다. 각 배치 영역(34)에는, 복수의 반도체칩(10)이 적층 실장된다. 배치 영역(34)은 소정의 배치 피치(P)로 배열 설치되어 있다. 이 배치 피치(P)의 값은 실장 대상의 반도체칩(10)의 사이즈 등에 따라 적당히 설정된다. 또한 본 실시형태에서는, 배치 영역(34)을 대략 정방형으로 하고 있지만, 적당히, 다른 형상, 예를 들면, 대략 장방형으로 해도 된다.
다음에, 반도체칩(10)의 구성에 대해 간단히 설명한다. 도 3은 실장되는 반도체칩(10)의 개략 구성을 도시하는 도면이다. 반도체칩(10)의 상하면에는, 전극 단자(14, 16)가 형성되어 있다. 또한, 반도체칩(10)의 편면에는, 전극 단자(14)에 연달아 범프(18)가 형성되어 있다. 범프(18)는 도전성 금속으로 이루어지고, 소정의 용융 온도(Tm)에서 용융된다.
또한, 반도체칩(10)의 편면에는, 범프(18)를 덮도록, 비도전성 필름(이하 「NCF」라고 함)(20)이 첩부되어 있다. NCF(20)는 반도체칩(10)과, 기판(30) 또는 다른 반도체칩(10)을 접착하는 접착제로서 기능하는 것으로, 비도전성의 열경화성 수지, 예를 들면, 폴리이미드 수지, 에폭시 수지, 아크릴 수지, 페녹시 수지, 폴리에터설폰 수지 등으로 이루어진다. 이 NCF(20)의 두께는 범프(18)의 평균 높이보다도 크고, 범프(18)는 이 NCF(20)에 의해 거의 완전히 덮여 있다. NCF(20)는 상온하에서는 고체의 필름이지만, 소정의 연화 개시 온도(Ts)를 초과하면, 서서히, 가역적으로 연화되어 유동성을 발휘하고, 소정의 경화 개시 온도(Tt)를 초과하면, 불가역적으로 경화하기 시작한다.
여기에서, 연화 개시 온도(Ts)는 범프(18)의 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 낮다. 가압착용의 제1 온도(T1)는 이 연화 개시 온도(Ts)보다 높고, 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 낮다. 또한, 본압착용의 제2 온도(T2)는 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 높다. 즉, Ts<T1<(Tm, Tt)<T2로 되어 있다.
반도체칩(10)을 기판(30) 또는 하측의 반도체칩(10)(이하 「피압착체」라고 부름)에 가압착할 때는, 실장 헤드(124)를 제1 온도(T1)로 가열한 다음 반도체칩(10)을 가압한다. 이때, 반도체칩(10)의 NCF(20)는 실장 헤드(124)로부터의 열전달에 의해, 제1 온도(T1) 근방까지 가열되고, 연화되고, 유동성을 갖는다. 그리고, 이것에 의해, NCF(20)가 반도체칩(10)과 피압착체의 간극에 흘러들어, 당해 간극을 확실하게 메울 수 있다.
반도체칩(10)을, 피압착체에 본압착할 때는, 실장 헤드(124)를, 제2 온도(T2)로 가열한 다음, 반도체칩(10)을 가압한다. 이때, 반도체칩(10)의 범프(18) 및 NCF(20)는, 실장 헤드(124)로부터의 열전달에 의해, 제2 온도(T2) 근방까지 가열된다. 이것에 의해, 범프(18)는 용융되어, 대향하는 피압착체에 용착할 수 있다. 또한, 이 가열에 의해, NCF(20)가 반도체칩(10)과 피압착체와의 간극을 메운 상태에서 경화하기 때문에, 반도체칩(10)과 피압착체가 견고하게 고정된다.
다음에, 반도체칩(10)을 적층 실장하여 제조되는 반도체 장치에 대하여 설명한다. 도 4는 기판(30)에 복수의 반도체칩(10)을 적층 실장한 반도체 장치의 구성을 도시하는 도면이다. 반도체 장치는, 복수의 배치 영역(34) 각각에, 목표 적층수의 반도체칩(10)을 적층 실장한 칩 적층체(STc)가 배치되어 있다. 본 실시형태에서는, 목표 적층수를 「4」로 하고 있고, 하나의 배치 영역(34)에는, 4개의 반도체칩(10)으로 이루어지는 칩 적층체(STc)가 실장되어 있다.
가적층체(STt)는 목표 적층수의 반도체칩(10)을 순차적으로 가압착하면서 적층함으로써 형성된다. 또한, 칩 적층체(STc)는 가적층체(STt)를 상면으로부터 가열 가압하여, 당해 가적층체(STt)를 구성하는 복수의 반도체칩(10)을 일괄로 본압착함으로써 형성된다. 여기에서, 이러한 칩 적층체(STc)를 복수 형성하는 방식으로서 콜렉티브 본딩이라 불리는 방식이 있다. 콜렉티브 본딩은 복수의 가적층체(STt)를 형성한 후, 각 가적층체(STt)의 상면을 차례대로 가열 가압하여, 당해 가적층체(STt)를 구성하는 복수의 반도체칩(10)을 일괄로 본압착하는 방식이다. 이러한 콜렉티브 본딩에 의하면, 가압착을 연속해서 실행한 후에 본압착을 연속해서 실행한다. 그 때문에 하나의 칩 적층체(STc)가 완성(본압착 완료)되고 나서, 다음 가적층체(STt)를 형성하는 방식에 비해, 실장 헤드(124)의 온도의 변환 횟수 등을 대폭 저감할 수 있다. 온도의 변환 횟수를 저감함으로써 실장 헤드(124)의 승온을 위한 대기시간을 저감할 수 있어, 실장 처리 전체의 처리시간을 저감할 수 있다. 그 때문에 본 실시형태에서도, 콜렉티브 본딩 방식으로, 복수의 칩 적층체(STc)를 형성하고 있다.
이하, 본 실시형태에서의 반도체 장치의 제조의 흐름에 대해 설명한다. 도 5, 도 6은 반도체 장치의 제조의 흐름을 나타내는 이미지도이다. 도 5, 도 6에서는, 3개의 배치 영역(34)을 도시하고 있지만, 설명의 편의상, 이것들은 좌측부터 차례로, 영역 A, 영역 B, 영역 C라고 부른다. 또한, 이하에서 설명하는 제조의 수순은 상압(常壓) 상태에서 행해도 되고, 기포의 유입을 막기 위해 진공중에서 실시해도 된다.
본 실시형태에서는, 복수의 칩 적층체(STc)(반도체 장치)를 제조하기 위해, 2 이상의 가적층체(STt)를 형성한 후, 각 가적층체(STt)의 상면을 차례대로 가열 가압하여 본압착한다. 구체적으로 설명하면 반도체 장치의 제조시, 스테이지(120)는 항상 히터에 의해 NCF(20)의 경화 개시 온도(Tt) 및 범프(18)의 용융 온도(Tm)보다도 낮은 제3 온도(T3)로 가열된다. 이 상태에서, 우선, 최초에, 도 5(a)에 도시하는 바와 같이, 실장 헤드(124)를 사용하여, 반도체칩(10)을 기판(30) 위의 영역 A에 배치한다. 이 때, 반도체칩(10)의 범프(18)가 기판(30) 위의 전극 단자(32)와 마주하도록, 기판(30)을 반도체칩(10)에 대해 위치 결정한다. 이때, 실장 헤드(124)는 가압착용의 온도인 제1 온도(T1)로 가열되어 있다. 그 후, 실장 헤드(124)로, 반도체칩(10)을 규정의 제1 하중(F1)으로 가압하여, 반도체칩(10)을 기판(30)에 가압착한다. 이 때, 실장 헤드(124)로부터의 열전달에 의해, NCF(20)는 연화 개시 온도(Ts) 이상으로 가열되어, 적당한 유동성을 발휘한다. 이것에 의해, NCF(20)는 반도체칩(10)과 기판(30)의 간극을 간극 없이 메운다. 또한, 제1 하중(F1)은 범프(18)가 연화된 NCF(20)를 밀어내어, 기판(30)의 전극 단자(32)에 접촉할 수 있고, 또한, 범프(18)가 크게 변형하지 않을 정도의 크기이면, 특별히 한정되지 않는다.
1층째의 반도체칩(10)을 가압착할 수 있으면, 계속해서, 이 가압착된 1층째의 반도체칩(10)의 위에 또한 2층째의 반도체칩(10)을 가압착한다. 2층째의 반도체칩(10)을 가압착할 때는, 1층째의 경우와 마찬가지로, 실장 헤드(124)를 사용하여, 2층째의 반도체칩(10)의 범프(18)가 1층째의 반도체칩(10)의 전극 단자(16)와 마주하도록, 2층째의 반도체칩(10)을 1층째의 반도체칩(10)의 위에 배치한다. 그리고, 그 상태에서, 2층째의 반도체칩(10)을 제1 온도(T1)로 가열하면서 제1 하중(F1)으로 가압하여, 1층째의 반도체칩(10)에 가압착한다.
이후, 마찬가지로, 2층째의 반도체칩(10)의 위에, 3층째의 반도체칩(10)을, 3층째의 반도체칩(10)의 위에 4층째의 반도체칩(10)을 가압착해 간다. 도 5(b)는, 영역 A에서, 4층의 반도체칩(10)을 가압착하면서 적층한 모습을 나타내고 있다. 이 4개의 반도체칩(10)을 적층한 것이 가적층체(STt)가 된다.
영역 A에 있어서, 가적층체(STt)를 형성할 수 있으면, 동일한 수순으로, 다른 배치 영역(34)에도, 가적층체(STt)를 형성한다. 도 5(c)는 모든 배치 영역(34)(영역 A, 영역 B, 영역 C)에, 가적층체(STt)가 형성된 모습을 나타내고 있다.
복수의 가적층체(STt)를 형성할 수 있으면, 계속해서, 형성된 가적층체(STt)를 차례대로, 본압착한다. 구체적으로는, 도 6(a)에 도시하는 바와 같이, 우선, 실장 헤드(124)를 본압착용의 온도인 제2 온도(T2)까지 가열한다. 그리고, 가적층체(STt)를, 제2 온도(T2)로 가열된 실장 헤드(124)를 사용하여, 제2 하중(F2)으로 가압하여, 4개의 반도체칩(10)을 일괄로 본압착한다. 또한, 제2 하중(F2)은 범프(18)의 압입량을 적절하게 유지할 수 있는 것이라면, 특별히 한정되지 않는다.
제2 온도(T2)로 가열된 실장 헤드(124)로 눌려짐으로써, 가적층체(STt)를 구성하는 4개의 반도체칩(10)도 가열되게 된다. 각 반도체칩(10)이 경화 개시 온도(Tt)를 초과하여 가열됨으로써 반도체칩(10)의 NCF(20)는 서서히 경화해 간다. 그리고, NCF(20)가 경화됨으로써 반도체칩(10)과 피압착체(기판(30) 또는 하측의 반도체칩(10))가 기계적으로 견고하게 고착된다. 또한, 용융 온도(Tm)를 초과하여 가열됨으로써 범프(18)가 용융되어, 대향하는 전극 단자(32, 16)에 밀착할 수 있다. 그리고, 이것에 의해, 4개의 반도체칩(10) 및 기판(30)이 서로 전기적으로 접합된 칩 적층체(STc)가 형성된다.
하나의 가적층체(STt)를 본압착할 수 있으면, 계속해서, 다른 가적층체(STt)도 본압착한다. 즉, 영역 B, 영역 C 등, 2 이상의 배치 영역(34) 모두에 있어서, 차례대로 본압착을 실행한다. 그리고, 도 6(b)에 도시하는 바와 같이, 형성된 가적층체(STt) 모두를 본압착할 수 있으면, 반도체 장치의 제조 처리는 종료가 된다.
이상의 설명에서 명확한 바와 같이, 본 실시형태에서는, 2 이상의 배치 영역(34)에서, 연속해서 가적층체(STt)를 형성한 후에, 각 가적층체(STt)를 차례대로 본압착하는 콜렉티브 본딩 방식이다. 그 때문에 실장 헤드(124)의 온도의 변환 횟수를 저감할 수 있어, 승온이나 강온을 위한 대기시간을 저감할 수 있어, 실장 처리 전체의 시간을 대폭 저감할 수 있다.
그런데, 본 실시형태와 같이, 적층된 복수의 반도체칩(10)을 일괄로 본압착하려고 한 경우, 상층과 하층의 온도차(dT)가 문제가 된다. 이러한 온도차(dT)가 크면, 각 층의 칩간 거리에 불균일이 발생할 우려가 있다. 또한 온도차(dT)가 과도하게 커, 하층의 가열온도가 낮아지면, NCF(20)의 경화나 범프(18)의 용융이 적절하게 생기지 않아, 실장의 신뢰성이 저하될 우려도 있었다. 이러한 온도차(dT)를 저감하기 위해, 본 실시형태에서는, 스테이지(120)와 기판(30) 사이에, 단열 부재(126)를 배치하고 있다.
단열 부재(126)는 기판(30)과 접촉하는 제1 층(50)과, 당해 제1 층(50)보다도 스테이지(120)측에 배치되는 제2 층(52)을 가진 2층 구조로 되어 있다(도 1 참조). 제1 층(50)은 기판(30)에 인접하고, 당해 기판(30)에 접하는 층이다. 제2 층(52)은 제1 층(50)보다도 스테이지(120)측에 배치되는 층이다. 그리고, 제1 층(50)은 제2 층(52)보다도 열저항이 크다. 또한, 통상, 스테이지(120)도 비교적, 열저항이 높은 재질(예를 들면, 세라믹스 등)로 이루어지지만, 제1 층(50) 및 제2 층(52)은 이 스테이지(120)보다도 열저항이 큰 것이 바람직하다.
이러한 제1 층(50) 및 제2 층(52)의 구체적 구성으로서는 여러 가지 생각할 수 있다. 예를 들면, 제1 층(50)은 열저항계수가 낮은 수지 등의 유기물(예를 들면, 에폭시 수지, 폴리이미드 수지 등)로 이루어지고, 제2 층(52)은 열저항계수가 낮은 비금속 무기물(석영이나 세라믹스 등)로 이루어진다. 또한, 다른 예로서 제1 층(50)은 유기물 또는 비금속 무기물을 소정의 형상으로 가공한 가공물이어도 된다. 또한, 여기에서의 「가공」이란 밀링 등으로 재료의 일부를 제거하는 것과 같은 기계 가공에 한하지 않고, 플라스틱 사출 성형과 같은 성형 가공도 포함한다.
제1 층(50)에 적합한 가공물로서는, 예를 들면, 도 7(a)에 도시하는 바와 같이, 층 내에 복수의 미세구멍(54)이 형성된 가공물을 들 수 있다. 이 경우, 제1 층(50)의 재질은 유기물, 무기물의 어떤 것이어도 되지만, 가공성을 고려하면, 수지 등의 유기물이나 소성되는 세라믹스 등인 것이 바람직하다. 또한 다른 예로서 제1 층(50)에 적합한 가공물로서는, 도 7(b)에 도시하는 바와 같이, 그 표면에 복수의 홈(56)이 형성된 가공물이어도 된다. 이 경우, 홈(56)의 형상은 특별히 한정되지 않지만, 홈(56)은 칩 적층체(STc)의 배치 피치(P)(도 2 참조)와, 동일한 피치(P)로 격자 형상으로 나열하는 것이 바람직하다. 이러한 홈 형상이 바람직한 이유에 대해서는 후술한다.
또한, 제1 층(50)과 제2 층(52)은 별체일 필요는 없고, 분리할 수 없는 일체화부품이어도 된다. 예를 들면, 도 7(b)에 도시하는 바와 같이, 평판의 표면에, 복수의 홈(56)을 형성하고, 이 홈(56)이 형성된 두께 부분을 제1 층(50), 홈(56)이 형성되어 있지 않은 두께 부분을 제2 층(52)으로 해도 된다.
어쨌든, 단열 부재(126)는 기판(30)에 접하는 제1 층(50)과, 당해 제1 층(50)보다도 스테이지(120)측에 배치된 제2 층(52)을 갖는 다층 구조이며, 제1 층(50)이 제2 층(52)보다도 열저항이 크면 된다. 또한, 열저항으로서는 면 방향으로의 열전달을 저해하는 면 방향 열저항과, 두께 방향으로의 열전달을 저해하는 두께 방향 열저항이 있다. 제1 층(50)에서 특히 중요시되는 것은 면 방향 열저항이다. 면 방향 열저항은, 예를 들면, 각 층(50, 52)의 표면을, 규정 조건으로 가열했을 때, 당해 가열 지점으로부터 면 방향으로 규정 거리 떨어진 계측 지점에서의 온도 상승량 등에 기초하여 평가할 수 있다. 제1 층(50)은 제2 층(52)보다도, 면 방향 열저항이 큰 것이 바람직하다. 또한, 뒤에 상세히 설명하는 바와 같이, 제2 층(52)은 제1 층(50)보다도 강성이 높은 것이 바람직하다. 이것은 기판(30)의 평면도를 유지하기 위해서이다. 그 때문에 제2 층(52)은, 일반적으로, 비금속 무기재로 이루어지는 소재로 구성된다.
이상과 같은 2층 구조의 단열 부재(126)를 설치하는 이유에 대하여, 도 8, 도 9를 참조하여 설명한다. 도 8, 도 9는 본압착 시의 열의 흐름을 나타내는 모식도이며, 도 8은 단열 부재(126)를 설치한 경우를, 도 9는 단열 부재(126)를 설치하지 않은 경우를 각각 나타내고 있다.
처음에, 도 9를 참조하여, 본압착 시의 열의 흐름에 대하여 설명한다. 앞에 기술한 바와 같이, 본압착 시에는 가적층체(STt)의 상면을 제2 온도(T2)로 가열한 실장 헤드(124)로 누른다. 이때, 반도체칩(10) 간의 열전달에 의해, 실장 헤드(124)의 열이 하층으로 전달된다. 하층의 반도체칩(10)까지 도달한 열은 그자리에 머무르지 않고, 또한 기판(30)이나 스테이지(120)로 전달된다.
구체적으로는, 기판(30)에 열전도된 열은 그대로 면 직교 방향으로 진행되어 스테이지(120)로 전달되거나(화살표 A), 면 방향으로 진행되어, 외부로 방열되거나(화살표 B), 다른 가적층체(STt)에 열전도 되거나(화살표 C), 스테이지(120)에 열전도되거나(화살표 D) 한다. 또한 스테이지(120)에 열전도된 열은 그대로 면 방향으로 진행되어 외부로 방열되거나(화살표 E), 면 방향으로 진행되고 다시, 기판(30)으로 열전도되거나(화살표 F), 외부로 방열되거나(화살표 G) 한다.
이와 같이, 단열 부재(126)가 없는 경우, 하층까지 전달된 열이, 또한, 기판(30)이나 스테이지(120)로 분산된 후, 외부로 빠져나가기 때문에, 하층의 반도체칩(10)의 온도가 오르기 어려워져, 상층과 하층의 온도차(dT)가 커진다. 특히, 기판(30)이 웨이퍼인 경우, 당해 웨이퍼는 수지나 유리로 이루어지는 기판에 비해 열전달성이 높기 때문에, 온도차(dT)가 높아진다.
이러한 온도차(dT)는 스테이지(120)의 온도를 높임으로써 저감할 수 있다. 즉, 스테이지(120)에는 히터가 내장되어 있지만, 이 히터의 가열온도를 높게 하는, 예를 들면, 제2 온도(T2)로 함으로써 온도차(dT)를 저감할 수 있다. 그러나, 스테이지(120)를 고온으로 한 경우, 본압착의 대상인 가적층체(STt)뿐만 아니라, 그 밖의 가적층체(STt)(본압착 전의 반도체칩(10))도, 고온으로 가열되게 된다. 도 9의 예에서는, 스테이지(120)를 고온으로 한 경우, 도면 좌측에 위치하는 본압착 대상의 가적층체(STt)뿐만 아니라, 도면 우측에 위치하는 대상 외의 가적층체(STt)도 고온으로 가열되게 된다. 그 결과, 대상 외의 가적층체(STt)를 구성하는 반도체칩(10)의 NCF(20)의 의도하지 않는 불가역적인 경화를 초래할 우려가 있다. 본압착 전에 NCF(20)가 경화한 경우, 그 후, 본압착(가열 가압)을 행해도, 반도체칩(10) 사이가 전기적, 기계적으로 적절하게 접속되지 않고, 실장 불량으로 된다. 따라서, 온도차(dT)를 저감하기 위해, 스테이지(120)의 온도를 높일 수는 없었다.
본 실시형태에서는, 도 8에 도시하는 바와 같이, 스테이지(120)의 온도는 종래 기술과 거의 동일(예를 들면, 100℃ 전후)하게 유지하면서도, 스테이지(120)와 기판(30) 사이에 단열 부재(126)를 설치하고 있다. 이러한 단열 부재(126)를 설치함으로써, 기판(30) 및 스테이지(120)를 통한 배열을 대폭 저감할 수 있고, 나아가서는, 온도차(dT)를 저감할 수 있다.
즉, 도 7에 도시하는 바와 같이, 단열 부재(126)를 설치한 경우, 기판(30)으로부터, 그 하측으로 열전도되는 열량이 대폭 저감된다. 또한, 제1 층(50)은 면 방향 열저항이 크기 때문에, 제1 층(50)에 열전도된 열은 면 방향으로는 거의 분산되지 않는다. 그 결과, 면 방향으로 분산된 후, 또한, 기판(30)이나 스테이지(120)로 분산되는 열의 흐름(도 9에 있어서의 화살표 F, 화살표 G의 흐름)이 거의 사라져, 열의 외부 유출이 효과적으로 억제된다. 또한, 일부의 열은 제1 층(50)으로부터 제2 층(52)으로도 열전달되지만, 제2 층(52)에서도 열전달이 저해되기 때문에, 스테이지(120)에의 열전달이 대폭 억제된다. 결과적으로, 스테이지(120)를 통한 외부나 기판(30)으로의 방열이 대폭 저감된다. 그리고, 이것에 의해, 열의 대부분이 가적층체(STt)의 하층에 머물기 때문에, 상층과 하층의 온도차(dT)를 대폭 저감할 수 있다.
그런데, 본 실시형태에서는, 단열 부재(126)를 제1 층(50)과 제2 층(52)의 2층 구조로 하고 있다. 이것은 열의 분산(배열)을 억제하면서, 기계적 강도를 유지하기 위해서이다. 즉, 열의 분산을 억제하기 위해서는, 제1 층(50)은 면 방향 열저항이 큰 것이 바람직하다. 면 방향 열저항을 크게 하기 위해서는, 수지와 같이 열전달계수가 낮은 재료를 사용하거나, 또는, 도 7(a), 도 7(b)에 도시하는 바와 같이, 홈(56)이나 미세구멍(54)을 설치하면 된다. 그러나, 열전달계수가 낮은 재료는 그 강성이 낮은 경우가 많고, 또한, 홈(56)이나 미세구멍(54)을 설치한 경우도 강성이 저하된다. 그 때문에 면 방향 열저항이 높은 제1 층(50)만으로는 본압착 시에 부가되는 하중을 견딜 수 없어, 기판(30)의 평면도를 유지할 수 없을 우려가 있다.
그래서, 본 실시형태에서는, 제1 층(50)의 아래에, 제1 층(50)보다도 강성이 높은 제2 층(52)을 설치하고 있다. 이것에 의해, 큰 하중이 부가된 경우에도, 휘기 어려워 기판(30)의 평면도를 유지할 수 있다. 또한, 제2 층(52)을 제1 층(50)보다도 두껍게 함으로써 스테이지(120)에의 열전달을 보다 효과적으로 방지할 수 있어, 스테이지(120)를 통한 배열을 저감할 수 있다.
또한, 기판(30)의 평면도를 유지하기 위해서는, 제1 층(50) 그자체도 휘기 어려운 것이 바람직하고, 그것을 위해서는 단열 부재(126) 중, 칩 적층체(STc)의 바로 아래부분, 중실 구조인 것이 바람직하다. 그 때문에 제1 층(50)의 표면에 홈(56)을 설치하는 경우에는, 도 7(b)에 도시하는 바와 같이, 당해 홈(56)을 칩 적층체(STc)의 배치 피치(P)와 동일한 피치로 나열하는 격자 형상으로 하는 것이 바람직하다.
도 10은 단열 부재(126)의 열저항과 온도차(dT)의 관계를 조사한 실험 결과이다. 도 10에 있어서, 가로축은 단열 부재(126)의 열저항을, 세로축은 4층 구성의 가적층체(STt)를 본압착했을 때의 온도차(dT)를 나타내고 있다. 또한 실험에서는, 스테이지(120)를 100도 전후로 가열하고, 가적층체(STt)의 상면을 400도로 7초간 가열했다. 단열 부재(126)는, 실험의 편의상, 1층 구조로 하고, 그 열저항은 단열 부재(126)의 두께를 변경함으로써 변경하고 있다. 또한, 기판(30)으로서는 실리콘 웨이퍼를 사용했다. 도 10으로부터 명확한 바와 같이, 단열 부재(126)의 열저항이 상승함에 따라, 온도차(dT)가 저하되고 있는 것을 알 수 있다.
이상의 설명으로부터 명확한 바와 같이, 본 실시형태에 의하면, 기판(30)과 스테이지(120) 사이에, 단열 부재(126)를 개재시키고 있기 때문에, 본압착 시의 열이 외부로 빠져나가는 것을 효과적으로 방지할 수 있어, 가적층체(STt)의 상층과 하층의 온도차(dT)를 저감할 수 있다. 또한, 단열 부재(126)를 제1 층(50)과 제2 층(52)을 갖는 다층 구조로 하고, 또한, 기판(30)에 인접하는 제1 층(50)의 열저항을 크게 함으로써 기판(30)으로부터 전달되는 열의 외부 유출을 보다 효과적으로 방지할 수 있다. 또한, 제2 층(52)을 제1 층(50)보다도 고강성으로 함으로써 열의 유출을 억제하면서, 기판(30)의 평면도를 유지할 수 있다.
또한, 지금까지 설명한 구성은 일례이며, 적당히 변경되어도 된다. 예를 들면, 본 실시형태에서는, 가적층체(STt)를 하나씩 본압착하고 있지만, 2 이상의 가적층체(STt)를 동시에 본압착해도 된다. 이 경우, 가압착용의 실장 헤드(124a)란, 달리, 본압착용의 실장 헤드(124b)를 설치하고, 당해 본압착용의 실장 헤드(124b)를 2 이상의 가적층체(STt)를 동시에 가열 가압할 수 있는 크기로 한다. 이러한 구성으로 함으로써 반도체 장치의 제조 시간을 보다 단축할 수 있다. 또한, 단열 부재(126)는 제1 층(50)과 제2 층(52)을 갖는 것이라면, 다른 층을 더 가진 다층 구조로 해도 된다. 또한 단열 부재(126)는 스테이지(120)에 대하여 착탈 가능한 것이 바람직하지만, 경우에 따라서는, 스테이지(120)에 고착되어 있어도 된다.
10 반도체칩 14, 16, 32 전극 단자
18 범프 30 기판
34 배치 영역 50 제1 층
52 제2 층 54 미세구멍
56 홈 100 실장 장치
102 칩 공급 유닛 104 칩 반송 유닛
106 본딩 유닛 110 밀어올림부
114 다이 피커 116 이송 헤드
118 회전대 120 스테이지
122 본딩부 124 실장 헤드
126 단열 부재 130 제어부
132 가압착부 136 본압착부
138 기억부 STc 칩 적층체
STt 가적층체.

Claims (7)

  1. 기판 위의 복수 개소에, 2 이상의 반도체칩을 적층하여 실장하는 실장 장치로서,
    상기 기판을 지지하는 스테이지;
    상기 복수의 반도체칩 및 상기 기판을 가열하면서, 상기 기판에, 복수의 반도체칩을 적층하여 실장하는 본딩부; 및
    상기 스테이지와 상기 기판 사이에 개재하는 단열 부재이며, 상기 기판에 인접하는 제1 층과, 상기 제1 층보다도 상기 스테이지측에 배치되는 제2 층을 가진 단열 부재;를 구비하고,
    상기 제1 층은 상기 제2 층보다도 열저항이 큰 것을 특징으로 하는 실장 장치.
  2. 제1 항에 있어서,
    상기 제2 층은 상기 제1 층보다도 강성이 높은 것을 특징으로 하는 실장 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 층은 상기 제2 층보다도 면 방향으로의 열저항이 큰 것을 특징으로 하는 실장 장치.
  4. 제1 항 또는 제2 항에 있어서,
    상기 본딩부는 상기 복수의 칩을 가압착하면서 상기 기판 위에 적층하여 이루어지는 가적층체를 2 이상 형성한 후, 1 이상의 가적층체의 상면을 가압하면서 가열함으로써 상기 가적층체를 구성하는 상기 복수의 칩을 일괄로 본압착하는 처리를 2회 이상 반복하는 것을 특징으로 하는 실장 장치.
  5. 제1 항 또는 제2 항에 있어서,
    상기 제1 층은 유기물, 또는 상기 기판측의 표면에 홈 또는 층 내에 복수의 미세구멍이 형성된 가공물로 이루어지고,
    상기 제2 층은 비금속 무기재로 이루어지는 것을 특징으로 하는 실장 장치.
  6. 제5 항에 있어서,
    상기 제1 층은, 상기 기판측의 면에, 상기 복수의 칩을 적층한 칩 적층체의 배치 피치와 동일한 피치로, 격자 형상의 홈이 형성되어 있는 가공물인 것을 특징으로 하는 실장 장치.
  7. 단열 부재의 위에 배치된 기판의 위에, 복수의 칩을 본딩부로 가압착하면서 적층하여 이루어지는 가적층체를 2 이상 형성하는 가압착 공정; 및
    1 이상의 가적층체의 상면을 상기 본딩부로 가압하면서 가열함으로써 상기 가적층체를 구성하는 상기 복수의 칩을 일괄로 본압착하는 처리를 2회 이상, 반복하는 본압착 공정;을 구비하고,
    상기 단열 부재는 상기 기판과 접촉하여 상기 본딩부로부터 상기 복수의 칩 및 상기 기판을 통하여 열이 인가되는 제1 층과, 상기 제1 층보다도 스테이지측에 배치되는 제2 층을 갖고,
    상기 제1 층은 상기 제2 층보다도 열저항이 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
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