KR102147681B1 - 반도체 장치의 제조 방법 및 실장 장치 - Google Patents

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토모노리 나카무라
토루 마에다
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가부시키가이샤 신가와
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Abstract

기판(30) 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩(10)을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택(ST)을 형성하는 가압착 공정과, 형성된 상기 가압착 상태의 칩 스택(ST) 모두의 상면을, 차례대로, 가열 가압하여 본압착하는 본압착 공정을 구비하고, 또한, 상기 가압착 공정에 앞서, 본압착 중의 칩 스택(ST)으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판(30)의 온도가 규정의 허용 온도(Td) 이하가 되는 개소까지의 거리인 이간 거리(Dd)를 특정하는 특정 공정을 구비하고, 상기 가압착 공정에서는 상기 가압착 상태의 칩 스택(ST)을 서로 상기 이간 거리(Dd) 이상 떨어뜨려 형성한다.

Description

반도체 장치의 제조 방법 및 실장 장치
본 발명은 기판 위의 복수 개소에, 1 이상의 반도체칩을 적층하여 실장하는 반도체 장치의 제조 방법 및 반도체칩을 기판에 실장하는 실장 장치에 관한 것이다.
종래부터, 반도체 장치의 더 한층의 고기능화, 소형화가 요구되고 있다. 그래서, 일부에서는, 복수의 반도체칩을 적층하여 실장하는 것이 제안되었다. 통상, 반도체칩의 편면에는, 범프와, 당해 범프를 덮는 피도전성 필름(이하 「NCF」라고 함)이 마련되어 있다. NCF는 열경화성 수지로 이루어지고, 소정의 경화 개시 온도 미만에서는, 온도 상승에 따라 가역적으로 연화되지만, 경화 개시 온도를 초과하면, 온도 상승에 따라 불가역적으로 경화된다. 이러한 반도체칩을 적층 실장하기 위해서, 복수의 반도체칩을 가압착하면서 적층하여, 가압착 상태의 칩 스택을 형성하고, 그 후, 이 가압착 상태의 칩 스택을 가열 가압하여 본압착하는 것이 제안되었다. 또한, 가압착에서는, 반도체칩을 NCF가 연화되는 온도에서 가열 가압한다. 또한, 본압착에서는, 칩 스택을 구성하는 복수의 반도체칩 모두의 범프가 용융되고, 또한, NCF가 경화하는 온도에서, 칩 스택을 가열 가압한다.
이러한 적층 기술은, 예를 들면, 특허문헌 1에 개시되어 있다. 이 특허문헌 1에서는, 반도체칩 중 범프 형성면에, 미리 열경화성 접착제 필름을 라미네이트 한다. 적층 실장할 때는, 우선, 복수의 반도체칩을 기판 또는 다른 반도체칩 위에 순차적으로, 가압착하면서 적층하여 다단 가압착 적층체를 형성한다. 다음에 이 다단 가압착 적층체를 상측으로부터 가압하고 또한 가열함으로써 범프를 용융시킴과 아울러 열경화성 접착제 필름을 경화시키는 본압착 공정을 실행한다. 이러한 기술에 의하면, 작은 면적으로, 보다 다수의 반도체칩을 실장할 수 있기 때문에, 더한층의 고기능화, 소형화가 가능하게 된다.
일본 특개 2014-60241호 공보
그런데, 일반적으로는 하나의 기판 위에, 복수의 칩 스택이 실장된다. 복수의 칩 스택을 실장하는 경우, 가압착 상태의 칩 스택을 복수 형성한 후에, 이 복수의 가압착 상태의 칩 스택을 본압착하는 기술이 일부에서 제안되었다. 이 경우, 하나의 칩 스택의 가압착 및 본압착이 완료하고 나서 다음 칩 스택의 가압착 및 본압착을 실행하는 경우에 비해, 가압착 처리와 본압착 처리의 전환 횟수를 저감할 수 있기 때문에, 실장 공정의 더한층의 간이화, 단축화가 가능하게 된다.
한편으로, 복수의 가압착 상태의 칩 스택을 형성한 후에 본압착을 행하는 기술의 경우, 본압착을 위해, 하나의 칩 스택에 부가된 열이 주변의 가압착 상태의 다른 칩 스택에도 전달되는 경우가 있다. 특히, 기판의 열전도율이 높은 경우에는, 하나의 칩 스택에 부가된 본압착용의 열이, 고효율로, 주변의 가압착 상태의 다른 칩 스택에 전달된다. 이 경우, 주변의 칩 스택의 하층에 위치한 반도체칩에 있어서, NCF의 경화나 범프의 용융 등, 바람직하지 않은 열적 변화가 생길 우려가 있다. 본압착에 앞서, NCF의 경화나 범프의 용융이 생기면, 당해 반도체칩과 기판과의 적절한 접합이 저해된다.
이러한 뜻에 반한 열적 변화를 방지하기 위하여, 본압착에 있어서의 가열온도를 조금 낮게 설정하는 것도 생각할 수 있다. 그러나, 가열온도를 조금 낮게 설정한 경우, 칩 스택의 하층까지 충분히 가열할 수 없어, 역시 접합 불량을 일으킬 우려가 있다.
그래서, 본 발명에서는, 가압착 상태의 칩 스택을 2 이상 형성한 후에, 본압착을 행하는 경우에 있어서, 본압착되는 칩 스택의 주변의 칩 스택에 있어서의 바람직하지 않은 열적 변화를 방지할 수 있는, 반도체 장치의 제조 방법 및 실장 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은 기판 위의 복수 개소에, 1 이상의 반도체칩을 적층하여 실장하는 반도체 장치의 제조 방법으로서 상기 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성하는 가압착 공정과, 형성된 상기 가압착 상태의 칩 스택 모두의 상면을 차례대로 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄하여 본압착하는 본압착 공정을 구비하고, 상기 칩 스택이 원하는 개수에 달할 때까지, 상기 가압착 공정 및 본압착 공정을 2회 이상 반복하고, 또한, 상기 가압착 공정에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 특정 공정을 구비하고, 상기 가압착 공정에서는 상기 가압착 상태의 칩 스택을, 서로, 상기 이간 거리 이상, 떨어뜨려 형성하고, 상기 본압착 공정에서는 상기 이간 거리 이상 떨어뜨려 형성된 상기 가압착 상태의 칩 스택을 본압착하는 것을 특징으로 한다.
바람직한 양태에서는, 상기 특정 공정은 상기 반도체칩의 실장 조건에 기초하여, 상기 이간 거리를 특정한다. 이 경우, 상기 실장 조건은, 적어도, 상기 본압착할 때의 상기 칩 스택의 최하층의 온도인 하층 온도를 포함하고, 상기 특정 공정에서는 상기 하층 온도가 높을수록, 상기 이간 거리가 길어지도록 상기 이간 거리를 특정하는 것이 바람직하다.
다른 적합한 양태에서는, 상기 반도체칩의 적층 방향 편측 끝면에는, 당해 반도체칩과, 상기 적층 방향 편측에 인접 실장되는 기판 또는 반도체칩을 고착하기 위한 열경화성 수지가 설치되어 있고, 상기 허용 온도는 상기 열경화성 수지가 불가역적으로 경화 개시하는 경화 개시 온도보다 낮다.
다른 효과적인 양태에서는, 또한, 상기 특정 이간 거리에 기초하여 복수의 칩 스택의 형성 위치를 나타내는 맵을 형성하는 맵 형성 공정을 구비하고, 상기 가압착 공정에서는 상기 맵에 따라, 상기 복수의 상기 가압착 상태의 칩 스택을 형성한다.
다른 적합한 양태에서는, 또한, 상기 기판에는, 상기 칩 스택이 배치되는 복수의 배치 영역이 규정의 피치(P)로 격자 형상으로 나열되어 설정되어 있고, 상기 특정 공정은, 상기 이간 거리를 특정한 후, 또한, 상기 이간 거리를 Dd로 했을 때, {(N-1)×P}≤Dd<N×P를 충족시키는 정수 N을 특정하고, 상기 가압착 공정에서는 상기 가압착 상태의 칩 스택을 상기 배치 영역 N개 간격으로 형성한다.
다른 적합한 양태에서는, 상기 기판은 반도체 웨이퍼이다.
다른 본 발명인 반도체 장치의 제조 방법은, 상기 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성하는 가압착 공정과, 2 이상의 가압착 상태의 칩 스택의 상면을 동시에 가열 가압하여 동시에 본압착하는 처리를, 2회 이상 반복하여, 상기 가압착 공정에서 형성된 가압착 상태의 칩 스택 모두를 본압착 상태로 변화시키는 본압착 공정을 구비하고, 상기 칩 스택이 원하는 개수에 달할 때까지, 상기 가압착 공정 및 본압착 공정을 2회 이상 반복하고, 또한, 상기 가압착 공정에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 특정 공정을 구비하고, 상기 가압착 공정에서는 동시에 본압착되지 않은 가압착 상태의 칩 스택을, 서로, 상기 이간 거리 이상, 떨어뜨려 형성하는 것을 특징으로 한다.
다른 본 발명인 실장 장치는 기판 위의 복수 개소에, 1 이상의 반도체칩을 적층하여 실장하는 실장 장치로서, 상기 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성하는 가압착 수단과, 형성된 상기 가압착 상태의 칩 스택 모두의 상면을, 차례대로, 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄로 본압착하는 본압착 수단과, 상기 가압착에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 이간 거리 특정 수단을 구비하고, 상기 가압착 수단은 상기 가압착 상태의 칩 스택을, 서로, 특정한 상기 이간 거리 이상, 떨어뜨려 형성하고, 상기 본압착 수단은 상기 이간 거리 이상 떨어뜨려 형성된 상기 가압착 상태의 칩 스택을 본압착하는 것을 특징으로 한다.
다른 본 발명인 실장 장치는, 기판 위의 복수 장소에, 1 이상의 반도체칩을 적층하여 실장하는 실장 장치로서, 상기 기판 위의 2 이상의 개소 각각에서, 1 이상의 반도체칩을 순차적으로 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성함과 아울러, 형성된 상기 가압착 상태의 칩 스택 모두의 상면을 차례대로 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄로 본압착하는 본딩부와, 상기 가압착에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 이간 거리 특정 수단과, 상기 가압착 상태의 칩 스택을, 서로, 상기 이간 거리 이상, 떨어뜨려 형성한 후, 형성된 상기 가압착 상태의 칩 스택을 본압착하도록 상기 본딩부를 제어하는 제어부를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 본압착 중의 칩 스택의 근방에, 가압착 상태의 칩 스택이 존재하지 않기 때문에, 본압착의 열에 기인하는 칩 스택에 있어서의 바람직하지 않은 열적 변화를 방지할 수 있다.
도 1은 본 발명의 실시형태인 실장 장치의 개략 구성도이다.
도 2는 기판으로서 기능하는 반도체 웨이퍼의 개략 사시도이다.
도 3은 실장되는 반도체칩의 구성을 도시하는 도면이다.
도 4는 반도체 장치의 구성을 도시하는 도면이다.
도 5는 복수의 반도체칩을 적층하여 실장하는 흐름을 도시하는 도면이다.
도 6은 복수의 반도체칩을 적층하여 실장하는 흐름을 도시하는 도면이다.
도 7은 반도체칩의 실장과 기판 온도의 관계를 나타내는 도면이다.
도 8은 이간 거리 맵의 일례를 도시하는 도면이다.
도 9는 열전도 특성 데이터의 일례를 나타내는 도면이다.
도 10은 칩 스택의 형성 위치의 일례를 도시하는 도면이다.
도 11은 칩 스택의 형성 위치의 다른 일례를 도시하는 도면이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다. 도 1은 본 발명의 실시형태인 실장 장치(100)의 개략 구성도이다. 이 실장 장치(100)는 기판(30)의 위에, 반도체칩(10)을 실장하는 장치이다. 이 실장 장치(100)는 복수의 반도체칩(10)을 적층하여 실장하는 경우에 특히 적합한 구성으로 되어 있다.
실장 장치(100)는 칩 공급부(102), 칩 반송부(104), 본딩부(106), 및 이것들의 구동을 제어하는 제어부(130)를 구비한다. 칩 공급부(102)는 칩 공급원으로부터 반도체칩(10)을 꺼내어, 칩 반송부(104)에 공급하는 부위이다. 이 칩 공급부(102)는 밀어올림부(110)와 다이 피커(114)와 이송 헤드(116)를 구비하고 있다.
칩 공급부(102)에 있어서, 복수의 반도체칩(10)은 다이싱 테이프(TE) 위에 재치되어 있다. 이때 반도체칩(10)은 범프(18)가 상측을 향한 페이스 업 상태로 재치되어 있다. 밀어올림부(110)는 이 복수의 반도체칩(10) 중에서 하나의 반도체칩(10)만을 페이스 업 상태 그대로 상방으로 밀어올린다. 다이 피커(114)는 밀어올림부(110)에 의해 밀어올려진 반도체칩(10)을 그 하단에서 흡인 유지하여 받는다. 반도체칩(10)을 받은 다이 피커(114)는, 당해 반도체칩(10)의 범프(18)가 하방을 향하도록, 즉, 반도체칩(10)이 페이스 다운 상태가 되도록, 그 자리에서 180도 회전한다. 이 상태가 되면, 이송 헤드(116)가 다이 피커(114)로부터 반도체칩(10)을 받는다.
이송 헤드(116)는 상하 및 수평 방향으로 이동 가능하며, 그 하단에서, 반도체칩(10)을 흡착 유지할 수 있다. 다이 피커(114)가 180도 회전하여, 반도체칩(10)이 페이스 다운 상태가 되면, 이송 헤드(116)는, 그 하단에서, 당해 반도체칩(10)을 흡착 유지한다. 그 후, 이송 헤드(116)는 수평 및 상하 방향으로 이동하여, 칩 반송부(104)로 이동한다.
칩 반송부(104)는 연직의 회전축(Ra)을 중심으로 하여 회전하는 회전대(118)를 가지고 있다. 이송 헤드(116)는, 회전대(118)의 소정 위치에, 반도체칩(10)을 재치한다. 반도체칩(10)이 재치된 회전대(118)가 회전축(Ra)을 중심으로 하여 회전함으로써, 당해 반도체칩(10)이 칩 공급부(102)와 반대측에 위치하는 본딩부(106)에 반송된다.
본딩부(106)는 기판(30)을 지지하는 스테이지(120)나 반도체칩(10)을 유지하며 기판(30)에 부착하는 실장 헤드(122) 등을 구비하고 있다. 스테이지(120)는 수평 방향으로 이동 가능하여, 재치되어 있는 기판(30)과 실장 헤드(122)의 상대 위치 관계를 조정한다. 또한 이 스테이지(120)에는 히터가 내장되어도 된다.
실장 헤드(122)는 그 하단에 반도체칩(10)을 유지할 수 있고, 또한 연직된 회전축(Rb) 주위의 회전과, 승강이 가능하게 되어 있다. 이 실장 헤드(122)는 반도체칩(10)을 스테이지(120)에 재치된 기판(30) 또는 다른 반도체칩(10)의 위에 압착한다. 구체적으로는, 유지하고 있는 반도체칩(10)을 기판(30) 등에 내리누르도록, 실장 헤드(122)가 하강함으로써 반도체칩(10)의 가압착 또는 본압착이 행해진다. 이 실장 헤드(122)에는, 온도 가변의 히터가 내장되어 있고, 실장 헤드(122)는 가압착 실행 시에는 후술하는 제1 온도(T1)로, 본압착 실행 시에는 제1 온도(T1)보다도 높은 제2 온도(T2)로 가열된다. 또한 실장 헤드(122)는 가압착 실행 시에는 제1 하중(F1)을, 본압착 실행 시에는 제2 하중(F2)을 반도체칩(10)에 부가한다.
실장 헤드(122)의 근방에는 카메라(도시 생략)가 설치되어 있다. 기판(30) 및 반도체칩(10)에는, 각각, 위치 결정의 기준이 되는 얼라인먼트 마크가 되어 있다. 카메라는, 이 얼라인먼트 마크가 찍히도록, 기판(30) 및 반도체칩(10)을 촬상한다. 제어부(130)는 이 촬상에 의해 얻어진 화상 데이터에 기초하여 기판(30) 및 반도체칩(10)의 상대 위치 관계를 파악하고, 필요에 따라, 실장 헤드(122)의 축(Rb) 주위의 회전각도 및 스테이지(120)의 수평 위치를 조정한다.
제어부(130)는 각 부의 구동을 제어하는 것으로, 예를 들면, 각종 연산을 행하는 CPU와, 각종 데이터나 프로그램을 기억하는 기억부(138)를 구비하고 있다. 제어부(130)는, 기억부(138)로부터 프로그램을 읽어들임으로써, 가압착부(132), 본압착부(134), 이간 거리 특정부(136)로서 기능한다. 가압착부(132)는 본딩부(106)를 구동하여, 1 이상 반도체칩을 순차적으로, 가압착하면서 적층하여, 가압착 상태의 칩 스택을 형성한다. 본압착부(134)는 본딩부(106)를 구동하여, 형성된 가압착 상태의 칩 스택의 상면을 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄로 본압착한다. 이간 거리 특정부(136)는, 가압착에 앞서, 이간 거리를 특정한다. 이간 거리는, 후에 상세히 설명하지만, 반도체칩(10)을 양호하게 적층하기 위해 필요한, 가압착 상태의 칩 스택의 이간 거리이다.
또한, 여기에서 설명한 실장 장치(100)의 구성은 일례이며, 적당히 변경되어도 된다. 예를 들면, 본 실시형태에서는, 하나의 실장 헤드(122)로, 가압착 및 본압착의 쌍방을 행하고 있지만, 가압착용의 실장 헤드와, 본압착용의 실장 헤드를 형성해도 된다. 또한 본 실시형태에서는, 스테이지(120)가 수평 이동하는 구성으로 하고 있지만, 스테이지(120) 대신에, 또는 더하여, 실장 헤드(122)가 수평 이동하는 구성으로 해도 된다. 또한, 칩 공급부(102)나, 칩 반송부(104) 등의 구성도 적당히 변경되어도 된다.
다음에 이 실장 장치(100)에 의한 반도체칩(10)의 실장(반도체 장치의 제조)에 대하여 설명한다. 본 실시형태에서는, 기판(30)으로서 반도체 웨이퍼를 사용하고, 이 반도체 웨이퍼(기판(30))의 위에, 복수의 반도체칩(10)을 적층 실장한다. 따라서, 본 실시형태의 실장 프로세스는 반도체 웨이퍼의 회로 형성면에 반도체칩(10)을 적층 실장하는 「칩 온 웨이퍼 프로세스」이다. 도 2는 본 실시형태에서 사용하는 기판(30)(반도체 웨이퍼)의 개략 이미지도이다. 반도체 웨이퍼인 기판(30)은 주로 실리콘으로 이루어지고, 수지로 이루어지는 일반적인 회로 기판에 비해, 높은 열전도율을 가지고 있다. 도 2에 도시하는 바와 같이, 기판(30)에는, 격자 형상으로 나열되는 복수의 배치 영역(34)이 설정되어 있다. 각 배치 영역(34)에는, 복수의 반도체칩(10)이 적층 실장된다. 배치 영역(34)은 소정의 배치 피치(P)로 배열 설치되어 있다. 이 배치 피치(P)의 값은 실장 대상의 반도체칩(10)의 사이즈 등에 따라 적당히 설정된다. 또한, 본 실시형태에서는, 배치 영역(34)을 대략 정방형으로 하고 있지만, 적당히, 다른 형상, 예를 들면, 대략 장방형이어도 된다.
다음에 반도체칩(10)의 구성에 대해 간단히 설명한다. 도 3은 실장되는 반도체칩(10)의 개략 구성을 도시하는 도면이다. 반도체칩(10)의 상하면에는, 전극 단자(14, 16)가 형성되어 있다. 또한, 반도체칩(10)의 편면에는, 전극 단자(14)에 연달아 범프(18)가 형성되어 있다. 범프(18)는 도전성 금속으로 이루어지고, 소정의 용융 온도(Tm)에서 용융된다.
또한, 반도체칩(10)의 편면에는, 범프(18)를 덮도록, 비도전성 필름(이하 「NCF」라고 함)(20)이 붙여져 있다. NCF(20)는 반도체칩(10)과, 기판(30) 또는 다른 반도체칩(10)을 접착하는 접착제로서 기능하는 것으로, 비도전성의 열경화성 수지, 예를 들면, 폴리이미드 수지, 에폭시 수지, 아크릴 수지, 페녹시 수지, 폴리에터설폰 수지 등으로 이루어진다. 이 NCF(20)의 두께는 범프(18)의 평균 높이보다도 크고, 범프(18)는 이 NCF(20)에 의해 거의 완전히 덮여 있다. NCF(20)는 상온하에서는, 고체의 필름이지만, 소정의 연화 개시 온도(Ts)를 초과하면, 서서히, 가역적으로 연화되어 유동성을 발휘하고, 소정의 경화 개시 온도(Tt)를 초과하면, 불가역적으로 경화하기 시작한다.
여기에서, 연화개시 온도(Ts)는 범프(18)의 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 낮다. 가압착용의 제1 온도(T1)는 이 연화개시 온도(Ts)보다 높고, 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 낮다. 또한 본압착용의 제2 온도(T2)는 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 높다. 즉, Ts<T1<(Tm, Tt)<T2로 되어 있다.
반도체칩(10)을 기판(30) 또는 하측의 반도체칩(10)(이하 「피압착체」라고 부름)에 가압착할 때는, 실장 헤드(122)를 제1 온도(T1)로 가열한 다음 반도체칩(10)을 가압한다. 이때, 반도체칩(10)의 NCF(20)는, 실장 헤드(122)로부터의 열전달에 의해, 제1 온도(T1) 근방까지 가열되고, 연화되어, 유동성을 가진다. 그리고, 이것에 의해, NCF(20)가 반도체칩(10)과 피압착체의 간극에 흘러들어, 당해 간극을 확실하게 메울 수 있다.
반도체칩(10)을, 피압착체에 본압착할 때는, 실장 헤드(122)를 제2 온도(T2)로 가열한 다음, 반도체칩(10)을 가압한다. 이때, 반도체칩(10)의 범프(18) 및 NCF(20)는, 실장 헤드(122)로부터의 열전달에 의해, 제2 온도(T2) 근방까지 가열된다. 이것에 의해, 범프(18)는 용융되어, 대향하는 피압착체에 용착할 수 있다. 또한, 이 가열에 의해, NCF(20)가 반도체칩(10)과 피압착체의 간극을 메운 상태에서 경화되기 때문에, 반도체칩(10)과 피압착체가 견고하게 고정된다.
다음에 반도체칩(10)을 적층 실장하여 제조되는 반도체 장치에 대하여 설명한다. 도 4는 기판(30)에 복수의 반도체칩(10)을 적층 실장한 반도체 장치의 구성을 도시하는 도면이다. 반도체 장치는 복수의 배치 영역(34) 각각에 목표 적층수의 반도체칩(10)을 적층 실장하여 구성된다. 본 실시형태에서는, 목표 적층수를 「4」로 하고 있고, 하나의 배치 영역(34)에는, 4개의 반도체칩(10)이 적층 실장된다. 이하에서는, 4개의 반도체칩(10)을 적층 실장한 것을 「칩 스택(ST)」이라고 부른다.
칩 스택(ST)은 목표 적층분의 반도체칩(10)을 순차적으로 가압착하면서 적층하여, 가압착 상태의 칩 스택(ST)을 형성한 후, 당해 칩 스택(ST)의 상면을 제2 온도(T2)로 가열하면서 가압하여 본압착함으로써 형성된다. 그리고, 이러한 칩 스택(ST)을 복수 형성하는 수순으로서는 하나의 칩 스택(ST)의 가압착 및 본압착이 완료하고 나서 다음 칩 스택(ST)의 가압착 및 본압착을 실행하는 방식(이하 「시리얼 방식」이라고 부름)과, 복수의 칩 스택(ST)의 가압착을 한 후에, 복수의 칩 스택(ST)의 본압착을 실행하는 방식(이하 「패러렐 방식」이라고 부름)이 있다. 패러렐 방식은 가압착을 연속해서 실행한 후에 본압착을 연속해서 실행하기 때문에, 가압착과 본압착을 번갈아 반복하는 시리얼 방식에 비해, 실장 헤드(122)의 온도의 변환 횟수 등을 대폭 저감할 수 있다. 온도의 변환 횟수를 저감함으로써 실장 헤드(122)의 승온을 위한 대기 시간을 저감할 수 있어, 실장 처리 전체의 처리 시간을 저감할 수 있다.
그 때문에 본 실시형태에서도, 패러렐 방식으로, 복수의 칩 스택(ST)을 형성한다. 단, 패러렐 방식의 경우, 하나의 칩 스택(ST)을 본압착할 때, 그 근방에 다른 가압착 상태의 칩 스택(ST)이 존재하는 경우가 있다. 이 경우, 본압착을 위한 열이 근방에 있는 다른 가압착 상태의 칩 스택(ST)에 악영향을 주는 경우가 있다. 그래서, 본 실시형태에서는, 가압착 상태의 칩 스택(ST)을 서로 소정의 이간 거리(Dd) 이상 떨어뜨려 형성하도록 하고 있다. 이하, 본 실시형태에서의 반도체칩(10)의 실장의 흐름에 대해 설명한다.
도 5, 도 6은 반도체칩(10)의 실장의 흐름을 나타내는 이미지도이다. 도 5, 도 6에서는, 3개의 배치 영역(34)을 도시하고 있지만, 설명의 편의상, 이것들은 좌측부터 차례대로 영역 A, 영역 B, 영역 C라고 부른다. 또한 도 5, 도 6의 예에서는, 이간 거리(Dd)는 배치 영역(34)의 배치 피치(P)와 거의 동일한 것으로 한다. 또한, 이하에서 설명하는 실장의 수순은 상압 상태에서 행해도 되고, 기포의 유입 등을 막기 위해 진공 중에서 실시해도 된다.
본 실시형태에서는, 복수의 칩 스택(ST)을 실장하기 위해, 2 이상의 가압착 상태의 칩 스택(ST)을 형성하는 가압착 공정과, 2 이상의 칩 스택(ST)을 차례대로 본압착하는 본압착 공정을 반복한다.
구체적으로 설명하면, 우선, 최초에, 도 5(a)에 도시하는 바와 같이, 실장 헤드(122)를 사용하여, 반도체칩(10)을 기판(30) 위의 영역 A에 배치한다. 이때, 반도체칩(10)의 범프(18)가 기판(30) 위의 전극 단자(32)와 마주보도록, 기판(30)을 반도체칩(10)에 대하여 위치 결정한다. 또한, 이때, 실장 헤드(122)는 가압착용의 온도인 제1 온도(T1)로 가열되어 있다. 다음에 도 5(b)에 도시하는 바와 같이, 실장 헤드(122)로 반도체칩(10)을 규정의 제1 하중(F1)으로 가압하여, 반도체칩(10)을 기판(30)에 가압착한다. 이때, 실장 헤드(122)로부터의 열전달에 의해, NCF(20)는 연화 개시 온도(Ts) 이상으로 가열되어, 적당한 유동성을 발휘한다. 이것에 의해, NCF(20)는 반도체칩(10)과 기판(30)의 간극을 간극 없이 메운다. 또한, 제1 하중(F1)은 범프(18)가 연화된 NCF(20)를 밀어내고, 기판(30)의 전극 단자(32)에 접촉할 수 있고, 또한, 범프(18)가 크게 변형되지 않을 정도의 크기이면, 특별히 한정되지 않는다.
1층째의 반도체칩(10)을 가압착할 수 있으면, 계속해서, 이 가압착된 1층째의 반도체칩(10) 위에, 또한 2층째의 반도체칩(10)을 가압착한다. 2층째의 반도체칩(10)을 가압착할 때는, 1층째의 경우와 마찬가지로, 실장 헤드(122)를 사용하여, 2층째의 반도체칩(10)의 범프(18)가 1층째의 반도체칩(10)의 전극 단자(16)와 마주보도록, 2층째의 반도체칩(10)을 1층째의 반도체칩(10)의 위에 배치한다. 그리고, 그 상태에서, 2층째의 반도체칩(10)을 제1 온도(T1)로 가열하면서 제1 하중(F1)으로 가압하여, 1층째의 반도체칩(10)에 가압착한다.
이후, 마찬가지로, 2층째의 반도체칩(10)의 위에 3층째의 반도체칩(10)을, 3층째의 반도체칩(10)의 위에 4층째의 반도체칩(10)을 가압착해 간다. 도 5(c)는 영역 A에 있어서, 4층의 반도체칩(10)을 가압착하면서 적층한 모습을 나타내고 있다. 이 4개의 반도체칩(10)을 적층한 적층체가 가압착 상태의 칩 스택(ST)이 된다.
영역 A에 있어서, 가압착 상태의 칩 스택(ST)을 형성할 수 있으면, 동일한 수순으로, 다른 배치 영역(34)에도, 가압착 상태의 칩 스택(ST)을 형성한다. 단, 가압착 상태의 칩 스택(ST)의 간격을 이간 거리(Dd) 이상으로 하기 위해, 이 단계에서는 가압착 상태의 칩 스택(ST)을 영역 B에는 형성하지 않고, 영역 C에 형성한다. 도 6(c)는 2 이상의 배치 영역(34)(영역 A, 영역 C)에, 가압착 상태의 칩 스택(ST)이 형성된 모습을 나타내고 있다. 이 단계에서, 1회째의 압착 공정이 종료가 된다.
압착 공정이 종료되면, 계속해서, 형성된 가압착 상태의 칩 스택(ST)을 차례대로 본압착한다. 구체적으로는, 도 6(b)에 도시하는 바와 같이, 우선, 실장 헤드(122)를 본압착용의 온도인 제2 온도(T2)까지 가열한다. 그리고, 도 6(b)에 도시하는 바와 같이, 가압착 상태의 칩 스택(ST)을, 제2 온도(T2)로 가열된 실장 헤드(122)를 사용하여, 제2 하중(F2)으로 가압하고, 4개의 반도체칩(10)을 일괄로 본압착한다. 또한, 제2 하중(F2)은 범프(18)의 압입량을 적절하게 유지할 수 있는 것이라면, 특별히 한정되지 않는다.
제2 온도(T2)로 가열된 실장 헤드(122)로 눌려짐으로써, 칩 스택(ST)을 구성하는 4개의 반도체칩(10)도 가열되게 된다. 단, 가열온도는 실장 헤드(122)로부터 벗어날 만큼 저하되어 간다. 구체적으로는 최상층(4층째)의 반도체칩(10)은 제2 온도(T2)와 거의 동일한 온도로 가열되지만, 최하층(1층째)의 반도체칩(10)은 제2 온도(T2)로부터 ΔT만큼 저하한 하층 온도(Ta=T2-ΔT)로 가열되게 된다. 제2 온도(T2)는 이 하층 온도(Ta)가 용융 온도(Tm) 및 경화 개시 온도(Tt)보다 큰 목표 온도가 되도록 설정되어 있다. 즉, 본압착 시에, 칩 스택(ST)을 구성하는 4개의 반도체칩(10)은, 모두, 용융 온도(Tm) 및 경화 개시 온도(Tt)보다도 높은 온도로 가열된다.
각 반도체칩(10)이 경화 개시 온도(Tt)를 넘어 가열됨으로써 반도체칩(10)의 NCF(20)는 서서히 경화되어 간다. 그리고, NCF(20)가 경화함으로써 반도체칩(10)과 피압착체(기판(30) 또는 하측의 반도체칩(10))가 기계적으로 견고하게 고착된다. 또한 용융 온도(Tm)를 초과하여 가열됨으로써 범프(18)가 용융되어, 대향하는 전극 단자(32, 16)에 밀착할 수 있다. 그리고, 이것에 의해, 4개의 반도체칩(10) 및 기판(30)이 서로 전기적으로 접합된 실장 상태가 된다. 그리고, 이 칩 스택(ST)을 구성하는 4개의 반도체칩(10)을 일괄로 본압착하는 공정이 본압착 공정이 된다.
또한, 하층까지 전달된 열은 열전도율이 높은 기판(30)(반도체 웨이퍼)을 통하여, 그 주변에도 전달된다. 이 기판(30)을 통하여 전달되는 열에 기인하여, 주변의 다른 칩 스택(ST)이 악영향을 받는 경우가 있다. 이러한 열에 기인하는 악영향을 피하기 위해, 본 실시형태에서는, 가압착 상태의 칩 스택(ST)을 이간 거리(Dd) 이상 떨어뜨리고 있지만, 이것에 대해서는, 뒤에 상세히 설명한다.
하나의 칩 스택(ST)을 본압착할 수 있으면, 계속해서, 다른 칩 스택(ST)도, 본압착한다. 즉, 영역 C 등, 2 이상의 배치 영역(34) 모두에 있어서, 차례대로 본압착을 실행한다. 그리고, 형성된 가압착 상태의 칩 스택(ST) 모두를 본압착하면, 계속해서, 2회째의 가압착 공정을 실시한다. 즉, 1회째의 가압착 공정에서 칩 스택(ST)을 형성하지 않은 배치 영역, 도 6의 예에서는, 영역 B 등에, 가압착 상태의 칩 스택(ST)을 형성한다. 도 6(c)는 2회째의 가압착 공정의 모습을 도시하는 도면이다. 1회째의 가압착 공정과 마찬가지로, 2 이상의 배치 영역에, 가압착 상태의 칩 스택(ST)을 형성할 수 있으면, 다음에 그것들의 칩 스택(ST)을 차례대로 본압착하는 2회째의 본압착 공정을 실시한다. 이후, 원하는 배치 영역 모두에 칩 스택(ST)을 실장할 수 있을 때까지, 가압착 공정과 본압착 공정을 반복하면, 실장 처리는 완료가 된다.
이상의 설명에서 명확한 바와 같이, 본 실시형태에서는, 2 이상의 배치 영역(34)에서, 연속해서 가압착을 행한 후, 연속해서 본압착을 행하는 패러렐 방식이다. 그 때문에 각 배치 영역(34)마다 가압착과 본압착을 반복하여 실행하는 시리얼 방식에 비해, 실장 헤드(122)의 온도의 변환 횟수를 저감할 수 있다. 그 때문에 온도 상승이나 강온을 위한 대기시간을 저감할 수 있어, 실장 처리 전체의 시간을 대폭 저감할 수 있다.
그런데, 설명으로부터 명확한 바와 같이, 본 실시형태에서는, 가압착 상태의 칩 스택(ST)은, 서로, 소정의 이간 거리(Dd) 이상 떨어뜨려 형성하고 있다. 이러한 구성으로 하는 이유에 대해 도 7을 참조하여 설명한다. 도 7에 있어서, 상단은 반도체칩(10)의 실장 과정을 나타내는 이미지도이며, 하단은 기판(30)의 표면 온도를 나타내는 그래프이다.
도 7에 나타내는 바와 같이, 또한, 이미 설명한 바와 같이, 영역 A에 적층된 칩 스택(ST)의 상면을 제2 온도(T2)로 가열된 실장 헤드(122)로 가열하면서 가압할 때, 하층의 반도체칩(10)은 NCF(20)의 경화 개시 온도(Tt), 범프(18)의 용융 온도(Tm)보다도 충분히 높은 온도(Ta)까지 가열된다. 이때, 하층의 반도체칩(10)에 인접하는 영역 A에서의 기판(30)의 온도도, 경화 개시 온도(Tt) 및 용융 온도(Tm)보다도 높게 되어 있다. 또한, 반도체 웨이퍼인 기판(30)은 비교적, 열전도율이 높기 때문에, 하층의 반도체칩(10)으로부터 받은 열이 또한 그 주변에 전달된다. 결과적으로, 영역 A뿐만 아니고, 인접하는 영역 B에서도, 표면 온도가 경화 개시 온도(Tt) 및 용융 온도(Tm)를 초과하는 경우가 있다.
이 경우에 있어서, 영역 B에 가압착 상태의 칩 스택(ST)이 존재하면, 당해 칩 스택(ST)의 NCF(20)가 본압착 전에 경화 개시하거나, 범프(18)가 용융 개시하거나 한다. 본압착에 앞서, NCF(20)의 경화나 범프(18)의 용융이 발생하면, 반도체칩(10)과 기판의 접합 불량을 초래한다. 또한, NCF(20)의 경화나 범프(18)의 용융이 생기지 않은 경우이더라도, 장시간, 고온에 노출되게 되어, 바람직하지 않은 열적 변화가 발생할 우려가 있다.
그래서, 본 실시형태에서는, 미리, 본압착 중의 칩 스택(ST)으로부터, 당해 본압착을 위한 열에 의해 승온한 기판(30)의 온도가 규정의 허용 온도(Td) 이하가 되는 장소까지의 거리인 이간 거리(Dd)를 특정해 둔다. 그리고, 가압착 상태의 칩 스택(ST) 모두가, 서로, 이간 거리(Dd) 이상 떨어지도록, 칩 스택(ST)의 형성 개소를 결정한다.
허용 온도(Td)는 NCF(20)가 불가역적으로 경화 개시하는 경화 개시 온도(Tt) 이하 또한 범프(18)가 용융 개시하는 용융 온도(Tm) 이하이면 특별히 한정되지 않는다. 이간 거리(Dd)는 본압착 중의 칩 스택(ST)으로부터, 표면 온도가 허용 온도(Td)가 되는 개소까지의 거리이지만, 이 이간 거리(Dd)의 특정 방식도 특별히 한정되지 않는다. 예를 들면, 이간 거리(Dd)의 입력을 유저에게 재촉하고, 유저가 입력한 값을 이간 거리(Dd)로서 특정하도록 해도 된다. 이 경우, 유저는 미리 실험이나 시뮬레이션 등으로 이간 거리(Dd)를 구해 둔다.
또한, 다른 형태로서, 실장 장치(100)의 제어부가 실장 조건에 기초하여 이간 거리(Dd)를 특정하도록 해도 된다. 예를 들면, 제어부는 본압착되어 있는 칩 스택(ST)의 하층의 반도체칩(10)의 온도인 하층 온도(Ta)에 기초하여 이간 거리(Dd)를 특정해도 된다. 여기에서, 하층 온도(Ta)는 센서 등에서 검지되지 않는 미지의 값이다. 그러나, 본압착 시의 실장 헤드(122)의 온도인 제2 온도(T2)는 하층 온도(Ta)가 용융 온도(Tm) 및 경화 개시 온도(Tt) 이상인 목표 온도가 되는 것과 같은 온도로 설정되어 있다. 이 목표 온도는 미리 기지이기 때문에, 이 목표 온도를 하층 온도(Ta)로 간주할 수 있다.
제어부는 하층 온도(Ta)와, 이간 거리(Dd)의 상관을 나타내는 이간 거리 맵을 기억해 둔다. 도 8은 이간 거리 맵의 일례를 도시하는 도면이다. 이간 거리(Dd)는, 하층 온도(Ta)가 허용 온도(Td) 이하에서는 0이지만, 하층 온도(Ta)가 허용 온도(Td)를 초과하여 상승함에 따라 이간 거리(Dd)도 상승해 간다. 제어부는 본압착 시의 실제로 사용하는 제2 온도(T2)를 이 이간 거리 맵에 대조하여, 이간 거리(Dd)를 특정한다.
또한, 이간 거리(Dd)는 기판(30)의 열전달 특성에 따라서도 다르다. 하층 온도(Ta)가 동일해도, 기판(30)의 열전달 특성이 높을수록, 이간 거리(Dd)는 길어진다고 생각된다. 그래서, 기판(30)의 열전달 특성에 따라, 복수 종류의 이간 거리 맵을 준비해 두어도 된다. 도 8에 있어서, 실선은 열전달 특성이 낮은 경우의, 1점쇄선은 열전달 특성이 높은 경우의, 파선은 열전달 특성이 중간 정도인 경우의 이간 거리(Dd)를 나타내고 있다.
기판(30)의 열전달 특성은 기판(30)의 형상(두께)이나, 재질 등의 특징의 차이에 따라 달라진다. 그래서, 제어부는 기판(30)의 특징과 열전달 특성과의 상관을 나타내는 열전달 특성 데이터를 미리 기억해 두고, 이 열전달 특성 데이터에 기초하여 기판(30)의 열전달 특성을 특정해도 된다. 도 9는 열전달 특성 데이터의 일례를 도시하는 도면이다. 제어부는 실제로 사용하는 기판(30)의 두께 및 재질을 열전달 특성 데이터에 대조하여, 당해 기판(30)의 열전달 특성을 특정한다.
또한, 이간 거리(Dd)는 또한 본압착의 계속시간이나, 주변의 분위기 온도에 따라서도 다르다. 따라서, 이간 거리(Dd)를 특정할 때는, 상술한 하층 온도(Ta) 및 열전달 특성에 더하여, 또한, 본 압착의 계속시간, 분위기 온도 등도 고려하도록 해도 된다. 예를 들면, 하층 온도(Ta) 및 열전달 특성이 동일하여도, 본압착의 계속시간이 길수록, 또한 분위기 온도가 높을수록, 이간 거리(Dd)가 길어지도록 해도 된다.
또한, 지금까지 설명한 이간 거리(Dd)의 특정 방법은 일례이며, 적당히 변경되어도 된다. 예를 들면, 상술의 형태에서는, 미리 설정된 목표 온도를 하층 온도(Ta)로서 취급하고 있다. 그러나, 본압착 시의 실장 헤드(122)의 온도인 제2 온도(T2) 및 칩 스택(ST)의 칩 적층수 또는 높이에 기초하여 하층 온도(Ta)를 추정하도록 해도 된다.
다음에 가압착 상태의 칩 스택(ST)의 형성 위치의 특정 방법에 대해 설명한다. 반복 설명한 바와 같이, 본 실시형태에서는, 가압착 상태의 칩 스택(ST)이, 서로, 이간 거리(Dd) 이상, 떨어지도록 한다. 이 조건을 충족시키기 위해, 본 실시형태에서는, 가압착 상태의 칩 스택(ST)을 배치 영역(34)을 몇 개씩 비우면서 배치하고 있다. 구체적으로는, 배치 영역(34)의 배치 피치를 P로 한 경우, 제어부는 {(N-1)×P}≤Dd<N×P를 충족시키는 정수 N을 특정한다. 그리고, 가압착 공정에서는 가압착 상태의 칩 스택(ST)을 배치 영역 N개 간격으로 형성한다.
이것에 대하여, 도 10을 참조하여 설명한다. 도 10은 4×4=16개의 배치 영역(34)이 설정된 기판(30)에, 복수의 칩 스택(ST)을 형성하는 모습을 나타내고 있다. 도 10에서, 흰 직사각형은 가압착 상태의 칩 스택(ST)을, 해칭이 된 직사각형은 본압착 후의 칩 스택(ST)을 나타내고 있다. 또한 설명의 편의상, 복수의 배치 영역(34)은 좌하부터 차례로 영역 A, 영역 B,···, 영역 P라고 부른다.
이 예에 있어서, 배치 영역(34)의 배치 피치가 P이며, 이간 거리(Dd)가 0.3×P이었다고 한다. 이 경우, Dd=0.3×P는 0보다 크고, P보다 작기 때문에, {(N-1)×P}≤Dd<N×P를 충족시키는 정수 N은 「1」이 된다. 따라서, 이 경우, 가압착 상태의 칩 스택(ST)은 배치 영역 1개 걸러 배치한다.
즉, 도 10의 좌상에 나타내는 바와 같이, 1회째의 가압착 공정에서, 영역 A에, 가압착 상태의 칩 스택(ST)을 형성하는 경우에는, 당해 영역 A에서 보아, 세로방향 및 가로방향에 배치 영역(34)을 1개 건너뛴 영역 C, I, 및 영역 C, I로부터 1개 떨어진 영역 K에도, 가압착 상태의 칩 스택(ST)을 형성한다. 그리고, 영역 A, C, K, I에 가압착 상태의 칩 스택(ST)을 형성할 수 있으면, 계속해서, 이들 4개의 칩 스택(ST)을 차례대로 본압착한다. 본압착했다고 해도, 기판(30)이 고온이 되는 영역(이간 거리(Dd) 미만의 영역)에는, 다른 가압착 상태의 칩 스택(ST)이 존재하고 있지 않기 때문에, 뜻에 반한 NCF(20)의 경화나 범프(18)의 용융 등, 바람직하지 않은 열적 변화를 방지할 수 있다.
2회째의 가압착 공정에서는 비워져 있는 배치 영역(34)에, 가압착 상태의 칩 스택(ST)을 형성한다. 예를 들면, 1회째의 가압착 공정에서, 영역 B에, 가압착 상태의 칩 스택(ST)을 형성하는 경우에는, 당해 영역 B로부터 보아, 세로방향 및 가로방향에 배치 영역(34)을 1개 건너뛴 영역 D, J, 및, 영역 D, J로부터 1개 떨어진 영역 L에도, 가압착 상태의 칩 스택(ST)을 형성한다. 그리고, 영역 B, D, L, J에 가압착 상태의 칩 스택(ST)을 형성할 수 있으면, 계속해서, 이들 4개의 칩 스택(ST)을 차례대로 본압착한다. 즉, 2회째의 본압착 공정을 실행한다. 이때, 본압착되는 칩 스택(ST), 예를 들면, 영역 B의 칩 스택(ST)의 근방인 영역 A, C에는, 다른 칩 스택(ST)이 존재하고 있다. 그러나, 이 영역 A, C의 칩 스택(ST)은, 이미, 본압착되어 있기 때문에, 영역 A, C의 칩 스택(ST)에 고온이 전달되었다고 해도, 문제는 발생하지 않는다. 즉, 이 경우에도, 뜻에 반한 NCF(20)의 경화나 범프(18)의 용융 등, 바람직하지 않은 열적 변화를 방지할 수 있다. 2회째의 압착 공정이 완료하면, 그 후도 마찬가지로, 가압착 공정과 본압착 공정을 반복하여, 비워져 있는 영역에, 영역 1개 건너뛴 간격으로, 칩 스택(ST)을 형성한다.
이상과 같이, 본 실시형태에서는, {(N-1)×P}≤Dd<N×P를 충족시키는 정수 N을 특정하고, 이 정수 N에 기초하여 가압착 상태의 칩 스택(ST)의 형성 위치를 특정하고 있다. 또한, 이러한 형성 위치의 특정은 가압착 공정의 실행이 한창인 때에, 수시로, 행해도 된다. 또한, 다른 형태로서, 가압착 상태의 칩 스택(ST)의 형성 위치는, 1회째의 가압착 공정에 앞서, 특정되어 있어도 된다. 즉, 1회째의 가압착 공정에 앞서, 각 가압착 공정마다의 칩 스택(ST)의 형성 위치를 나타내는 맵을 이간 거리(Dd)에 기초하여 형성해 두고, 실제의 가압착 공정에서는 이 맵에 따라, 가압착 상태의 칩 스택(ST)을 형성해도 된다.
그런데, 지금까지의 설명에서는, 하나의 실장 헤드(122)로, 가압착 및 본압착의 쌍방을 실행하는 예를 설명했다. 그러나, 실장 헤드(122)는 하나일 필요는 없고, 가압착용의 실장 헤드와, 본압착용의 실장 헤드의 쌍방을 형성해도 된다. 이 경우, 가압착 전용의 실장 헤드는 항상 제1 온도(T1)로, 본압착 전용의 실장 헤드는 항상 제2 온도(T2)로 가열해 두면 된다. 이러한 구성으로 함으로써 실장 헤드의 온도의 변환이 불필요하게 되기 때문에, 실장 헤드의 승온에 요하는 시간을 없앨 수 있어, 실장 시간을 보다 단축할 수 있다.
또한, 이때, 본압착용의 실장 헤드는 2 이상의 칩 스택(ST)을 동시에 가열·가압(본압착)할 수 있는 사이즈로 해도 된다. 예를 들면, 도 11의 상단에 나타내는 바와 같이, 본압착용의 실장 헤드(122a)를 4개의 칩 스택(ST)을 동시에 본압착할 수 있는 사이즈로 해도 된다. 이 경우, 동시에 본압착되는 칩 스택(ST)은 이간 거리(Dd)만큼 벗어나 있을 필요는 없고, 동시에 본압착되지 않는 가압착 상태의 칩 스택(ST)이 이간 거리(Dd) 이상 떨어져 있으면 된다.
예를 들면, 도 11의 예에서는, 1회째의 가압착 공정에서는 영역 A∼D와, 그곳으로부터 1열(이간 거리(Dd) 이상) 이간한 영역 L∼I에 가압착 상태의 칩 스택(ST)을 형성하면 된다. 그리고, 1회째의 본압착 공정에서는 영역 A∼D의 칩 스택(ST)을 동시에 본압착한 후, 영역 L∼I의 칩 스택(ST)을 동시에 본압착한다. 그리고, 2회째의 가압착 공정에서는 영역 E∼H와, 영역 M∼P에 가압착 상태의 칩 스택(ST)을 형성한다. 2회째의 본압착 공정에서는 영역 E∼H의 칩 스택(ST)을 동시에, 또한 영역 M∼P의 칩 스택(ST)을 동시에 본압착한다.
이와 같이, 2 이상의 칩 스택(ST)을 동시에 본압착함으로써 각 공정의 실행 횟수를 저감할 수 있어, 실장 처리 전체의 시간을 보다 단축할 수 있다. 또한 이 경우에도, 동시에 본압착되지 않는 가압착 상태의 칩 스택은 이간 거리(Dd) 이상, 떨어뜨려져 있기 때문에, 뜻에 반한 NCF(20)의 경화나 범프(18)의 용융을 효과적으로 방지할 수 있다.
또한, 지금까지의 설명에서는, 각 칩 스택(ST)을 4층으로 하여 설명했지만, 칩 스택(ST)의 적층수는 1 이상이면 특별히 한정되지 않는다. 또한, 지금까지의 설명에서는, 기판(30)으로서 반도체 웨이퍼를 사용하고 있지만, 다른 기판을 사용해도 된다. 단, 본 실시형태의 기술은 비교적 열전도성이 높은 재료로 이루어지는 기판을 사용하는 경우에 특히 적합하다.
10 반도체칩 14, 16, 32 전극 단자
18 범프 30 기판
34 배치 영역 100 실장 장치
102 칩 공급부 104 칩 반송부
106 본딩부 110 밀어올림부
114 다이 피커 116 이송 헤드
118 회전대 120 스테이지
122 실장 헤드

Claims (10)

  1. 기판 위의 복수 개소에 1 이상의 반도체칩을 적층하여 실장하는 반도체 장치의 제조 방법으로서,
    상기 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성하는 가압착 공정; 및
    형성된 상기 가압착 상태의 칩 스택 모두의 상면을, 차례대로, 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄로 본압착하는 본압착 공정;
    을 구비하고, 상기 칩 스택이 원하는 개수에 달할 때까지, 상기 가압착 공정 및 본압착 공정을 2회 이상 반복하고, 또한,
    상기 가압착 공정에 앞서, 본압착 중의 칩 스택으로부터 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 특정 공정을 구비하고,
    상기 가압착 공정에서는 상기 가압착 상태의 칩 스택을, 서로, 상기 이간 거리 이상 떨어뜨려 형성하고,
    상기 본압착 공정에서는 상기 이간 거리 이상 떨어뜨려 형성된 상기 가압착 상태의 칩 스택을 본압착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 특정 공정은 상기 반도체칩의 실장 조건에 기초하여 상기 이간 거리를 특정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 본압착할 때의 상기 칩 스택의 최하층의 온도인 하층 온도를 포함하고,
    상기 특정 공정에서는 상기 하층 온도가 높을수록, 상기 이간 거리가 길어지도록 상기 이간 거리를 특정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 반도체칩의 적층 방향 편측 끝면에는, 당해 반도체칩과, 상기 적층 방향 편측에 인접 실장되는 기판 또는 반도체칩을 고착하기 위한 열경화성 수지가 설치되어 있고,
    상기 허용 온도는 상기 열경화성 수지가 불가역적으로 경화 개시하는 경화 개시 온도보다 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    또한, 상기 특정된 이간 거리에 기초하여, 복수의 칩 스택의 형성 위치를 나타내는 맵을 형성하는 맵 형성 공정을 구비하고,
    상기 가압착 공정에서는 상기 맵에 따라, 상기 복수의 상기 가압착 상태의 칩 스택을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    또한, 상기 기판에는, 상기 칩 스택이 배치되는 복수의 배치 영역이 규정의 피치(P)로 격자 형상으로 나열되어 설정되어 있고,
    상기 특정 공정은 상기 이간 거리를 특정한 후, 또한, 상기 이간 거리를 Dd로 했을 때, {(N-1)×P}≤Dd<N×P를 충족시키는 정수 N을 특정하고,
    상기 가압착 공정에서는 상기 가압착 상태의 칩 스택을 상기 배치 영역 N개 간격으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 기판은 반도체 웨이퍼인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성하는 가압착 공정; 및
    2 이상의 가압착 상태의 칩 스택의 상면을 동시에 가열 가압하고 동시에 본압착하는 처리를 2회 이상 반복하여, 상기 가압착 공정에서 형성된 가압착 상태의 칩 스택 모두를 본압착 상태로 변화시키는 본압착 공정;
    을 구비하고, 상기 칩 스택이 원하는 개수에 달할 때까지, 상기 가압착 공정 및 본압착 공정을 2회 이상 반복하고, 또한,
    상기 가압착 공정에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 특정 공정을 구비하고,
    상기 가압착 공정에서는 동시에 본압착되지 않는 가압착 상태의 칩 스택을 서로 상기 이간 거리 이상 떨어뜨려 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 기판 위의 복수 개소에, 1 이상의 반도체칩을 적층하여 실장하는 실장 장치로서,
    상기 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성하는 가압착 수단;
    형성된 상기 가압착 상태의 칩 스택 모두의 상면을, 차례대로, 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄로 본압착하는 본압착 수단; 및
    상기 가압착에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 이간 거리 특정 수단;을 구비하고,
    상기 가압착 수단은 상기 가압착 상태의 칩 스택을, 서로, 특정한 상기 이간 거리 이상 떨어뜨려 형성하고,
    상기 본압착 수단은 상기 이간 거리 이상 떨어뜨려 형성된 상기 가압착 상태의 칩 스택을 본압착하는 것을 특징으로 하는 실장 장치.
  10. 기판 위의 복수 개소에, 1 이상의 반도체칩을 적층하여 실장하는 실장 장치로서,
    상기 기판 위의 2 이상의 개소 각각에 있어서, 1 이상의 반도체칩을 순차적으로, 가압착하면서 적층하여 가압착 상태의 칩 스택을 형성함과 아울러, 형성된 상기 가압착 상태의 칩 스택 모두의 상면을, 차례대로, 가열 가압함으로써 각 칩 스택을 구성하는 1 이상의 반도체칩을 일괄로 본압착하는 본딩부;
    상기 가압착에 앞서, 본압착 중의 칩 스택으로부터, 당해 본압착을 위한 가열에 의해 승온한 상기 기판의 온도가 규정의 허용 온도 이하가 되는 개소까지의 거리인 이간 거리를 특정하는 이간 거리 특정 수단; 및
    상기 가압착 상태의 칩 스택을, 서로, 상기 이간 거리 이상, 떨어뜨려 형성한 후, 형성된 상기 가압착 상태의 칩 스택을 본압착하도록 상기 본딩부를 제어하는 제어부;를 구비하는 것을 특징으로 하는 실장 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6349539B2 (ja) * 2016-09-30 2018-07-04 株式会社新川 半導体装置の製造方法および実装装置
KR102457039B1 (ko) * 2017-12-27 2022-10-20 삼성디스플레이 주식회사 본딩 장치 및 이를 이용한 표시 패널의 제조 방법
CN110858552B (zh) * 2018-08-24 2022-06-17 上海微电子装备（集团）股份有限公司 一种键合设备和键合方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021058A (ja) 2011-07-08 2013-01-31 Elpida Memory Inc 半導体装置の製造方法
JP2013080758A (ja) 2011-10-03 2013-05-02 Panasonic Corp 半導体素子の実装方法
JP2014060241A (ja) 2012-09-18 2014-04-03 Toray Ind Inc 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006465A (ja) * 2002-05-31 2004-01-08 Renesas Technology Corp 半導体装置の製造方法
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
JP6044885B2 (ja) * 2012-08-08 2016-12-14 パナソニックＩｐマネジメント株式会社 実装方法
JP2015005637A (ja) * 2013-06-21 2015-01-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP6518461B2 (ja) * 2015-03-03 2019-05-22 東レエンジニアリング株式会社 実装装置および実装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021058A (ja) 2011-07-08 2013-01-31 Elpida Memory Inc 半導体装置の製造方法
JP2013080758A (ja) 2011-10-03 2013-05-02 Panasonic Corp 半導体素子の実装方法
JP2014060241A (ja) 2012-09-18 2014-04-03 Toray Ind Inc 半導体装置の製造方法

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